CN1269041C - 半导体集成电路和存储器测试方法 - Google Patents

Abstract

本发明提供一种即使半导体集成电路的BIST电路的工作速度受到限制，也能够在存储器的实际工作速度下测试高速存储器的半导体集成电路。为了测试工作在第一时钟下的存储器，集成电路具有工作在第二时钟下用于生成测试数据的第一测试模式生成部分和工作在与第二时钟反相的第三时钟下用于生成测试数据的第二测试模式生成部分。此外，集成电路具有测试数据选择部分，用于根据第二时钟的信号值选择输出分别由第一测试模式生成部分输出的测试数据或第二测试模式生成部分输出的测试数据中的一个，从而将选中的测试数据作为测试数据输入到存储器中。第二时钟的频率是第一时钟频率的一半。

Description

半导体集成电路和存储器测试方法

技术领域

本发明涉及能够通过进行内建自测试(built-in self-test)测试存储器的半导体集成电路，特别是涉及一种能够测试高速运行的存储器的半导体集成电路。本发明还涉及一种存储器测试方法。

背景技术

近年来，由于LSI技术的进步，包括在半导体集成电路中的存储器的工作速度也在不断提高。为了测试这些存储器，通常使用内建自测试(称作BIST)。

图21示出了实现BIST的电路框图。在图21中，标号401表示BIST电路，标号402表示要进行BIST的存储器。第一时钟(存储器时钟)输入到存储器402中，第二时钟(BIST时钟)输入到BIST电路401中。存储器402分为与时钟的上升沿或下降沿同步工作的普通数据速率存储器以及与时钟的上升沿和下降沿一起同步工作的双数据速率存储器。

从BIST电路401到存储器402，输入地址和数据，还输入如写使能信号的控制信号。另外，存储器402的输出(Data-Out)输入到BIST电路401和常规逻辑电路。此外，在BIST电路401内的预期值比较电路对从存储器402输入的数据与预期值进行比较，从而实现通过/失败判断。

图22示出了在存储器402为双数据速率(DDR：Double Data Rate)存储器的情况下，在对存储器402进行BIST时的时钟时序。另外，图22示出了存储器402的第一时钟(存储器时钟)、第二时钟(BIST时钟)以及数据输出(Data-Out)。

存储器402(DDR存储器)可以与第一时钟(存储器时钟)的上升沿和下降沿一起同步工作。因此，在例如进行读操作的情况下，数据在图22的时间t1，即第一时钟(存储器时钟)的上升沿输出，下一个数据在时间t2，即第一时钟(存储器时钟)的下降沿输出。

在用于测试这种存储器402的BIST电路401中，通过在时间t1、t2、…、tn设置第二时钟(BIST时钟)的上升沿，可以在实际工作速度下测试DDR存储器。

在用于测试高速存储器402的BIST电路401中，需要根据存储器402的工作速度提高BIST电路401自身的工作速度。

在存储器工作在时钟频率的两倍速度的情况下，如上述的DDR存储器，或者在其实际工作速度下测试工作速度非常高的存储器的情况下，BIST电路本身需要以高速工作。但是，由于存储器的工作频率非常高，难以得到在如此高的工作速度下工作的BIST电路，因此如何得到这种BIST电路则成了一个问题。

另外，对于高速工作需要具有高驱动能力的单元，从而产生了需要增加BIST电路的面积的问题。此外，对于高速工作需要提高BIST电路的时钟频率，从而产生了BIST电路功耗会增大这一问题。

发明内容

本发明试图解决上述问题。本发明的一个目的是提供一种能够在存储器的实际工作速度下测试高速存储器的半导体集成电路，即使当半导体集成电路的BIST电路的工作速度是受限制的。

本发明的另一个目的是提供一种能够以实际工作速度测试高速存储器的存储器测试方法，即使当BIST电路的工作速度是受限制的。

根据第一发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在与第二时钟反相的第三时钟下工作、用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值或第三时钟的信号值中的一个、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。

借助这种结构，第一测试模式生成部分根据频率是加到存储器上的第一时钟的一半的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据与第二时钟反相的第三时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值或第三时钟的信号值中的一个选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到存储器中。因此，即使当第一和第二测试模式生成部分以及测试数据选择部分的工作速度限制为存储器工作速度的一半时，也可以在存储器的实际工作速度下测试存储器。由于即使在第一和第二测试模式生成部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第二发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟下工作用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。

借助这种结构，第一测试模式生成部分根据频率是加到存储器上的第一时钟一半的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据第二时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到存储器中。因此，第二发明具有与第一发明相似的效果。

根据第三发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟一半的第二时钟下工作、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，以及，根据第二时钟的信号值选择输出分别由LSB0处理部分或LSB1处理部分输出的第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到存储器中。

借助这种结构，测试模式生成部分根据频率是加到存储器上的第一时钟一半的第二时钟生成第一测试数据。另外，LSB0处理部分通过在第一测试数据中加入数值0作为最低位来生成第二测试数据，并且LSB1处理部分通过在第一测试数据中加入数值1作为最低位来生成第三测试数据。此外，测试数据选择部分根据第二时钟的信号值选择输出第二或第三测试数据中的一个。因此，即使当测试模式生成部分、LSB0处理部分、LSB1处理部分和测试数据选择部分的工作速度限制为存储器工作速度的一半时，也可以在存储器的实际工作速度下测试存储器。由于即使在测试模式生成部分、LSB0处理部分、LSB1处理部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

在上述第三发明的结构中，可提供通过延迟第二时钟产生一个延迟时钟并将该延迟时钟加到测试数据选择部分的延迟电路。

借助这种结构，由于延迟时钟是通过延迟第二时钟得到的，所以可以确保第一时钟的保持时间，从而可以将测试模式稳定地加到高速工作的存储器上。

根据第四发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟一半的第二时钟下工作、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出选择输出分别由LSB0处理部分或LSB1处理部分输出的第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到存储器中。

借助这种结构，时钟选择部分选择第二时钟或第二时钟的反相时钟中的一个，测试数据选择部分根据选中的时钟选择第二或第三测试数据中的一个。通过由时钟选择部分将选择的状态反相，可以将选择第二和第三测试数据的时序反相。结果，可以提高测试模式的质量。另外，当提供地址信号作为测试模式时，可以选择性地进行地址信号的增加或减小。其它效果与第三发明的效果相似。

根据第五发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，用于根据频率是第一时钟一半的第二时钟获取与第一时钟同步从存储器输出的第一输出数据的存储器件，以及，在第二时钟下工作、用于分别将从存储器件输出的第二输出数据和输出第一输出数据之后立即从存储器输出的第三输出数据与预定的预期值相比较的预期值比较部分。

借助这种结构，存储器件根据频率是加到存储器的第一时钟一半的第二时钟的反相时钟获取与第一时钟同步从存储器输出的第一输出数据。然后，在预期值比较部分中，根据第二时钟，从存储器件输出的第二输出数据和输出第一输出数据之后立即从存储器输出的第三输出数据分别与预先设定的预期值相比较。因此，即使当存储器件和预期值比较部分的工作速度限制为存储器工作速度的一半时，也可以在存储器的实际工作速度下测试存储器。由于即使在存储器件和预期值比较部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第六发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的双数据速率存储器，在与第一时钟频率相同的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在与第二时钟反相的第三时钟下工作、用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值或第三时钟的信号值中的一个、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到双数据速率存储器中。

借助这种结构，第一测试模式生成部分根据频率与加到双数据速率存储器上的第一时钟相同的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据与第二时钟反相的第三时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值或第三时钟的信号值中的一个选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到双数据速率存储器中。因此，即使当第一和第二测试模式生成部分以及测试数据选择部分的工作速度限制为与双数据速率存储器工作速度相同时，也可以在其实际工作速度下测试双数据速率存储器。由于即使在第一和第二测试模式生成部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第七发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的双数据速率存储器，在与第一时钟频率相同的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟下工作、用于生成第二测试数据的第二测试模式生成部分，以及，根据第二时钟的信号值、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到双数据速率存储器中。

借助这种结构，第一测试模式生成部分根据频率与加到双数据速率存储器上的第一时钟相同的第二时钟生成第一测试数据。另外，第二测试模式生成部分根据第二时钟生成第二测试数据。此外，测试数据选择部分根据第二时钟的信号值选择第一或第二测试数据中的一个，并将选中的测试数据作为第三测试数据输入到双数据速率存储器中。因此，即使当第一和第二测试模式生成部分以及测试数据选择部分的工作速度限制为与双数据速率存储器工作速度相同时，也可以在其实际工作速度下测试双数据速率存储器。由于即使在第一和第二测试模式生成部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第八发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的双数据速率存储器，在频率与第一时钟相同的第二时钟下工作、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，以及，根据第二时钟的信号值、选择输出分别由LSB0处理部分或LSB1处理部分输出的第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到双数据速率存储器中。

借助这种结构，测试模式生成部分根据频率与加到双数据速率存储器上的第一时钟相同的第二时钟生成第一测试数据。另外，LSB0处理部分通过在第一测试数据中加入数值0作为最低位来生成第二测试数据，并且LSB1处理部分通过在第一测试数据中加入数值1作为最低位来生成第三测试数据。此外，测试数据选择部分根据第二时钟的信号值选择输出第二或第三测试数据中的一个。因此，即使当测试模式生成部分、LSB0处理部分、LSB1处理部分和测试数据选择部分的工作速度限制为双数据速率存储器的工作速度时，也可以在其实际工作速度下测试双数据速率存储器。由于即使在测试模式生成部分、LSB0处理部分、LSB1处理部分以及测试数据选择部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

在上述第八发明的结构中，可提供通过延迟第二时钟产生延迟时钟并将延迟时钟加到测试数据选择部分的延迟电路。

借助这种结构，由于延迟时钟是通过延迟第二时钟得到的，所以可以确保第一时钟的保持时间，从而可以将测试模式稳定地加到高速工作的双数据速率存储器上。

根据第九发明的测试存储器的半导体集成电路，包括：工作在第一时钟下的双数据速率存储器，工作在频率与第一时钟相同的第二时钟下、用于生成第一测试数据的测试模式生成部分，通过在由测试模式生成部分生成的第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，通过在由测试模式生成部分生成的第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出选择输出分别由LSB0处理部分或LSB1处理部分输出的第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到双数据速率存储器中。

借助这种结构，时钟选择部分选择第二时钟或第二时钟的反相时钟中的一个，测试数据选择部分根据选中的时钟选择第二或第三测试数据中的一个。通过由时钟选择部分将选择的状态反相，可以将选择第二和第三测试数据的时序反相。结果，可以提高测试模式的质量。另外，当提供地址信号作为测试模式时，可以选择性地进行地址信号的增加或减小。其它效果与第八发明的效果相似。

根据第十发明的测试存储器的半导体集成电路，包括：工作在第一时钟下的双数据速率存储器，用于根据频率与第一时钟相同的第二时钟获取与第一时钟同步从双数据速率存储器输出的第一输出数据的存储器件，以及，工作在第二时钟下的用于分别将从存储器件输出的第二输出数据和输出第一输出数据之后立即从双数据速率存储器输出的第三输出数据与预先设定的预期值相比较的预期值比较部分。

借助这种结构，存储器件根据频率与加到双数据速率存储器的第一时钟相同的第二时钟的反相时钟获取与第一时钟同步从双数据速率存储器输出的第一输出数据。然后，在预期值比较部分中，根据第二时钟，从存储器件输出的第二输出数据和输出第一输出数据之后立即从存储器输出的第三输出数据分别与预先设定的预期值相比较。因此，即使当存储器件和预期值比较部分的工作速度限制为双数据速率存储器的工作速度时，也可以在其实际工作速度下测试双数据速率存储器。由于即使在存储器件和预期值比较部分的工作速度为低的情况下也可以进行测试，所以集成电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第十一发明的存储器测试方法，是测试工作在第一时钟下的存储器的方法，包括以下步骤：根据频率为第一时钟一半的第二时钟生成第一测试数据；根据与第二时钟反相的第三时钟生成第二测试数据；根据第二时钟的信号值或第三时钟的信号值中的一个选择第一或第二测试数据中的一个，以及，将选中的测试数据作为第三测试数据输入到存储器中。

借助这种方法，可以根据频率是第一时钟一半的第二时钟测试工作在第一时钟下的存储器。由于此时第二时钟的频率可以为低，所以测试电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第十二发明的存储器测试方法，是测试工作在第一时钟下的存储器的方法，包括以下步骤：根据频率是第一时钟一半的第二时钟生成第一测试数据；通过在第一测试数据中加入数值0作为最低位来生成第二测试数据；通过在第一测试数据中加入数值1作为最低位来生成第三测试数据；根据第二时钟的信号值选择第二或第三测试数据中的一个，以及，将选中的测试数据输入到存储器中。

借助这种方法，可以得到与第十一发明相似的效果。

根据第十三发明的存储器测试方法，是测试工作在第一时钟下的存储器的方法，包括以下步骤：根据频率是第一时钟一半的第二时钟，保持与第一时钟同步从存储器输出的第一数据作为第二数据，以及，根据第二时钟分别将第二数据和输出第一数据之后立即从存储器与第一时钟同步输出的第三数据与预先设定的预期值相比较。

借助这种方法，可以得到与第十一发明相似的效果。

根据第十四发明的存储器测试方法，是测试工作在第一时钟下的双数据速率存储器的方法，包括以下步骤：根据频率与第一时钟相同的第二时钟生成第一测试数据；根据第二时钟的反相时钟的第三时钟生成第二测试数据；根据第二时钟的信号值或第三时钟的信号值中的一个选择第一或第二测试数据中的一个，和将选中的测试数据作为第三测试数据输入到双数据速率存储器中。

借助这种方法，可以根据与第一时钟频率相同的第二时钟测试工作在第一时钟下的双数据速率存储器。由于第二时钟的频率不需要增加到第一时钟频率的两倍，且在此时可以较低，所以测试电路的驱动能力可以减小，从而电路的面积可以减小，并且电路的功耗可以降低。

根据第十五发明的存储器测试方法，是测试工作在第一时钟下的双数据速率存储器的方法，包括以下步骤：根据频率与第一时钟相同的第二时钟生成第一测试数据；通过在第一测试数据中加入数值0作为最低位来生成第二测试数据；通过在第一测试数据中加入数值1作为最低位来生成第三测试数据；根据第二时钟的信号值选择第二或第三测试数据中的一个，以及，将选中的测试数据输入到双数据速率存储器中。

借助这种方法，可以得到与第十四发明相似的效果。

根据第十六发明的存储器测试方法，是测试工作在第一时钟下的双数据速率存储器的方法，包括以下步骤：根据频率与第一时钟相同的第二时钟，保持与第一时钟同步从双数据速率存储器输出的第一数据作为第二数据，以及，根据第二时钟分别将第二数据和输出第一数据之后立即从双数据速率存储器与第一时钟同步输出的第三数据与预先设定的预期值相比较。

借助这种方法，可以得到与第十四发明相似的效果。

在上述的第一、第二、第六和第七本发明结构中，提供了用于通过延迟第二时钟产生延迟时钟并将该延迟时钟加到测试数据选择部分的延迟电路。

借助这种结构，由于延迟时钟是通过延迟第二时钟得到的，对于第一时钟而言可以确保保持时间，因此测试模式可以稳定地施加到以高速率工作的存储器上。

根据第十七发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟的反相时钟下工作、用于生成第二测试数据的第二测试模式生成部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。

根据第十八发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的存储器，在频率是第一时钟频率一半的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟下工作、用于生成第二测试数据的第二测试模式生成部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到存储器中。

根据第十九发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的双数据速率存储器，在频率与第一时钟频率相同的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在与第二时钟反相的第三时钟下工作、用于生成第二测试数据的第二测试模式生成部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到双数据速率存储器中。

根据第二十发明的测试存储器的半导体集成电路，包括：在第一时钟下工作的双数据速率存储器，在频率与第一时钟频率相同的第二时钟下工作、用于生成第一测试数据的第一测试模式生成部分，在第二时钟下工作、用于生成第二测试数据的第二测试模式生成部分，能够选择第二时钟或第二时钟的反相时钟中的一个的时钟选择部分，以及，根据时钟选择部分的输出、选择输出分别由第一测试模式生成部分或第二测试模式生成部分输出的第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到双数据速率存储器中。

借助这些结构，时钟选择部分选择第二时钟或第二时钟的反相时钟中的一个。根据选择的时钟，测试数据选择部分选择第一或第二测试数据中的一个。通过时钟选择部分将选择的状态反相，可以将选择第一和第二测试数据的时序反转。因此，测试模式的质量可以得到提高。另外，当提供地址信号作为测试模式时，地址信号的递增和递减可以选择进行。其他的效果与第一、第二、第六或第七发明的类似。

在上述说明中，存储器是与时钟的上升沿或下降沿同步工作的普通数据速率存储器，双数据速率存储器是与时钟的上升沿和下降沿均同步工作的存储器。

附图说明

图1示出了根据本发明第一实施例的半导体集成电路的结构框图；

图2示出了根据本发明第一实施例的半导体集成电路的工作时序图；

图3示出了根据本发明第一实施例的半导体集成电路的工作时序图；

图4示出了根据本发明第二实施例的半导体集成电路的结构框图；

图5示出了根据本发明第二实施例的半导体集成电路的工作时序图；

图6示出了根据本发明第二实施例的半导体集成电路的工作时序图；

图7示出了根据本发明第一、第二、第三和第四实施例的存储器测试方法流程图；

图8示出了根据本发明第三实施例的半导体集成电路的结构框图；

图9示出了根据本发明第三实施例的半导体集成电路的工作时序图；

图10示出了根据本发明第三实施例的半导体集成电路的工作时序图；

图11示出了用于根据本发明第三实施例的半导体集成电路的延迟电路的第一具体实例的框图；

图12示出了用于根据本发明第三实施例的半导体集成电路的延迟电路的第二具体实例的框图；

图13示出了根据本发明第四实施例的半导体集成电路的结构框图；

图14示出了根据本发明第四实施例的半导体集成电路的工作时序图；

图15示出了根据本发明第四实施例的半导体集成电路的工作时序图；

图16示出了根据本发明第四实施例的半导体集成电路的时钟选择部分的另一种结构的框图；

图17示出了根据本发明第五实施例的半导体集成电路的结构框图；

图18示出了根据本发明第五实施例的半导体集成电路的工作时序图；

图19示出了根据本发明第五实施例的半导体集成电路的工作时序图；

图20示出了根据本发明第五实施例的存储器测试方法流程图；

图21示出了现有技术的框图；以及

图22示出了现有技术的工作时序图；

图23示出了根据本发明第六实施例的半导体集成电路的结构框图；

图24示出了用于根据本发明第六实施例的半导体集成电路的延迟电路的第一具体实例的框图；

图25示出了用于根据本发明第六实施例的半导体集成电路的延迟电路的第二具体实例的框图；

图26示出了根据本发明第七实施例的半导体集成电路的结构框图，和

图27示出了根据本发明第七实施例的半导体集成电路的时钟选择部分的另一种结构的框图。

具体实施方式

下面将参考附图详细介绍根据本发明的实施例。相同或类似的元件用相同的标号表示，并且不重复它们的说明。

第一实施例

图1示出了根据本发明第一实施例的半导体集成电路和存储器测试方法的框图，图2示出了图1各部分的时序图。

在图1中，标号101表示与输入时钟的上升沿同步工作的第一测试模式生成部分。标号102表示与输入时钟的上升沿同步工作的第二测试模式生成部分。标号103表示产生反相时钟的反相器。标号104表示测试数据选择部分。这些构成了BIST电路。标号105表示要进行BIST的普通数据速率存储器，并且存储器与输入时钟的上升沿同步工作。

第一时钟CK1是加到存储器105的时钟信号。第二时钟CK2是加到第一测试模式生成部分101的时钟信号，并且其频率是第一时钟CK1的一半。第三时钟CK3是通过用反相器103反相第二时钟CK2得到的时钟信号，作为第二测试模式生成部分102的时钟信号使用。

如图2的时序图所示，第一测试模式生成部分101生成地址信号TP1，时间t0时为“000”，时间t2时为“010”，时间t4时为“100”，时间t6时为“110”，作为与第二时钟CK2的上升沿同步的测试数据。

此外，如图2的时序图所示，第二测试模式生成部分102生成地址信号TP2，时间t1时为“001”，时间t3时为“011”，时间t5时为“101”，时间t7时为“111”，作为与第三时钟CK3的上升沿同步的测试数据。

测试数据选择部分104根据第二时钟CK2的逻辑值0或逻辑值1交替选择分别由第一测试模式生成部分101和第二测试模式生成部分102生成的地址信号TP1和TP2，并输出测试数据，即地址信号TP3。测试数据选择部分104可以根据第三时钟CK3的逻辑值为0或1执行选择操作。

假设当第二时钟CK2为逻辑值1时选择地址信号TP1，当第二时钟CK2为逻辑值0时选择地址信号TP2，则作为测试数据输入到存储器105的地址信号TP3在时间t0时为“000”，时间t1时为“001”，时间t2时为“010”，时间t3时为“011”，时间t4时为“100”，时间t5时为“101”，时间t6时为“110”，时间t7时为“111”。结果，可以与存储器105的第一时钟CK1的上升沿同步生成测试模式(一系列地址信号)。

如上所述，本实施例包括工作在第二时钟CK2下的第一测试模式生成部分101、工作在通过反相第二时钟CK2得到的第三时钟CK3下的第二测试模式生成部分102，以及根据第二和第三时钟CK2和CK3中的一个的状态选择第一和第二测试模式生成部分101和102的输出中的一个，并将选中的输出输入到存储器105的测试数据选择部分104。借助这种结构，测试模式可以在存储器105的实际工作速度下，加到以第一和第二测试模式生成部分101和102的频率的两倍工作的存储器105上。换句话说，可以测试高频率工作的存储器105，而不需要对构成BIST电路的第一和第二测试模式生成部分101和102的工作频率进行加倍。因此，可以使实现BIST的第一和第二测试模式生成部分101和102的驱动能力减小，从而减小电路的面积并降低电路的功耗。

如图3的时序图所示，在存储器105是DDR存储器的情况下，通过输入具有相同频率的加到DDR存储器的第一时钟CK1和加到BIST电路的第二时钟CK2，可以将测试模式与时钟CK1的上升沿和下降沿同步输入到DDR存储器中，由此得到与本实施例类似的效果。换句话说，可以测试DDR存储器，而不需要对构成BIST电路的第一和第二测试模式生成部分101和102的工作频率加倍。因此，可以使实现BIST的第一和第二测试模式生成部分101和102的驱动能力减小，从而减小电路的面积并降低电路的功耗。

此外，在图1所示的结构中，通过用反相器103反相第二时钟CK2得到的第三时钟CK3加到第二测试模式生成部分102。但是，即使直接施加第二时钟CK2，也可以像施加第三时钟CK3时的情况一样得到地址信号TP3。但是，在这种情况下，与图2中所示的时序相比，地址信号TP2提前第二时钟CK2半个周期。

第二实施例

图4示出了根据本发明第二实施例的半导体集成电路和存储器测试方法的框图，图5示出了时序图。

下面将根据图7中所示的流程图介绍图4中所示的使用半导体集成电路的存储器测试方法。

在图4中，标号201表示与输入时钟的上升沿同步工作的测试模式生成部分。标号202表示LSB0处理部分，标号203表示LSB1处理部分，标号204表示测试数据选择部分。这些构成了BIST电路。标号205表示要进行BIST的普通数据速率存储器，并且存储器与输入时钟的上升沿同步工作。

第一时钟CK1是加到存储器205的时钟信号。第二时钟CK2是加到测试模式生成部分201的时钟信号，并且其频率是第一时钟CK1的一半。

在图7中，首先执行测试模式生成处理步骤ST301。由测试模式生成部分201同步于第二时钟CK2的上升沿生成测试数据。更具体地讲，在时间t0生成作为测试数据的{00}，即，地址信号TP0，在时间t2生成作为地址信号TP0的{01}，在时间t4生成作为地址信号TP0的{10}，在时间t6生成作为地址信号TP0的{11}。

然后，执行LSB处理步骤ST302。换句话说，数值0或1作为最低位加到由测试模式生成部分201生成的地址信号TP0，从而生成地址信号TP1和TP2。

更具体地讲，在LSB0处理部分202中，数值0作为最低位加到地址信号TP0，从而生成地址信号TP1。此外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0，从而生成地址信号TP2。在LSB0处理部分202和LSB1处理部分203中，不进行时钟同步。相反，只是将逻辑值“0”或“1”简单地加到测试模式生成部分201的输出作为其LSB。用verilog表示如下：

assign TP1＝{TP0，0}；

assign TP2＝{TP0，1}；

如图5的时序图所示，在时间t0，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{00}中，从而生成三位地址{000}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{001}作为地址信号TP2。

在时间t2，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{01}中，从而生成三位地址{010}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{011}作为地址信号TP2。

在时间t4，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{10}中，从而生成三位地址{100}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{101}作为地址信号TP2。

在时间t6，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{11}中，从而生成三位地址{110}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{111}作为地址信号TP2。

接下来，执行测试数据选择处理步骤ST303。在该步骤中，根据第二时钟CK2的信号值，选择地址信号TP1，也就是由LSB0处理部分202生成的测试数据，或地址信号TP2，也就是由LSB1处理部分203生成的测试数据，作为地址信号TP3输出。

当第二时钟CK2为逻辑值1时，测试数据选择部分204选择地址信号TP1并将其输出到存储器205；当第二时钟CK2为逻辑值0时，测试数据选择部分204选择地址信号TP2并将其输出到存储器205。

在第二时钟CK2的逻辑值为1的从时间t0到时间t1的期间，测试数据选择部分204输出测试数据{000}作为地址信号TP3。在第二时钟CK2的逻辑值为0的从时间t1到时间t2的期间，测试数据选择部分204输出测试数据{001}作为地址信号TP3。

在第二时钟CK2的逻辑值为1的从时间t2到时间t3的期间，测试数据选择部分204输出测试数据{010}作为地址信号TP3。在第二时钟CK2的逻辑值为0的从时间t3到时间t4的期间，测试数据选择部分204输出测试数据{011}作为地址信号TP3。

在第二时钟CK2的逻辑值为1的从时间t4到时间t5的期间，测试数据选择部分204输出测试数据{100}作为地址信号TP3。在第二时钟CK2的逻辑值为0的从时间t5到时间t6的期间，测试数据选择部分204输出测试数据{101}作为地址信号TP3。

在第二时钟CK2的逻辑值为1的从时间t6到时间t7的期间，测试数据选择部分204输出测试数据{110}作为地址信号TP3。在第二时钟CK2的逻辑值为0的从时间t7到时间t8的期间，测试数据选择部分204输出测试数据{111}作为地址信号TP3。

然后，执行测试模式应用处理步骤ST304。在该步骤中，将从测试数据选择部分204输出的地址信号TP3加到存储器205上。

如上所述，本实施例包括：工作在第二时钟CK2下的单个测试模式生成部分201、用于将数值0作为最低位加到从测试模式生成部分201输出的地址信号TP0的LSB0处理部分202、用于将数值1作为最低位加到地址信号TP0的LSB1处理部分203，以及用于选择并输出LSB0处理部分202的地址信号TP1和LSB1处理部分203的地址信号TP2中的一个的测试数据选择部分204。借助这种结构，测试模式可以在存储器205的实际工作速度下加到以测试模式生成部分201的频率的两倍工作的存储器205上。换句话说，可以测试高频率工作的存储器205，而不需要对构成BIST电路的测试模式生成部分201、LSB0处理部分202和LSB1处理部分203的工作频率加倍。因此，可以使实现BIST的测试模式生成部分201、LSB0处理部分202和LSB 1处理部分203的驱动能力减小，从而减小电路的面积并降低电路的功耗。

在存储器205是DDR存储器的情况下，如图6所示的时序图，通过输入具有相同频率的加到DDR存储器的第一时钟CK1和加到BIST电路的第二时钟CK2，可以将测试模式与时钟CK1的上升沿和下降沿同步输入到DDR存储器中，由此得到与本实施例类似的效果。换句话说，可以测试DDR存储器，而不需要使构成BIST电路的测试模式生成部分201的工作频率加倍。因此，可以使实现BIST的测试模式生成部分201、LSB0处理部分202和LSB1处理部分203的驱动能力减小，从而减小电路的面积并降低电路的功耗。

第三实施例

图8示出了根据本发明第三实施例的半导体集成电路和存储器测试方法的框图，图9示出了时序图。

下面将根据图7中所示的流程图介绍图8中所示的在半导体集成电路中的存储器测试方法。

与图4中所示的半导体集成电路的不同之处在于，该半导体集成电路配备有用于通过延迟第二时钟CK2产生延迟时钟CK2′的延迟电路206。该延迟电路206例如由通过设置串联连接的缓冲器或反相器来产生固定延迟时间的电路或者能够产生固定延迟时间的延迟器件组成。

下面将介绍在本实施例中的测试数据选择处理步骤ST303和测试模式应用处理步骤ST304。

在测试数据选择处理步骤ST303中，根据用延迟电路206通过延迟第二时钟CK2得到的延迟时钟CK2′，选择输出由LSB0处理部分202生成的地址信号TP1或由LSB1处理部分203生成的地址信号TP2中的一个。选择处理由测试数据选择部分204进行。

当延迟时钟CK2′为逻辑值1时，测试数据选择部分204选择地址信号TP1，当延迟时钟CK2′为逻辑值0时，测试数据选择部分204选择地址信号TP2。

在延迟时钟CK2′的逻辑值为1的从时间t0′到时间t1′的期间，测试数据选择部分204输出测试数据{000}作为地址信号TP3，在延迟时钟CK2′的逻辑值为0的从时间t1′到时间t2′的期间，测试数据选择部分204输出测试数据{001}作为地址信号TP3。

在延迟时钟CK2′的逻辑值为1的从时间t2′到时间t3′的期间，测试数据选择部分204输出测试数据{010}作为地址信号TP3，在延迟时钟CK2′的逻辑值为0的从时间t3′到时间t4′的期间，测试数据选择部分204输出测试数据{011}作为地址信号TP3。

在延迟时钟CK2′的逻辑值为1的从时间t4′到时间t5′的期间，测试数据选择部分204输出测试数据{100}作为地址信号TP3，在延迟时钟CK2′的逻辑值为0的从时间t5′到时间t6′的期间，测试数据选择部分204输出测试数据{101}作为地址信号TP3。

在延迟时钟CK2′的逻辑值为1的从时间t6′到时间t7′的期间，测试数据选择部分204输出测试数据{110}作为地址信号TP3，在延迟时钟CK2′的逻辑值为0的从时间t7′到时间t8′的期间，测试数据选择部分204输出测试数据{111}作为地址信号TP3。

在测试模式应用处理步骤ST304中，从测试数据选择部分204输出的地址信号TP3加到与第一时钟CK1的上升沿同步工作的存储器205上。

如上所述，在本实施例中，根据用延迟电路206通过延迟第二时钟CK2得到的延迟时钟CK2′，选择输出由LSB0处理部分202生成的地址信号TP1或由LSB1处理部分203生成的地址信号TP2中的一个。因此，测试数据，即地址信号TP3被输入到存储器205以自存储器205的时钟CK1延迟一固定的延迟值，从而可以确保时钟CK1的保持时间，并且测试模式可以稳定地加到高速工作的存储器205上。

这里介绍保持时间和建立时间。存储器205与时钟CK1的上升沿同步工作。此时，如果在时钟CK1的上升沿之前，加到存储器205的地址和数据输入信号的值没有稳定一个固定的时间，则地址和数据不能被输入到存储器205中。该固定时间被称作建立时间。另外，在时钟CK1上升之后，地址和数据需要保持一个固定的时间。该时间被称作保持时间。

另外，正如第二实施例的情况，通过工作在时钟CK2下的单个测试模式生成部分201，测试模式可以在存储器205的实际工作速度下加到以测试模式生成部分201的频率的两倍工作的存储器205上。

在存储器工作在频率是时钟CK2两倍的时钟CK1的情况下，通过使用如图11所示的在时钟CK1的下降沿工作的触发器或者使用如图12所示的在时钟CK1高电平期间数据能够通过的锁存器可以得到与本实施例类似的效果。

在存储器205是DDR存储器的情况下，如图10所示的时序图，通过输入具有相同频率的加到DDR存储器的时钟CK1和加到BIST电路的时钟CK2，可以将测试模式与时钟信号CK1的上升沿和下降沿同步输入到DDR存储器中，由此得到与本实施例类似的效果。

第四实施例

图13示出了根据本发明第四实施例的半导体集成电路和存储器测试方法的框图，图14示出了时序图。

下面将根据图7中所示的流程图介绍图13中所示的在半导体集成电路中的存储器测试方法。

与图4中所示的半导体集成电路的不同之处在于，该半导体集成电路配备有时钟选择部分207。

时钟选择部分207是选择第二时钟CK2或第二时钟CK2的反相信号并输出选中的时钟信号作为时钟CK4的电路。根据从时钟选择部分207输出的时钟CK4的信号值，测试数据选择部分204选择由LSB0处理部分202生成的地址信号TP1或由LSB1处理部分203生成的地址信号TP2中的一个。

下面介绍时钟选择部分207选择时钟CK2的反相信号的情况。

第一时钟CK1是与输入的时钟的上升沿同步工作的存储器205的时钟信号。第二时钟CK2是与输入的时钟的上升沿同步工作的测试模式生成部分201的时钟信号，其频率是第一时钟CK1频率的一半。

在测试模式生成处理步骤ST301中，由测试模式生成部分201与时钟CK2的上升沿同步生成地址信号TP0。更具体地讲，在时间t0生成作为地址信号TP0的{11}，在时间t2生成作为地址信号TP0的{10}，在时间t4生成作为地址信号TP0的{01}，在时间t6生成作为地址信号TP0的{00}。

在LSB处理步骤ST302中，数值0或1作为最低位加到由测试模式生成部分201生成的地址信号TP0。在LSB0处理部分202中，数值0作为最低位加到地址信号TP0，从而生成地址信号TP1。此外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0，从而生成地址信号TP2。

如图14的时序图所示，在时间t0，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{11}中，从而生成三位地址{110}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{111}作为地址信号TP2。

在时间t2，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{10}中，从而生成三位地址{100}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{101}作为地址信号TP2。

在时间t4，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{01}中，从而生成三位地址{010}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{011}作为地址信号TP2。

在时间t6，在LSB0处理部分202中，数值0作为最低位加到作为地址信号TP0生成的两位地址{00}中，从而生成三位地址{000}作为地址信号TP1。另外，在LSB1处理部分203中，数值1作为最低位加到地址信号TP0中，从而生成三位地址{001}作为地址信号TP2。

时钟选择部分207选择时钟CK2或时钟CK2的反相信号，并输出选中的时钟信号作为时钟CK4。根据从时钟选择部分207输出的时钟CK4的信号值，测试数据选择部分204选择由LSB0处理部分202生成的地址信号TP1或由LSB1处理部分203生成的地址信号TP2中的一个。

换句话说，在测试数据选择处理步骤ST303中，根据时钟选择部分207的时钟CK4的信号值，选择输出由LSB0处理部分202生成的地址信号TP 1或由LSB1处理部分203生成的地址信号TP2中的一个。

当时钟CK4为逻辑值1时，测试数据选择部分204选择地址信号TP1，当时钟CK4为逻辑值0时，测试数据选择部分204选择地址信号TP2。

在选择时钟CK2的反相信号作为时钟选择部分207的输出时钟CK4的情况下，并在时钟CK2的逻辑值为1，即，时钟CK4的逻辑值为0的从时间t0到时间t1的期间，测试数据选择部分204输出{111}作为地址信号TP3。另外，在时钟CK2的逻辑值为0，即，时钟CK4的逻辑值为1的从时间t1到时间t2的期间，测试数据选择部分204输出{110}作为地址信号TP3。

在时钟CK2的逻辑值为1，即，时钟CK4的逻辑值为0的从时间t2到时间t3的期间，测试数据选择部分204生成{101}作为地址信号TP3。另外，在时钟CK2的逻辑值为0，即，时钟CK4的逻辑值为1的从时间t3到时间t4的期间，测试数据选择部分204生成{100}作为地址信号TP3。

在时钟CK2的逻辑值为1，即，时钟CK4的逻辑值为0的从时间t4到时间t5的期间，测试数据选择部分204生成{011}作为地址信号TP3。另外，在时钟CK2的逻辑值为0，即，时钟CK4的逻辑值为1的从时间t5到时间t6的期间，测试数据选择部分204生成{010}作为地址信号TP3。

在时钟CK2的逻辑值为1，即，时钟CK4的逻辑值为0的从时间t6到时间t7的期间，测试数据选择部分204输出{001}作为地址信号TP3。另外，在时钟CK2的逻辑值为0，即，时钟CK4的逻辑值为1的从时间t7到时间t8的期间，测试数据选择部分204输出{000}作为地址信号TP3。

在测试模式应用处理步骤ST304中，从测试数据选择部分204输出的地址信号TP3加到存储器205上。

如上所述，在本实施例中，通过工作在时钟CK2下的单个测试模式生成部分201，可以在存储器205的实际工作速度下，将测试模式加到以测试模式生成部分201的频率的两倍工作的存储器205上。其它效果类似于第二实施例。

此外，在本实施例中，用选择器207b选择时钟CK2或通过用反相器207a反相时钟CK2得到的信号的电路用作时钟选择部分207。但是，即使当如图16所示用异或电路208a形成的能够选择输出时钟CK2或时钟CK2的反相信号的电路作为时钟选择部分208，代替时钟选择部分207，也可以得到与本实施例类似的效果。

通过提供时钟选择部分207或208，测试数据选择部分204能够在当时钟CK2的逻辑值为0时选择的信号和当时钟CK2的逻辑值为1时选择的信号之间切换。因此，不仅能够得到当时钟CK2的逻辑值为1时偶数地址加到存储器205上和当时钟CK2的逻辑值为0时奇数地址加到存储器205上的结构，而且能够得到当时钟CK2的逻辑值为1时奇数地址加到存储器205上和当时钟CK2的逻辑值为0时偶数地址加到存储器205上的结构。因此，提高了测试模式的质量，并且可以实现地址递增和递减。

下面说明测试模式的质量。在实际工作中，当时钟CK2为高时(在双数据速率存储器中这对应于时钟CK1的高状态)，奇数和偶数地址都应当能够访问。但是，如果在测试期间，当时钟CK2为高时只能访问偶数地址，则不能说该测试是高质量测试。因为当时钟CK2为高时，不能访问奇数地址，所以说测试模式的质量低。然而，因为在本实施例的情况中可以通过使用偶数地址和奇数地址进行测试，所以说提高了测试模式的质量。

在存储器205是DDR存储器的情况下，如图15所示的时序图，通过输入具有相同频率的加到DDR存储器的时钟CK1和加到BIST电路的时钟CK2，可以将测试模式与时钟信号CK1的上升沿和下降沿同步输入到DDR存储器中，由此得到与本实施例类似的效果。

第五实施例

图17示出了根据本发明第五实施例的半导体集成电路和存储器测试方法的框图，图18示出了时序图。

下面将根据图20中所示的流程图介绍图17中所示的在半导体集成电路中的存储器测试方法。

在图17中，标号205表示与输入时钟的上升沿同步工作的存储器。标号601表示与输入时钟的上升沿同步工作的预期值比较部分。标号602表示与预期值比较部分601的输入时钟的下降沿同步工作的存储器件。存储器件602由例如触发器602a形成。

第一时钟CK1是存储器205的时钟信号。第二时钟CK2是预期值比较部分601和存储器件602的时钟信号，其频率是第一时钟CK1频率的一半。

在存储器数据输出处理步骤ST701中，数据信号610在时间t0、t1、t2、t3、t4、t5、t6、t7和t8与时钟CK1的上升沿同步从存储器205的数据输出端口DOUT输出。

在数据临时获取处理步骤ST702中，在时间t0与时钟CK1的上升沿同步从存储器205输出的数据610，被触发器602a在时间t1与时钟CK2的下降沿同步获取。然后，在预期值比较处理步骤ST703中，数据作为数据信号611进入预期值比较部分601，并在时间t2与预期值进行比较。

另外，在时间t1，与时钟CK1的上升沿同步从存储器205输出的数据作为数据信号610进入预期值比较部分601，并在时间t2与预期值进行比较。

同样，在数据临时获取处理步骤ST702中，在时间t2与时钟CK1的上升沿同步从存储器205输出的数据，被触发器602a在时间t3与时钟CK2的下降沿同步获取。然后，数据作为数据信号611进入预期值比较部分601，并在时间t4与预期值进行比较。

另外，在时间t3，与时钟CK1的上升沿同步从存储器205输出的数据作为数据信号610进入预期值比较部分601，并在预期值比较处理步骤ST703中在时间t4与预期值进行比较。

在数据临时获取处理步骤ST702中，在时间t4与时钟CK1的上升沿同步从存储器205输出的数据，被触发器602a在时间t5与时钟CK2的下降沿同步获取。然后，数据作为数据信号611进入预期值比较部分601，并在时间t6与预期值进行比较。

另外，在时间t5，与时钟CK1的上升沿同步从存储器205输出的数据作为数据信号610进入预期值比较部分601，并在预期值比较处理步骤ST703中在时间t6与预期值进行比较。

在数据临时获取处理步骤ST702中，在时间t6与时钟CK1的上升沿同步从存储器205输出的数据，被触发器602a在时间t7与时钟CK2的下降沿同步获取。然后，数据作为数据信号611进入预期值比较部分601，并在时间t8与预期值进行比较。

另外，在时间t7，与时钟CK1的上升沿同步从存储器205输出的数据作为数据信号610进入预期值比较部分601，并在预期值比较处理步骤ST703中在时间t8与预期值进行比较。

如上所述，在本实施例中，在预期值比较处理步骤ST703中，与预期值的比较只在时钟CK2的上升沿进行。因此，测试模式可以在存储器205的实际工作速度下加到以预期值比较部分601的工作频率两倍工作的存储器205上，而不用改变预期值比较部分601的工作速度。

在本实施例中，在时钟CK2的下降沿工作的触发器用作存储器件602。但是，即使采用在时钟CK2的高电平期间能够通过数据的锁存器，也可以得到与本实施例类似的效果。

在存储器205是DDR存储器的情况下，如图19所示的时序图，通过输入具有相同频率的加到DDR存储器的时钟CK1和加到BIST电路的时钟CK2，并且仅通过将与DDR存储器的时钟信号CK1的上升沿和下降沿同步输出的存储器205的数据信号，在时钟CK2的上升沿同预期值进行比较，也可以得到与本实施例类似的效果。

如上所述，在根据本发明的上述实施例的半导体集成电路和存储器测试方法中，即使BIST电路以存储器205的时钟频率的一半工作时，通过根据BIST电路的时钟的逻辑值切换输入数据，测试模式可以在存储器205的实际工作速度下施加。

另外，在与预期值的比较中，从存储器205输出的数据由存储器件602保持，并与下次输出的数据一起与预期值比较，从而，可以在存储器的实际工作速度下，使用工作速度为存储器时钟频率一半的预期值比较部分601进行与预期值的比较。

此外，在高速存储器的情况下，例如DDR存储器，存储器同步于时钟的上升沿和下降沿工作，可以在DDR存储器的实际工作速度下，以与DDR存储器相同的时钟频率操作BIST电路进行DDR存储器的测试。

第六实施例

图23示出了根据本发明第六实施例的半导体集成电路和存储器测试方法的框图。

与图1中所示的半导体集成电路的不同之处在于，该半导体集成电路配备有用于通过延迟第二时钟CK2产生延迟时钟CK2′的延迟电路106。该延迟电路106的构造及工作与根据第三实施例的延迟电路206的类似。由于该延迟电路106的提供，可以得到与第三实施例相同的作用和效果。

该延迟电路106的具体实施例与第三实施例的说明类似，并在图24或图25示出。

第七实施例

图26示出了根据本发明第六实施例的半导体集成电路和存储器测试方法的框图。

与图1中所示的半导体集成电路的不同之处在于，该半导体集成电路配备有时钟选择部分107。该时钟选择部分107的构造及工作与根据第四实施例的时钟选择部分207的类似。由于该时钟选择部分107的提供，可以得到与第四实施例相同的作用和效果。

作为时钟选择部分107的替代，可以使用图27所示的时钟选择部分108，该时钟选择部分108与第四实施例中的说明相同。

Claims (26)

1、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率为所述第一时钟一半的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在与所述第二时钟反相的第三时钟下、用于生成第二测试数据的第二测试模式生成部分，以及

根据所述第二时钟的信号值或所述第三时钟的信号值中的一个，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述存储器中。

2、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率为所述第一时钟一半的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在所述第二时钟下、用于生成第二测试数据的第二测试模式生成部分，以及

根据所述第二时钟的信号值，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述存储器中。

3、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率是所述第一时钟一半的第二时钟下、用于生成第一测试数据的测试模式生成部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，以及

根据所述第二时钟的信号值，选择输出分别由所述LSB0处理部分或所述LSB1处理部分输出的所述第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到所述存储器中。

4、根据权利要求3所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

5、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率是所述第一时钟一半的第二时钟下、用于生成第一测试数据的测试模式生成部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述LSB0处理部分或所述LSB1处理部分输出的所述第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到所述存储器中。

6、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

用于根据频率是所述第一时钟一半的第二时钟，获取与所述第一时钟同步从所述存储器输出的第一输出数据的存储器件，以及

工作在所述第二时钟下、用于分别将从所述存储器件输出的第二输出数据和输出所述第一输出数据之后立即从所述存储器输出的第三输出数据与预先设定的预期值相比较的预期值比较部分。

7、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟相同的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在与所述第二时钟反相的第三时钟下、用于生成第二测试数据的第二测试模式生成部分，以及

根据所述第二时钟的信号值或所述第三时钟的信号值中的一个，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述双数据速率存储器中。

8、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟相同的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在所述第二时钟下、用于生成第二测试数据的第二测试模式生成部分，以及

根据所述第二时钟的信号值，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述双数据速率存储器中。

9、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟相同的第二时钟下、用于生成第一测试数据的测试模式生成部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，以及

根据所述第二时钟的信号值，选择输出分别由所述LSB0处理部分或所述LSB1处理部分输出的所述第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到所述双数据速率存储器中。

10、根据权利要求9所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

11、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟相同的第二时钟下、用于生成第一测试数据的测试模式生成部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值0作为最低位来生成第二测试数据的LSB0处理部分，

通过在由所述测试模式生成部分生成的所述第一测试数据中加入数值1作为最低位来生成第三测试数据的LSB1处理部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述LSB0处理部分或所述LSB1处理部分输出的所述第二或第三测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第四测试数据输入到所述双数据速率存储器中。

12、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

用于根据频率与所述第一时钟相同的第二时钟，获取与所述第一时钟同步从所述双数据速率存储器输出的第一输出数据的存储器件，以及

工作在所述第二时钟下、用于分别将从所述存储器件输出的第二输出数据和输出所述第一输出数据之后立即从所述双数据速率存储器输出的第三输出数据与预先设定的预期值相比较的预期值比较部分。

13、一种测试工作在第一时钟下的存储器的方法，包括如下步骤：

根据频率是所述第一时钟一半的第二时钟生成第一测试数据；

根据与第二时钟反相的第三时钟生成第二测试数据；

根据所述第二时钟的信号值或所述第三时钟的信号值中的一个，选择所述第一或第二测试数据中的一个，和

将选中的测试数据作为第三测试数据输入到所述存储器中。

14、一种测试工作在第一时钟下的存储器的方法，包括如下步骤：

根据频率是所述第一时钟一半的第二时钟生成第一测试数据；

通过在所述第一测试数据中加入数值0作为最低位来生成第二测试数据；

通过在所述第一测试数据中加入数值1作为最低位来生成第三测试数据；

根据所述第二时钟的信号值，选择所述第二或第三测试数据中的一个，和

将选中的测试数据输入到所述存储器中。

15、一种测试工作在第一时钟下的存储器的方法，包括如下步骤：

根据频率是所述第一时钟一半的第二时钟，保持与所述第一时钟同步从所述存储器输出的第一数据作为第二数据；和

根据所述第二时钟，分别将所述第二数据和输出所述第一数据之后立即与所述第一时钟同步从所述存储器输出的第三数据与预先设定的预期值相比较。

16、一种测试工作在第一时钟下的双数据速率存储器的方法，包括如下步骤：

根据频率与所述第一时钟相同的第二时钟生成第一测试数据；

根据与所述第二时钟反相的第三时钟生成第二测试数据；

根据所述第二时钟的信号值或所述第三时钟的信号值中的一个，选择所述第一或第二测试数据中的一个，和

将选中的测试数据作为第三测试数据输入到所述双数据速率存储器中。

17、一种测试工作在第一时钟下的双数据速率存储器的方法，包括如下步骤：

根据频率与所述第一时钟相同的第二时钟生成第一测试数据；

通过在所述第一测试数据中加入数值0作为最低位来生成第二测试数据；

通过在所述第一测试数据中加入数值1作为最低位来生成第三测试数据；

根据所述第二时钟的信号值，选择所述第二或第三测试数据中的一个，和

将选中的测试数据输入到所述双数据速率存储器中。

18、一种测试工作在第一时钟下的双数据速率存储器的方法，包括如下步骤：

根据频率与所述第一时钟相同的第二时钟，保持与所述第一时钟同步从所述双数据速率存储器输出的第一数据作为第二数据；和

根据所述第二时钟，分别将所述第二数据和输出所述第一数据之后立即与所述第一时钟同步从所述双数据速率存储器输出的第三数据与预先设定的预期值相比较。

19、根据权利要求1所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

20、根据权利要求2所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

21、根据权利要求7所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

22、根据权利要求8所述的测试存储器的半导体集成电路，进一步包括：

用于生成通过延迟所述第二时钟而得到的延迟时钟、并将所述延迟时钟加到所述测试数据选择部分的延迟电路。

23、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率是所述第一时钟一半的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在与所述第二时钟的反相时钟下、用于生成第二测试数据的第二测试模式生成部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述存储器中。

24、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的存储器，

工作在频率是所述第一时钟一半的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在所述第二时钟下、用于生成第二测试数据的第二测试模式生成部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述存储器中。

25、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟相同的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在与所述第二时钟反相的第三时钟下、用于生成第二测试数据的第二测试模式生成部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述双数据速率存储器中。

26、一种测试存储器的半导体集成电路，包括：

工作在第一时钟下的双数据速率存储器，

工作在频率与所述第一时钟频率相同的第二时钟下、用于生成第一测试数据的第一测试模式生成部分，

工作在所述第二时钟下、用于生成第二测试数据的第二测试模式生成部分，

能够选择所述第二时钟或所述第二时钟的反相时钟中的一个的时钟选择部分，以及

根据所述时钟选择部分的输出，选择输出分别由所述第一测试模式生成部分或所述第二测试模式生成部分输出的所述第一或第二测试数据中的一个的测试数据选择部分，从而将选中的测试数据作为第三测试数据输入到所述双数据速率存储器中。

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