KR102278648B1 - 피시험 디바이스를 테스트하기 위한 방법 및 장치 - Google Patents

피시험 디바이스를 테스트하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 피시험 디바이스(DUT; device under test)의 동작 주파수보다 느린 동작 주파수로 동작하는 검사 장치를 통해 피시험 디바이스를 테스트하기 위한 검사 장치에 관한 것으로서, 본 발명의 일 실시 예에 따른 검사 장치는 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스, 상기 생성된 클럭소스를 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기, 상기 생성된 클럭소스를 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 출력하는 위상 변환기 및 상기 복수의 서로 다른 위상을 갖는 제2 클럭을 차례로 인가하여 상기 피시험 디바이스로부터 순차적으로 데이터를 수집하는 검사 패턴 비교기를 포함한다.

Description

피시험 디바이스를 테스트하기 위한 방법 및 장치{METHOD FOR TESTING DEVICE UNDER TEST AND APPARATUS USING THE SAME}
본 발명은 피시험 디바이스(DUT; device under test)를 테스트하기 위한 계측 방법 및 장치에 관한 것이다. 구체적으로, 본 발명은 상대적으로 고속의 클럭으로 동작하는 피시험 디바이스를 상대적으로 저속의 클럭으로 동작하는 테스트 장치를 통해 테스트하기 위한 계측 방법 및 장치에 관한 것이다.
일반적으로 DDR(Double Data Rate) 메모리, 네트워크 IC, 프로세서 등 고속 반도체 소자를 검사하기 위해서는 고속 반도체 소자의 작동 속도에 상응하는 작동 속도를 갖는 고속 검사 장치가 필요하다. 그러나, 검사 장치의 고속화는 필연적으로 경제적인 부담으로 작용하고 있으며, 특히 고비용의 검사장치를 구비하기 어려운 중소기업에서 반도체 소자를 검사하는데 있어서 큰 부담으로 작용하고 있다.
종래에는 이러한 비용 부담을 극복하기 위해 피시험 디바이스보다 상대적으로 저속인 검사 장치를 이용하는 검사방식이 미국 공개특허공보 제2004/0044492와 같이 제시된바 있다.
종래의 검사 방법은, 두 개의 패턴 생성기가 교대로 검사 데이터를 생성한 후, 멀티플렉서를 통하여 데이터를 합성하여 피시험 디바이스인 메모리에 출력하거나, 또는 메모리로부터 데이터를 받아들여 두 개의 채널을 통해 비교기에 전달하는 구조이다. 여기에서 검사 장치 내부의 패턴 생성기나, 입력 채널의 동작 주파수는 피시험 디바이스인 메모리의 동작 주파수보다 2배 느린 클럭을 사용하기 때문에 두 개의 패턴 생성기를 사용한다.
이러한 종래의 방식은 상대적으로 저속으로 동작하는 검사 장치로도 상대적으로 고속으로 동작하는 메모리를 검사할 수 있으나, 검사 장치가 메모리의 성능에 따라 지나치게 커지는 문제가 있다.
앞서 인용한 예의 경우 검사 장치의 동작 주파수가 피시험 디바이스인 메모리의 동작 주파수보다 2배 느리기 때문에 2개의 패턴 생성기만으로 검사 장치를 구현할 수 있었으나, 특히, 초고속의 시리얼 데이터 출력을 특징으로 하는 네트워크 인터페이스 소자를 4분할, 8분할 등 다분할 검사를 수행하기 위해 검사 장치가 비대해지는 문제가 있다.
다시 말해서, 종래 기술의 경우, 더 빠른 메모리를 검사하기 위해서 추가적으로 패턴 생성기를 구비할 수 밖에 없어 결과적으로 검사 장치가 계속해서 비대해질 수 밖에 없으며, 비용도 같이 상승할 수 밖에 없다는 문제가 있으며, 또한 다양한 동작 주파수에 유연하게 대처하여 검사를 수행할 수 도 없다는 문제까지 있다.
본 발명은 피시험 디바이스의 성능이 갈수록 높아지지만, 검사 장치를 피시험 디바이스의 성능에 맞추어 준비하기 어려운 업체에서, 기존 저성능의 검사 장치로도 고성능의 피시험 디바이스의 검사를 수행할 수 있도록 하는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.
본 발명은 피시험 디바이스(DUT; device under test)의 동작 주파수보다 느린 동작 주파수로 동작하는 검사 장치를 통해 피시험 디바이스를 테스트하기 위한 검사 장치에 관한 것으로서, 본 발명의 일 실시 예에 따른 검사 장치는 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스, 상기 생성된 클럭소스를 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기, 상기 생성된 클럭소스를 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 출력하는 위상 변환기 및 상기 복수의 서로 다른 위상을 갖는 제2 클럭을 차례로 인가하여 상기 피시험 디바이스로부터 순차적으로 데이터를 수집하는 검사 패턴 비교기를 포함한다.
본 발명의 일 실시 예에 따른 검사 장치는 피시험 디바이스보다 상대적으로 낮은 동작 주파수로 동작함에도 불구하고 피시험 디바이스의 검사를 수행할 수 있다.
따라서, 본 발명의 일 실시 예에 따른 검사 장치는 상대적으로 저렴한 비용으로도 고성능의 피시험 디바이스 검사를 수행할 수 있다.
본 발명의 실시예의 설명에 이용되기 위하여 첨부된 아래 도면들은 본 발명의 실시예들 중 단지 일부일 뿐이며, 본 발명이 속한 기술분야에서 통상의 지식을 가진 사람(이하 “통상의 기술자”라 함)에게 있어서는 발명적 작업이 이루어짐 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 검사 장치 및 피시험 디바이스를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 검사 장치를 피시험 디바이스에 적용한 출력을 나타내는 파형도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 검사 장치 및 피시험 디바이스를 개략적으로 나타내는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 검사 장치를 피시험 디바이스에 적용한 출력을 나타내는 파형도이다.
도 5는 본 발명의 또 다른 일 실시 예에 따른 검사 장치를 나타내는 블록도이다.
도 6은 본 발명의 일 실시 예에 따른 검사 장치의 동작을 나타내는 흐름도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 통상의 기술자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
또한, 본 발명의 상세한 설명 및 청구항들에 걸쳐, '포함하다'라는 단어 및 그 변형은 다른 기술적 특징들, 부가물들, 구성요소들 또는 단계들을 제외하는 것으로 의도된 것이 아니다. 통상의 기술자에게 본 발명의 다른 목적들, 장점들 및 특성들이 일부는 본 설명서로부터, 그리고 일부는 본 발명의 실시로부터 드러날 것이다. 아래의 예시 및 도면은 실례로서 제공되며, 본 발명을 한정하는 것으로 의도된 것이 아니다.
더욱이 본 발명은 본 명세서에 표시된 실시예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하기로 한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 검사 장치 및 피시험 디바이스를 개략적으로 나타내는 블록도이다.
도 1에 개시된 바와 같이, 본 발명의 일 실시 예에 따른 검사 장치(100)는 클럭생성부(110) 및 검사부(120)를 포함한다.
클럭생성부(110)는 클럭소스(111), 클럭체배기(112) 및 위상변환기(113)을 포함한다.
클럭소스(111)는 시스템 클럭을 생성한다. 클럭신호는 일정한 주기로 0/1을 단순 반복하는 톱니파 신호이다. 여기에서 클럭소스(111)가 생성하는 시스템 클럭의 주파수는 피시험 디바이스(200)가 사용하는 클럭 주파수 보다 작다. 예를 들어, 클럭소스(111)가 생성하는 시스템 클럭의 주파수는 피시험 디바이스(200)가 사용하는 클럭의 주파수보다 2배 또는 4배 느릴 수 있다. 본 발명에서는 상대적으로 저속으로 동작하는 검사 장치를 이용하여 상대적으로 고속으로 동작하는 비시험 디바이스를 검사하는 것을 목적으로 하기 때문에 검사 장치의 동작 주파수가 항상 비시험 디바이스의 동작 주파수보다 느린 것을 전제로 한다.
클럭 체배기(112)는 클럭소스(111)에서 생성되는 클럭의 주파수를 정배수 변경한다. 구체적인 실시 예에서, 클럭 체배기(112)는 클럭소스(111)에서 생성되는 클럭의 주파수에 2 또는 4를 곱하는 주파수를 출력할 수 있다. 여기에서 클럭 체배기(112)가 사용하는 체배수는 피시험 디바이스(200)의 동작 주파수와 검사 장치(100)의 동작 주파수에 기초하여 결정될 수 있다.
위상 변환기(113)는 클럭소스(111)로부터 출력되는 시스템 클럭의 위상을 변환한다. 위상 변환기(113)가 변환하는 위상은 클럭 체배기(112)의 체배수에 따라 결정될 수 있다.
예를 들어, 클럭 체배기(112)가 2배로 동작 주파수를 변경하는 경우, 위상 변환기(113)는 위상이 변환되지 않은 제1 시스템 클럭과 위상이 180도 변환된 제2 시스템 클럭을 출력할 수 있다. 또 다른 예를 들어 클럭 체배기(112)가 4배로 동작 주파수를 변경하는 경우 위상 변환기(113)는 위상이 변환되지 않은 제1 시스템 클럭과 위상이 90도 변환된 제2 시스템 클럭, 위상이 180도 변환된 제3 시스템 클럭, 그리고 위상이 270도 변환된 제3 시스템 클럭을 출력할 수 있다.
본 발명의 일 실시 예에 따른 검사장치(100)의 검사부(120)는 검사패턴 비교기(121)를 포함한다. 검사패턴 비교기(121)는 클럭 생성부(110)로부터 출력되는 시스템 클럭에 따라 피시험 디바이스(200)로부터 데이터를 캡쳐하고, 기 저장된 데이터와 비교하여 검사를 수행한다. 따라서, 검사부(120)는 검사 수행을 위한 비교데이터를 저장하는 메모리(비도시)를 더 포함할 수 있다.
도 1에 도시된 검사장치의 동작을 간단히 설명한다. 클럭 생성부(110)는 피시험 디바이스(200)에 제1 클럭(CK1)을 인가하고, 검사부(120)에 제2 클럭(CK2)를 인가한다. 여기에서 제1 클럭은 클럭 체배기(112)를 통해 동작 주파수가 증가한 클럭이며, 제2 클럭은 클럭 체배기(112)의 체배수에 따라 위상이 변환된 클럭일 수 있다. 위상 변환기(113)에 의해 위상이 달라진 제2 클럭들은 검사 순서에 맞추어 검사부(120)에 순차적으로 인가될 수 있다. 그리고 검사패턴 비교기(121)는 제2 클럭에 따라 피시험 디바이스(200)로부터 검사 패턴을 수집한다.
도 2는 본 발명의 일 실시 예에 따른 검사 장치를 피시험 디바이스에 적용한 출력을 나타내는 파형도이다.
앞서 설명한 바와 같이, 제1 클럭(CK1)은 피시험 디바이스(200)에 인가되는 클럭이다. 그리고 제2 클럭(CK2)는 검사부(120)에 인가되는 클럭이다. 도 2에서 예시하는 바와 같이, 클럭 생성부(110)는 제1 클럭 대비 사이클이 2배인 제2 클럭을 검사부(120)에 인가한다. 여기에서 제2 클럭은 파형도에서 나타낸 CK2_P1, CK2_P2, CK2_P3 및 CK2_P4의 조합으로서, 사이클은 같으나 위상이 서로 다른 클럭들로 구성된다. CK2_P2, CK2_P3, CK2_P4는 CK2_P1 대비 각각 위상이 90도, 180도, 270도 다른 클럭이다.
검사부(120)는 4번에 나누어 데이터를 수집한다. 다시 말해서, 첫번째 검사에서 CK2_P1를 적용하여 4n+0 위치의 데이터를 수집하여 비교를 실시하고, 두번째 검사에서 CK2_P2를 적용하여 4n+1 위치의 데이터를 수집하여 비교를 실시하고, 세번째 검사에서 CK2_P3를 적용하여 4n+2 위치의 데이터를 수집하여 비교를 실시하고, 네번째 검사에서 CK2_P4를 적용하여 4n+3 위치의 데이터를 수집하여 비교를 실시한다.
이렇게 4번에 나누어 데이터를 수집하는 이유는 검사 장치(100)의 동작 속도가 피시험 디바이스(200) 동작 속도의 1/4이기 때문이다. 다시 말해서, 피시험 디바이스(200)가 제1 클럭에 따라 동작하여 4n+0, 4n+1, 4n+2, 4n+3의 데이터를 출력하지만, 검사 장치(100)는 피시험 디바이스(200)보다 4배 느리기 때문에 피시험 디바이스(200)가 출력하는 데이터를 실시간으로 동기화하여 수집할 수 없다.
따라서, 본 발명의 일 실시 예에 따른 검사 장치(100)는 위상을 달리하는 복수의 클럭을 순차적으로 검사부(120)에 인가하여 4번에 나누어 피시험 디바이스(200)로부터 출력되는 데이터를 수집한다.
이러한 방식을 통해 검사 장치(100)의 동작 속도가 피시험 디바이스(200)보다 느리다고 하더라도, 패턴 생성기를 복수로 구현할 필요 없이 클럭의 위상을 바꾸어 클럭을 순차적으로 인가하는 것만으로 피시험 디바이스(200)로부터 출력되는 데이터를 모두 수집하여 비교할 수 있다.
이 경우, 검사 시간에서 손해를 보는 문제가 있으나, 검사 장치가 지나치게 비대해짐으로 인해서 발생할 수 있는 비용 문제를 해결할 수 있다. 또한, 상대적으로 규모가 작은 기업에서는 규모가 큰 기업에 비해 상대적으로 테스트해야 하는 장치의 개수가 적기 때문에 시간에서 손해를 보더라도 비용에서 얻는 이익이 상대적으로 커 본 발명이 더 큰 의미를 가질 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 검사 장치 및 피시험 디바이스를 개략적으로 나타내는 블록도이다.
도 3에 도시된 구성 중 도 1에서 설명한 구성은 동일하기 때문에 여기에서 상세한 설명은 생략하고 도 1의 설명으로 대체한다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 일 실시 예에 다른 검사 장치(100)는 클럭 생성부(110) 및 검사부(120)를 포함할 수 있다. 클럭 생성부(110)의 구성 및 기능은 도 1에서 설명한 것과 동일하다.
검사부(120)는 검사패턴 생성기(122)를 포함할 수 있다. 검사패턴 생성기(122)는 인가되는 제2 클럭(CK2)에 따라 검사패턴을 생성하여 피시험 디바이(200)에 인가한다. 따라서, 검사부(120)는 인가되는 검사패턴을 저장하는 메모리(미도시)를 더 포함할 수 있다.
도 3에 도시된 검사장치의 동작을 간단히 설명한다. 클럭 생성부(110)는 피시험 디바이스(200)에 제1 클럭(CK1)을 인가하고, 검사부(120)에 제2 클럭(CK2)를 인가한다. 여기에서 제1 클럭은 클럭 체배기(112)를 통해 동작 주파수가 증가한 클럭이며, 제2 클럭은 클럭 체배기(112)의 체배수에 따라 위상이 변환된 클럭일 수 있다. 위상 변환기(113)에 의해 위상이 달라진 제2 클럭들은 검사 순서에 맞추어 검사부(120)에 순차적으로 인가될 수 있다. 그리고 검사패턴 생성기(122)는 제2 클럭에 따라 검사 패턴을 피시험 디바이스(200)에 인가한다.
도 4는 본 발명의 일 실시 예에 따른 검사 장치를 피시험 디바이스에 적용한 출력을 나타내는 파형도이다.
앞서 설명한 바와 같이, 제1 클럭(CK1)은 피시험 디바이스(200)에 인가되는 클럭이다. 그리고 제2 클럭(CK2)는 검사부(120)에 인가되는 클럭이다. 도 2에서 예시하는 바와 같이, 클럭 생성부(110)는 제1 클럭 대비 사이클이 2배인 제2 클럭을 검사부(120)에 인가한다. 여기에서 제2 클럭은 파형도에서 나타낸 CK2_P1, CK2_P2, CK2_P3 및 CK2_P4의 조합으로써, 사이클은 같으나 위상이 서로 다른 클럭들로 구성된다. CK2_P2, CK2_P3, CK2_P4는 CK2_P1 대비 각각 위상이 90도, 180도, 270도 다른 클럭이다.
검사부(120)는 제2 클럭에 따라 4번에 나누어 검사 패턴을 수집한다. 다시 말해서, 첫번째 검사에서 CK2_P1를 적용하여 4n+0 위치에 검사 패턴을 인가하고, 두번째 검사에서 CK2_P2를 적용하여 4n+1 위치의 검사 패턴을 인가하고, 세번째 검사에서 CK2_P3를 적용하여 4n+2 위치에 검사 패턴을 인가하고, 네번째 검사에서 CK2_P4를 적용하여 4n+3 위치에 검사 패턴을 인가한다.
이렇게 4번에 나누어 검사 패턴을 인가하는 이유는 검사 장치(100)의 동작 속도가 피시험 디바이스(200) 동작 속도의 1/4이기 때문이다. 다시 말해서, 피시험 디바이스(200)가 제1 클럭에 따라 동작하여 4n+0, 4n+1, 4n+2, 4n+3에 데이터를 입력받지만, 검사 장치(100)는 피시험 디바이스(200)보다 4배 느리기 때문에 피시험 디바이스(200)의 동작에 실시간으로 동기화하여 검사 패턴을 인가할 수 없다.
따라서, 본 발명의 일 실시 예에 따른 검사 장치(100)는 위상을 달리하는 복수의 클럭을 순차적으로 검사부(120)에 인가하여 4번에 나누어 피시험 디바이스(200)에 검사 패턴을 인가한다.
이러한 방식을 통해 검사 장치(100)의 동작 속도가 피시험 디바이스(200)보다 느리다고 하더라도, 패턴 생성기를 복수로 구현할 필요 없이 클럭의 위상을 바꾸어 클럭을 순차적으로 인가하는 것만으로 피시험 디바이스(200)의 동작 속도에 맞도록 검사 패턴을 모두 인가할 수 있다.
추가적인 실시 예에서, 검사 장치(100)의 검사부(120)는 검사 패턴 비교기(121) 및 검사 패턴 생성기(122)를 모두 포함할 수 있다. 더하여, 본 발명은 하나의 검사 패턴 비교기(121) 및 검사 패턴 생성기(122)만을 포함하는 것을 특징으로 할 수 있다. 다시 말해서, 본 발명의 검사 패턴 비교기 및 검사 패턴 생성기는 한번에 하나의 데이터만 수집하거나, 한번에 하나의 검사 패턴만을 인가할 수 있다.
구체적으로, 종래 기술과 다르게 하나의 검사 패턴 비교기와 검사 패턴 생성기만으로 위상만을 달리하여 순차적으로 검사를 실시하는 것으로 종래 기술에 비해 장치의 크기를 줄이고 비용을 수십배 절감할 수 있다.
도 5는 본 발명의 또 다른 일 실시 예에 따른 검사 장치를 나타내는 블록도이다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 일 실시 예에 따른 검사 장치(1000)는 클럭생성기(1100), 수집기(1200), 위상변환기(1300), 및 버퍼(1400)를 포함한다.
클럭생성기(1100)는 클럭소스(1110), 클럭 채배기(1120) 및 지연시간 조절기(1130)를 포함한다.
클럭소스(1110)는 피시험 디바이스(2000)에 제1 클럭(CK1)을 인가하고, 위상 변환기(1300)에 제2 클럭(CK2)를 인가한다. 여기에서 제1 클럭은 클럭 체배기(1120)를 통해 동작 주파수가 증가한 클럭이다.
클럭 체배기(1120)는 앞서 설명한 것과 마찬가지로 클럭소스(1110)에서 생성되는 클럭의 주파수를 정배수 변경한다.
지연시간 조절기(1130)는 클럭소스(1110)에서 발생되는 클럭을 적절하게 지연한다. 지연시간 조절기(1130)는 도 5의 실시 예에서 위상변환기(1200)의 앞단에 위치하는 것으로 예시되어 있으나, 이는 일 실시 예에 불과하며 위상변환기(1200)의 후단에 위치하는 것도 가능하다.
위상변환기(1200)는 클럭소스(1110)로부터 출력되는 시스템 클럭의 위상을 변환한다. 위상변환기(1200)는 복수의 서로 다른 위상으로 클럭소스(1110)로부터 출력되는 시스템 클럭의 위상을 동시에 변환할 수 있는 복수의 위상변환모듈(1211,…,121n)을 포함할 수 있다.
다시 말해서, 위상변환기(1200)는 복수의 서로 다른 위상을 갖는 시스템 클럭을 동시에 출력할 수 있다. 위상변환기(1200)가 출력하는 서로 다른 위상의 시스템 클럭 수는 클럭 체배기(1120)의 체배수에 따라 결정될 수 있다.
수집기(1300)는 피시험 디바이스(2000)로부터 출력되는 데이터를 캡쳐한다. 수집기(1300)는 복수의 검사패턴 비교기(1311,…,131n)를 포함한다. 복수의 검사패턴 비교기(1311,…,131n)는 위상변환기(1200)로부터 출력되는 복수의 서로 다른 위상을 갖는 복수의 클럭을 인가받아 피시험 디바이스(2000)로부터 출력되는 데이터를 기 저장된 데이터와 비교하여 검사를 수행한다. 수집기(1300)는 검사 수행을 위한 비교데이터를 저장하는 메모리(비도시)를 더 포함할 수 있다.
버퍼(1400)는 피시험 디바이스(2000)로부터 출력되는 신호를 일시적으로 저장한 뒤 수집기(1300)에 전달한다. 버퍼(1400)는 피시험 디바이스(2000)로부터 출력되는 신호의 지연과 파형의 변형을 방지한다. 여기에서 버퍼(1400)는 본 발명에서 필수적인 구성은 아니며, 버퍼(1400) 없이 본 발명을 실시하는 것도 가능하다.
도 5에 도시된 검사장치의 동작을 간단히 설명한다. 클럭생성기(1100)는 피시험 디바이스(2000)에 제1 클럭(CK1)를 인가하고, 위상변환기에 제2 클럭(CK2)를 인가한다. 여기에서 제1 클럭은 클럭 체배기(1120)를 통해 동작 주파수가 증가한 클럭이며, 제2 클럭은 위상변환기(1200)에서 복수의 서로 다른 위상을 갖는 클럭으로 변환되어 수집기(1300)에 인가될 수 있다. 그리고 수집기(1300)는 위상변환기(1200)에서 변환된 각각 서로 다른 위상을 갖는 복수의 클럭에 따라 복수의 데이터를 피시험 디바이스로부터 수집/검사를 수행한다.
결과적으로, 도 5에서 설명하는 검사 장치는 복수의 검사패턴 비교기를 포함하고 있으며, 복수의 검사패턴 비교기에 각각 서로 다른 위상의 클럭이 동시에 인가되어 검사를 수행할 수 있다. 따라서, 도 1에서 설명하는 검사 장치는 하나의 검사패턴 비교기에 순차적으로 위상이 다른 클럭을 인가하기 때문에 발생할 수밖에 없는 시간적인 부분에서의 손해를 방지하고 전체 검사 속도를 올릴 수 있다.
도 6은 본 발명의 일 실시 예에 따른 검사 장치의 동작을 나타내는 흐름도이다.
검사 장치는 피시험 디바이스의 출력 주기를 기준으로 검사 장치의 검사 주기 배수를 설정한다(S101). 구체적으로 피시험 디바이스의 동작 주파수와 검사 장치의 동작 주파수에 기초하여 검사 장치는 주기 배수를 설정한다. 예를 들어, 피시험 디바이스의 동작 주파수가 검사 장치의 동작 주파수보다 4배 빠른 경우, 검사 장치는 4를 주기 배수로 설정할 수 있다. 여기에서 주기 배수는 고정된 것이 아니며, 검사 장치의 동작 주파수와 피시험 디바이스의 동작 주파수에 따라 변경될 수 있다.
검사 장치는 검사주기 배수에 따라 서로 다른 위상을 갖는 클럭을 출력하도록 위상 변환기를 설정한다(S103). 예를 들어 검사주기 배수가 4인 경우, 검사 장치는 0도, 90도, 180도, 270도로 클럭 위상을 변환할 수 있도록 설정된다. 또 다른 예를 들어 검사주기 배수가 2인 경우, 검사 장치는 0도, 180도로 클럭 위상을 변환할 수 있도록 설정될 수 있다.
검사 장치는 설정에 따라 위상 변환기로부터 출력되는 위상이 서로 다른 검사 클럭을 검사부에 순차적으로 인가하여 피시험 디바이스의 출력을 수집한다(S105). 구체적인 실시 예에서, 검사 장치는 검사주기 배수가 4인 경우, 0도, 90도, 180도, 270도로 변환된 위상을 갖는 각각의 클럭을 검사부에 순차적으로 인가하여 피시험 디바이스의 출력을 모두 수집할 수 있다.
여기에서 상술한 바와 같이, 피시험 디바이스의 동작 주파수가 검사 장치 동작 주파수보다 4배 빠르기 때문에 4개의 서로 다른 위상을 갖는 클럭을 순차적으로 인가함으로써 피시험 디바이스로부터 모든 데이터를 수집할 수 있다.
검사 장치는 수집된 피시험 디바이스 출력을 기대값과 비교하여 고장을 판정한다(S107). 구체적으로 검사 장치는 서로 다른 위상을 갖는 클럭을 순차적으로 인가함으로써 검사 장치보다 상대적으로 빠르게 동작하는 피시험 디바이스의 모든 데이터를 수집할 수 있으며, 수집한 데이터를 기 저장되어 있던 기대 값과 비교하여 장치의 고장 여부를 판단할 수 있다.
위 실시예의 설명에 기초하여 해당 기술분야의 통상의 기술자는, 본 발명이 소프트웨어 모듈 및 하드웨어 모듈의 결합을 통하여 달성될 수 있다는 점을 명확하게 이해할 수 있다. 본 발명의 기술적 해법의 대상물 또는 선행 기술들에 기여하는 부분들은 다양한 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 기계 판독 가능한 기록 매체에 기록될 수 있다.
상기 기계 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 기계 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 소프트웨어 분야의 통상의 기술자에게 공지되어 사용 가능한 것일 수도 있다.
기계 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 프로세서에 의해서 실행될 수 있는 고급 언어 코드도 포함된다.
본 발명에 따른 계측 장치는, 특히 계측 장치의 프로세서는, 본 발명에 따른 처리를 수행하기 위한 전술한 바와 같은 하나 이상의 소프트웨어 모듈 부분을 포함하거나 이를 실행하도록 구성될 수 있다.
본 발명에 따른 계측 장치는, 프로그램 명령어를 저장하기 위한 ROM/RAM 등과 같은 메모리를 포함할 수 있는바, 이 메모리에 저장된 명령어들을 실행하도록 구성되는 프로세서는 CPU나 GPU를 포함할 수 있고, 전술한 바와 같이 외부 장치와 신호를 주고 받을 수 있는 통신부를 포함할 수 있다. 덧붙여, 본 발명에 따른 계측 장치는 개발자들에 의하여 작성된 명령어들을 전달받기 위한 키보드, 마우스, 기타 외부 입력장치를 포함할 수도 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 사람이라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는, 수학적 또는 논리적으로 동치(mathematically or logically equivalent)인 방법이 포함될 것이다.

Claims (9)

  1. 피시험 디바이스(DUT; device under test)보다 상대적으로 낮은 동작 주파수로 동작하는 검사 장치로서,
    상기 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스;
    상기 클럭소스에 의해 생성된 클럭을 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 상기 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기;
    상기 클럭소스에 의해 생성된 클럭을 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 출력하는 위상 변환기; 및
    상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 상기 피시험 디바이스로부터 순차적으로 데이터를 수집하는 검사 패턴 비교기를 포함하되,
    상기 제1 클럭을 상기 피시험 디바이스에 인가하고, 상기 피시험 디바이스가 상기 제1 클럭에 따라 출력하는 데이터를 상기 체배수에 대응하는 회수로 나누어 상기 제2 클럭에 따라 순차적으로 데이터를 수집하는,
    검사 장치.
  2. 제1항에 있어서,
    상기 검사 패턴 비교기는 수집된 데이터를 기 저장된 기대값과 비교하여 피시험 디바이스의 고장 여부를 판단하는
    검사 장치.
  3. 제1항에 있어서,
    상기 검사 패턴 비교기는 상기 제2 클럭에 따라 한번에 한 개의 데이터만을 상기 피시험 디바이스로부터 수집하는
    검사 장치.
  4. 피시험 디바이스(DUT; device under test)보다 상대적으로 낮은 동작 주파수로 동작하는 검사 장치로서,
    상기 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스;
    상기 클럭소스에 의해 생성된 클럭을 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 상기 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기;
    상기 클럭소스에 의해 생성된 클럭을 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 출력하는 위상 변환기; 및
    상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 복수의 검사 패턴을 생성하는 검사 패턴 생성기를 포함하되,
    상기 제1 클럭을 상기 피시험 디바이스에 인가하고, 상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 생성된 상기 복수의 검사 패턴을 상기 제1 클럭에 따라 동작하는 상기 피시험 디바이스에 순차적으로 인가하는,
    검사 장치.
  5. 제4항에 있어서,
    상기 검사 패턴 생성기는 상기 제2 클럭에 따라 한번에 한 개의 검사 패턴만을 상기 피시험 디바이스에 인가하는
    검사 장치.
  6. 피시험 디바이스(DUT; device under test)보다 상대적으로 낮은 동작 주파수로 동작하는 검사 장치로서,
    상기 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스;
    상기 클럭소스에 의해 생성된 클럭을 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 상기 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기;
    상기 클럭소스에 의해 생성된 클럭을 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 출력하는 위상 변환기;
    상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 복수의 검사 패턴을 생성하는 검사 패턴 생성기; 및
    상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 상기 피시험 디바이스로부터 순차적으로 데이터를 수집하는 검사 패턴 비교기를 포함하되,
    상기 제1 클럭을 상기 피시험 디바이스에 인가하고,
    상기 서로 다른 위상을 갖는 복수의 제2 클럭에 따라 생성된 상기 복수의 검사 패턴을 상기 제1 클럭에 따라 동작하는 상기 피시험 디바이스에 순차적으로 인가하며,
    상기 피시험 디바이스가 상기 제1 클럭에 따라 출력하는 데이터를 상기 체배수에 대응하는 회수로 나누어 상기 제2 클럭에 따라 순차적으로 데이터를 수집하는,
    검사 장치.
  7. 피시험 디바이스(DUT; device under test)보다 상대적으로 낮은 동작 주파수로 동작하는 검사 장치로서,
    상기 검사장치의 동작 주파수에 따른 클럭을 생성하는 클럭소스;
    상기 클럭소스에 의해 생성된 클럭을 상기 피시험 디바이스의 동작 주파수에 따라 설정된 체배수에 따라 체배하여 상기 피시험 디바이스를 위한 제1 클럭을 출력하는 클럭 체배기;
    상기 클럭소스에 의해 생성된 클럭을 상기 체배수에 따라 위상 변환하여 서로 다른 위상을 갖는 복수의 제2 클럭을 동시에 출력하는 위상 변환기; 및
    상기 복수의 서로 다른 위상을 갖는 제2 클럭들을 동시에 복수의 검사 패턴 비교기에 인가하여 상기 피시험 디바이스로부터 출력되는 데이터 검사를 수행하는 수집기를 포함하되,
    상기 제1 클럭을 상기 피시험 디바이스에 인가하고, 상기 복수의 제2 클럭의 각각의 위상에 대응하여 동작하는 상기 복수의 검사 패턴 비교기를 동시에 동작시켜 상기 피시험 디바이스가 상기 제1 클럭에 따라 출력하는 데이터를 수집하는,
    검사 장치.
  8. 제7항에 있어서,
    상기 피시험 디바이스로부터 출력되는 신호를 일시적으로 저장한 뒤 수집기에 전달하는 버퍼를 더 포함하는
    검사 장치.
  9. 삭제
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100085390A (ko) * 2009-01-20 2010-07-29 삼성전자주식회사 인터페이스부를 갖는 반도체 소자 검사 장치 및 이를 이용한 반도체 소자 검사 방법
JP2014016196A (ja) * 2012-07-06 2014-01-30 Advantest Corp デジタル変調信号の試験装置および試験方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW343282B (en) * 1996-06-14 1998-10-21 Adoban Tesuto Kk Testing device for a semiconductor device
JPH11264857A (ja) * 1998-03-19 1999-09-28 Advantest Corp 半導体試験装置
US6917215B2 (en) * 2002-08-30 2005-07-12 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and memory test method
US7194669B2 (en) * 2003-02-14 2007-03-20 Logicvision, Inc. Method and circuit for at-speed testing of scan circuits
US7461314B2 (en) * 2003-06-06 2008-12-02 Advantest Corporation Test device
US6990423B2 (en) * 2003-06-25 2006-01-24 Teradyne, Inc. Apparatus and method for testing non-deterministic device data
JP4351941B2 (ja) * 2004-03-26 2009-10-28 株式会社アドバンテスト 試験装置及び試験方法
ATE476670T1 (de) * 2004-05-11 2010-08-15 Advantest Corp Timing-generator und halbleiterprüfvorrichtung
GB0424766D0 (en) * 2004-11-10 2004-12-08 Koninkl Philips Electronics Nv Testable integrated circuit
JP4785465B2 (ja) * 2005-08-24 2011-10-05 ルネサスエレクトロニクス株式会社 インタフェース回路及び半導体装置
US7398169B2 (en) * 2006-02-27 2008-07-08 Advantest Corporation Measuring apparatus, measuring method, testing apparatus, testing method, and electronics device
JP5337157B2 (ja) * 2008-07-09 2013-11-06 株式会社アドバンテスト 試験装置、及び試験方法
US8451034B2 (en) * 2008-07-25 2013-05-28 Advantest Corporation Clock hand-off circuit
CN101631051B (zh) * 2009-08-06 2012-10-10 中兴通讯股份有限公司 时钟调整装置及方法
US8972807B2 (en) * 2012-05-14 2015-03-03 Texas Instruments Incorporated Integrated circuits capable of generating test mode control signals for scan tests
JP2016095175A (ja) * 2014-11-13 2016-05-26 セイコーエプソン株式会社 半導体集積回路の試験装置、試験システム、及び、試験方法
CN105891703B (zh) * 2014-12-22 2020-06-30 恩智浦美国有限公司 用于集成电路的非常低电压和偏置的扫描测试的测试电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100085390A (ko) * 2009-01-20 2010-07-29 삼성전자주식회사 인터페이스부를 갖는 반도체 소자 검사 장치 및 이를 이용한 반도체 소자 검사 방법
JP2014016196A (ja) * 2012-07-06 2014-01-30 Advantest Corp デジタル変調信号の試験装置および試験方法

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