JP2016095175A - 半導体集積回路の試験装置、試験システム、及び、試験方法 - Google Patents

Abstract

【課題】外部試験補助装置を用いて半導体集積回路を試験する試験装置において、デバイステスト信号を用いることなく、外部試験補助装置をテスト信号に同期して制御する。【解決手段】この試験装置は、第１のクロック信号を生成するクロック信号生成回路と、第１のクロック信号を分周して第２のクロック信号を生成するシーケンスコントローラーと、第２のクロック信号に同期してテスト信号を生成する試験回路と、第２のクロック信号に同期してパラレルの制御信号を生成し、外部試験補助装置に供給するパラレル制御回路と、外部試験補助装置との間でシリアルデータを送信又は受信するシリアルＩ／Ｆ回路と、第２のクロック信号の周波数よりも高い周波数を有し、第１のクロック信号に同期する第３のクロック信号を生成して、外部試験補助装置に供給する高速クロック信号生成回路と、テスターコントローラーとを備える。【選択図】図１

Description

本発明は、外部試験補助装置を用いて半導体集積回路を試験する試験装置に関する。さらに、本発明は、そのような試験装置と外部試験補助装置とを備える試験システム、及び、そのような試験システムにおいて用いられる試験方法等に関する。

従来より、ＬＳＩテスター等の半導体試験装置を用いてＬＳＩ等の半導体集積回路を試験する際に、半導体試験装置の機能を補完し、測定精度及びスループットを向上させるために、ＢＯＳＴ（Build-Out Self Test）装置（外部試験補助装置）が用いられている。従来技術においては、ＢＯＳＴ装置を用いる場合に、半導体試験装置のデバイステスト用の信号端子の一部が、ＢＯＳＴ装置の制御用に割り当てられていた。

しかしながら、デバイステスト用の信号を用いてＢＯＳＴ装置を制御すると、デバイステスト用に割り当てられる信号が少なくなって、試験対象デバイスが制限されたり、又は、同時に試験可能なデバイス数が制約されることがあった。また、デバイステスト用の信号の周波数よりも高い周波数を有する高速クロック信号でＢＯＳＴ装置を動作させることができなかった。

従って、ＢＯＳＴ装置を動作させるために高速クロック信号を必要とする場合には、半導体試験装置とは別個に高速クロック信号生成回路をＢＯＳＴ装置に設ける必要があり、半導体試験装置とＢＯＳＴ装置とを同期させて半導体集積回路の試験を行うことができなかった。

関連する技術として、特許文献１の図１には、半導体集積回路の試験装置において、ＢＯＳＴ装置２０に、テスター４０Ａ又は４０ＢのＣＰＵとの間で信号のやり取りを行うインターフェース２８を設け、このインターフェース２８を介してテスト用の制御信号及びテスト解析結果信号をやり取りし、テストと評価を行うことが開示されている。

しかしながら、特許文献１には、テスター４０Ａがインターフェース２８に接続される場合の具体的な信号伝送方式が開示されていない。また、テスター４０Ｂがインターフェース２８に接続される場合には、図４に示されている従来技術と同様に、ＢＯＳＴ装置２０とテスター４０Ｂとの間で信号をやり取りするためにテストヘッドのピンの一部が割り当てられる。

特許文献２の図１には、半導体集積回路の試験装置が、測定部５と解析部６とで構成されるＢＯＳＴボード１と、このＢＯＳＴボード１とは別ボードで構成され、ＢＯＳＴボード１と接続されてこのＢＯＳＴボード１を制御し、かつ汎用コンピューター装置２と通信を行う制御・通信カード３とを備えることが開示されている。

この構成により、テスターメーカーが提供する高額な試験装置は用いずに、低コスト化が図れる。しかしながら、特許文献２には、従来の試験装置の替りに用いられる制御・通信カード３が、半導体集積回路及びＢＯＳＴボード１の両方と並列的に信号のやり取りを行うことは開示されていない。

特許文献３には、アナログ処理とデジタル処理とを混載した半導体集積回路の試験装置が開示されている。この試験装置は、主試験装置と、主試験装置からの制御信号を受けて被試験半導体集積回路とアナログ信号を授受するインターフェースボードとを備える。インターフェースボードは、被試験半導体集積回路に試験用アナログ信号を出力するアナログ信号発生装置と、試験用アナログ信号をアナログ・デジタル変換し、第１デジタル信号として記憶する第１デジタル信号記憶装置と、試験用アナログ信号の供給を受けて被試験半導体集積回路から出力されたアナログ出力信号をアナログ・デジタル変換し、第２デジタル信号として記憶する第２デジタル信号記憶装置と、第１デジタル信号と第２デジタル信号とを比較演算して良否判定結果を得る演算装置とからなる。

特許文献３においては、試験装置が、被試験半導体集積回路及びインターフェースボードの両方と並列的に信号のやり取りを行う。しかしながら、デバイステスト用の信号を用いてＢＯＳＴ装置を制御すると、デバイステスト用に割り当てる信号が少なくなって、試験対象デバイスが制限されたり、又は、同時に試験可能なデバイス数が制約されることがある。

特開２００２−２３６１５０号公報（段落００３０、図１、図４） 特開２００５−９９４２号公報（要約書、図１） 特許第５２１２１９０号公報（段落０００９−００１１、図１）

そこで、上記の点に鑑み、本発明の第１の目的は、外部試験補助装置を用いて半導体集積回路を試験する試験装置において、デバイステスト用のテスト信号を用いることなく、外部試験補助装置をテスト信号に同期して制御できるようにすることである。また、本発明の第２の目的は、外部試験補助装置をテスト信号に同期してテスト信号よりも高速に動作させることである。さらに、本発明の第３の目的は、そのような試験装置と外部試験補助装置とを備える試験システム、及び、そのような試験システムにおいて用いられる試験方法等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の１つの観点に係る試験装置は、外部試験補助装置を用いて半導体集積回路を試験する試験装置であって、第１のクロック信号を生成するクロック信号生成回路と、第１のクロック信号を分周して第２のクロック信号を生成するシーケンスコントローラーと、第２のクロック信号に同期してテスト信号を生成し、テスト信号を半導体集積回路に供給する試験回路と、第２のクロック信号に同期してパラレルの制御信号を生成し、パラレルの制御信号を外部試験補助装置に供給するパラレル制御回路と、外部試験補助装置との間でシリアルデータを送信又は受信するシリアルインターフェース回路と、第２のクロック信号の周波数よりも高い周波数を有し、第１のクロック信号に同期する第３のクロック信号を生成して、第３のクロック信号を外部試験補助装置に供給する高速クロック信号生成回路と、少なくともパラレル制御回路、シリアルインターフェース回路、及び、高速クロック信号生成回路を制御するテスターコントローラーとを備える。

本発明の本発明の１つの観点に係る試験装置によれば、試験装置が、デバイステスト用のテスト信号を用いることなく、テスト信号に同期するパラレルの制御信号を用いて外部試験補助装置を制御することができると共に、外部試験補助装置との間でシリアルデータを送信又は受信することができる。また、試験装置が、デバイステスト用のテスト信号よりも高速な第３のクロック信号を用いて、外部試験補助装置をテスト信号に同期して高速動作させることができる。

ここで、パラレル制御回路が、制御データを格納する制御メモリーと、制御メモリーから制御データを読み出すことにより、テスト信号に同期するパラレルの制御信号を生成する波形生成部とを含むようにしても良い。その場合には、予め設定された制御データに基づいて、テスト信号に同期するパラレルの制御信号を生成することができる。

また、高速クロック信号生成回路が、テスターコントローラーから供給されるテストスタート信号が活性化されているときに、第１のクロック信号に同期してシーケンスコントローラースタート信号を生成する同期回路を含み、シーケンスコントローラーが、シーケンスコントローラースタート信号に応答して第１のクロック信号の分周を開始することにより、第２のクロック信号を生成するようにしても良い。その場合には、テストスタート信号の活性化のタイミングが第１のクロック信号に同期していなくても、第２のクロック信号の生成開始のタイミングを第１のクロック信号に同期させることができる。

本発明の第１の観点に係る試験システムは、本発明のいずれかの観点に係る試験装置と、外部試験補助装置とを備える試験システムであって、外部試験補助装置が、シリアルインターフェース回路から受信されるシリアルデータを格納するメモリーと、メモリーに格納されているデータをアナログ信号に変換するＤ／Ａコンバーターと、得られたアナログ信号を半導体集積回路に供給するアナログ回路とを含む。本発明の第１の観点に係る試験システムによれば、試験装置にアナログ回路が含まれていなくても、半導体集積回路にアナログ信号を供給して試験を行うことができる。

本発明の第２の観点に係る試験システムは、本発明のいずれかの観点に係る試験装置と、外部試験補助装置とを備える試験システムであって、外部試験補助装置が、半導体集積回路から出力されるアナログ信号を入力するアナログ回路と、第３のクロック信号に同期して、アナログ回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバーターと、第３のクロック信号に同期してデジタル信号を格納するメモリーと、第３のクロック信号に同期してメモリーからデジタル信号を読み出して演算を行い、演算結果をシリアルデータとしてシリアルインターフェース回路に送信する演算部とを含む。本発明の第２の観点に係る試験システムによれば、試験装置にアナログ回路が含まれていなくても、半導体集積回路から出力されるアナログ信号を処理して試験を行うことができる。

本発明の１つの観点に係る試験方法は、外部試験補助装置を用いて半導体集積回路を試験する試験方法であって、クロック信号生成回路が、第１のクロック信号を生成するステップ（ａ）と、シーケンスコントローラーが、第１のクロック信号を分周して第２のクロック信号を生成するステップ（ｂ）と、高速クロック信号生成回路が、第２のクロック信号の周波数よりも高い周波数を有し、第１のクロック信号に同期する第３のクロック信号を生成して、第３のクロック信号を外部試験補助装置に供給するステップ（ｃ）と、試験回路が、第２のクロック信号に同期してテスト信号を生成し、テスト信号を半導体集積回路に供給するステップ（ｄ）と、パラレル制御回路が、第２のクロック信号に同期してパラレルの制御信号を生成し、パラレルの制御信号を外部試験補助装置に供給するステップ（ｅ）と、シリアルインターフェース回路が、外部試験補助装置との間でシリアルデータを送信又は受信するステップ（ｆ）とを備える。

本発明の１つの観点に係る試験方法によれば、デバイステスト用のテスト信号を用いることなく、テスト信号に同期するパラレルの制御信号を用いて外部試験補助装置を制御することができると共に、外部試験補助装置との間でシリアルデータを送信又は受信することができる。また、デバイステスト用のテスト信号よりも高速な第３のクロック信号を用いて、外部試験補助装置をテスト信号に同期して高速動作させることができる。

ここで、外部試験補助装置が、パラレル制御回路から供給されるパラレルの制御信号、又は、シリアルインターフェース回路から受信されるシリアルデータに基づいて、半導体集積回路の設定又は制御を行うステップ（ｇ）をさらに設けても良い。その場合には、外部試験補助装置が、テスト信号に同期するパラレルの制御信号、又は、テスト信号と非同期なシリアルデータに基づいて、半導体集積回路の設定又は制御を行うことができる。

また、外部試験補助装置が、半導体集積回路から出力される信号に基づいて得られるデータをシリアルデータとしてシリアルインターフェース回路に送信するステップ（ｈ）をさらに設けても良い。その場合には、外部試験補助装置が、テスト信号と非同期なシリアルデータとして試験結果データを出力することも可能となる。

本発明の一実施形態に係る試験システムの構成例を示すブロック図。 試験装置とＢＯＳＴ装置とを同期させる動作を説明するためのブロック図。 試験装置とＢＯＳＴ装置とを同期させる動作を説明するためのタイミング図。 本発明の一実施形態におけるＢＯＳＴ装置の一部の構成例を示すブロック図。 本発明の一実施形態に係る試験方法を示すフローチャート。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る試験システムの構成例を示すブロック図である。図１に示すように、この試験システムは、試験装置１００と、ＢＯＳＴ装置（外部試験補助装置）２００とを備えており、試験装置１００は、ＢＯＳＴ装置２００を用いて半導体集積回路ＤＵＴ（被試験デバイス）を試験する。

試験装置１００は、クロック信号生成回路１０と、シーケンスコントローラー２０と、試験回路３０と、パラレル制御回路４０と、シリアルＩ／Ｆ（インターフェース）回路５０と、高速クロック信号生成回路６０と、テスターコントローラー７０とを含んでいる。

クロック信号生成回路１０は、所定の周波数を有する第１のクロック信号ＣＫ１を生成する。シーケンスコントローラー２０は、第１のクロック信号ＣＫ１を分周して第２のクロック信号（シーケンス制御クロック信号）ＣＫ２を生成する。

試験回路３０は、第２のクロック信号ＣＫ２に同期してＤＵＴテスト信号を生成し、ＤＵＴテスト信号を半導体集積回路ＤＵＴに供給して半導体集積回路ＤＵＴの設定又は制御を行う。また、試験回路３０は、半導体集積回路ＤＵＴから出力されるＤＵＴ出力信号を受信して得られるＤＵＴ出力データをファイルデータメモリー３５に格納する。

パラレル制御回路４０は、第２のクロック信号ＣＫ２に同期してパラレルの制御信号を生成し、パラレルの制御信号をＢＯＳＴ装置２００に供給する。シリアルＩ／Ｆ回路５０は、ＢＯＳＴ装置２００との間でシリアルデータを送信又は受信する。

高速クロック信号生成回路６０は、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期する第３のクロック信号（高速クロック信号）ＣＫ３を生成して、第３のクロック信号ＣＫ３をＢＯＳＴ装置２００に供給する。また、試験装置１００は、ＢＯＳＴ装置２００に電源電圧を供給する。

テスターコントローラー７０は、例えば、ＣＰＵ（中央演算装置）と、幾つかのメモリーと、入出力部とを含むＭＣＵ（マイクロコントローラー）等で構成される。テスターコントローラー７０は、シーケンスコントローラー２０、試験回路３０、パラレル制御回路４０、シリアルＩ／Ｆ回路５０、及び、高速クロック信号生成回路６０を制御する。

以上の構成により、試験装置１００は、デバイステスト用のＤＵＴテスト信号を用いることなく、ＤＵＴテスト信号に同期するパラレルの制御信号を用いてＢＯＳＴ装置２００を制御することができると共に、ＢＯＳＴ装置２００との間でシリアルデータを送信又は受信することができる。また、試験装置１００は、デバイステスト用のＤＵＴテスト信号よりも高速な第３のクロック信号ＣＫ３を用いて、ＢＯＳＴ装置２００をＤＵＴテスト信号に同期して高速動作させることができる。

具体的な回路例として、試験回路３０は、パターンメモリー３１と、タイミングジェネレーター３２と、波形フォーマッター（波形生成部）３３と、ピンエレクトロニクス３４と、ファイルデータメモリー３５とを含んでも良い。

パターンメモリー３１は、出力データ、タイミングデータ、波形データ、及び、期待値データを格納している。タイミングジェネレーター３２は、第１のクロック信号ＣＫ１が供給されて動作し、第２のクロック信号ＣＫ２に同期して、ＤＵＴテスト信号を生成するために必要なタイミングを発生する。

波形フォーマッター３３は、パターンメモリー３１に格納されている出力データ、タイミングデータ、及び、波形データに基づいて、タイミングジェネレーター３２が発生するタイミングに従って所定数のＤＵＴテスト信号（例えば、テストパターン信号）を生成する。

ピンエレクトロニクス３４は、ドライバー、コンパレーター、及び、ＰＭＵ（Programmable Measurement Unit：プログラマブル測定部）に加えて、半導体集積回路ＤＵＴとの間で信号をやり取りするための複数の接続ピン（電源端子及び信号端子）を備えている。それらの接続ピンの少なくとも一部は、半導体集積回路ＤＵＴを試験する際に、半導体集積回路ＤＵＴの対応する端子に電気的に接続される。それにより、ピンエレクトロニクス３４は、半導体集積回路ＤＵＴに対して、電源電圧を供給すると共に、ドライバーによってＤＵＴテスト信号を供給することができる。

一方、ピンエレクトロニクス３４は、半導体集積回路ＤＵＴから出力される所定数のＤＵＴ出力信号を受信し、コンパレーターによってＤＵＴ出力信号のレベルを判定することにより、ＤＵＴ出力データを得ることができる。ＤＵＴ出力データは、ファイルデータメモリー３５に格納される。ＰＭＵは、ファイルデータメモリー３５に格納されたＤＵＴ出力データをパターンメモリー３１に格納されている期待値データと比較することにより、試験された半導体集積回路ＤＵＴが良品であるか不良品であるかを判定するようにしても良い。

パラレル制御回路４０は、ＢＯＳＴ制御メモリー４１と、ＢＯＳＴ制御タイミングジェネレーター４２と、ＢＯＳＴ波形フォーマッター（波形生成部）４３と、ＢＯＳＴドライバー４４とを含んでも良い。

ＢＯＳＴ制御メモリー４１は、例えば、ＲＡＭ、ＲＯＭ、又は、ＥＥＰＲＯＭ等で構成され、制御データを格納している。ＢＯＳＴ制御タイミングジェネレーター４２は、第２のクロック信号ＣＫ２に同期して、パラレルの制御信号を生成するために必要なタイミングを発生する。

ＢＯＳＴ波形フォーマッター４３は、例えば、各種の倫理回路で構成され、ＢＯＳＴ制御タイミングジェネレーター４２が発生するタイミングに従ってＢＯＳＴ制御メモリー４１から制御データを読み出すことにより、パラレルの制御信号を生成する。これにより、予め設定された制御データに基づいて、ＤＵＴテスト信号に同期するパラレルの制御信号を生成することができる。ＢＯＳＴドライバー４４は、ＢＯＳＴ波形フォーマッター４３によって生成されるパラレルの制御信号をＢＯＳＴ装置２００に供給する。

ＢＯＳＴ装置２００は、パラレルの制御信号に従って所定数のＤＵＴテスト信号を生成し、ＤＵＴテスト信号を半導体集積回路ＤＵＴに供給して半導体集積回路ＤＵＴの設定又は制御を行うことができる。また、ＢＯＳＴ装置２００は、半導体集積回路ＤＵＴから出力される所定数のＤＵＴ出力信号を受信し、ＤＵＴ出力信号に基づいて試験結果データを得ることができる。

ＢＯＳＴ装置２００を制御するためのパラレル制御回路４０は、試験機能を必要としないので、半導体集積回路ＤＵＴを試験するための試験回路３０よりも簡素な回路構成で実現できる。従って、ＢＯＳＴ装置２００を制御するためにＤＵＴテスト信号を使用する場合と比較して、本実施形態に係る試験システムは、コスト及び基板面積の点で優位性を有している。

シリアルＩ／Ｆ回路５０は、ＢＯＳＴ装置２００にシリアルデータを送信する送信回路と、ＢＯＳＴ装置２００から送信されるシリアルデータを受信する受信回路とを含んでも良い。

高速クロック信号生成回路６０は、同期回路６１を含んでも良い。同期回路６１は、テスターコントローラー７０から供給されるテストスタート信号Ｓ１が活性化されているときに、第１のクロック信号ＣＫ１に同期してシーケンスコントローラースタート信号Ｓ２を生成する。

シーケンスコントローラー２０は、シーケンスコントローラースタート信号Ｓ２に応答して第１のクロック信号ＣＫ１の分周を開始することにより、第２のクロック信号ＣＫ２を生成する。これにより、テストスタート信号Ｓ１の活性化のタイミングが第１のクロック信号ＣＫ１に同期していなくても、第２のクロック信号ＣＫ２の生成開始のタイミングを第１のクロック信号ＣＫ１に同期させることができる。

図２は、試験装置とＢＯＳＴ装置とを同期させる動作を説明するためのブロック図である。また、図３は、試験装置とＢＯＳＴ装置とを同期させる動作を説明するためのタイミングチャートである。

図２に示すように、クロック信号生成回路１０は、水晶振動子等を用いて発振を行う発振器１１と、発振器１１の出力信号に基づいて第１のクロック信号ＣＫ１及び分周クロック信号ＣＫ１ａを発生するプログラマブルクロック信号発生器１２とを含んでいる。例えば、図３に示すように、分周クロック信号ＣＫ１ａは、第１のクロック信号ＣＫ１を２分周したものであり、第１のクロック信号ＣＫ１に同期している。

テスターコントローラー７０から供給されるテストスタート信号Ｓ１は、クロック信号生成回路１０が生成する第１のクロック信号ＣＫ１及び分周クロック信号ＣＫ１ａに同期していない。そこで、高速クロック信号生成回路６０の同期回路６１は、分周クロック信号ＣＫ１ａの立ち上がりエッジにおいてテストスタート信号Ｓ１をラッチし、分周クロック信号ＣＫ１ａの次の立ち上がりエッジにおいてラッチを解除することにより、図３に示す内部ラッチ信号を生成する。

さらに、同期回路６１は、第１のクロック信号ＣＫ１の立ち上がりエッジにおいて内部ラッチ信号をラッチし、第１のクロック信号ＣＫ１の次の立ち上がりエッジにおいてラッチを解除することにより、第１のクロック信号ＣＫ１の１周期の期間において活性化されるシーケンスコントローラースタート信号Ｓ２を生成する。そのために、同期回路６１は、フリップフロップ等で構成される複数のラッチ回路を含んでいる。

シーケンスコントローラー２０は、分周回路を含んでおり、シーケンスコントローラースタート信号Ｓ２の活性化が終了するタイミングで、第１のクロック信号ＣＫ１の分周を開始して、第２のクロック信号ＣＫ２を生成する。第２のクロック信号ＣＫ２の周波数は、第１のクロック信号ＣＫ１で動作するシーケンスコントローラー２０のステートマシンの動作周期によって定められる。即ち、ステートマシンの動作周期に対応する状態遷移数で第１のクロック信号ＣＫ１を分周することにより、第２のクロック信号ＣＫ２が生成される。

例えば、第１のクロック信号ＣＫ１の周波数が１００ＭＨｚで、ステートマシンの動作周期に対応する状態遷移数が「８」であれば、第２のクロック信号ＣＫ２の周波数は１２．５ＭＨｚとなる。一般に、第２のクロック信号ＣＫ２の周波数は、分周クロック信号ＣＫ１ａの周波数よりも低く設定される。

試験回路３０（図１）のタイミングジェネレーター３２は第２のクロック信号ＣＫ２に同期して動作するので、試験回路３０によって生成されるＤＵＴテスト信号の最高周波数は、第２のクロック信号ＣＫ２の周波数と等しくなる。また、パラレル制御回路４０（図１）のＢＯＳＴ制御タイミングジェネレーター４２も第２のクロック信号ＣＫ２に同期して動作するので、パラレル制御回路４０によって生成されるパラレル制御信号の最高周波数も、第２のクロック信号ＣＫ２の周波数と等しくなる。

ＢＯＳＴ制御タイミングジェネレーター４２は、第２のクロック信号ＣＫ２に同期して、高速クロックイネーブル信号Ｓ３を設定期間において活性化する。高速クロックイネーブル信号Ｓ３が活性化されている期間において、高速クロック信号生成回路６０が、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期する第３のクロック信号ＣＫ３を生成して、第３のクロック信号ＣＫ３をＢＯＳＴ装置２００に供給する。

高速クロック信号生成回路６０は、高速クロックイネーブル信号Ｓ３が活性化されている期間において第１のクロック信号ＣＫ１を分周して第３のクロック信号ＣＫ３を生成する分周回路６２を含んでも良い。例えば、図３に示すように、第３のクロック信号ＣＫ３は、第１のクロック信号ＣＫ１を２分周したものであり、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期している。

このように、ＤＵＴテスト信号及びパラレル制御信号は第２のクロック信号ＣＫ２に同期しており、第３のクロック信号ＣＫ３は第１のクロック信号ＣＫ１に同期している。ここで、第２のクロック信号ＣＫ２は第１のクロック信号ＣＫ１に同期しているので、ＤＵＴテスト信号及びパラレル制御信号と第３のクロック信号ＣＫ３との間の同期化（位相合わせ）を行うことができる。

次に、本発明の一実施形態に係る試験システムにおいて用いられるＢＯＳＴ装置について説明する。
図４は、本発明の一実施形態に係る試験システムにおいて用いられるＢＯＳＴ装置の一部の構成例を示すブロック図である。図４においては、半導体集積回路ＤＵＴにアナログ信号を供給するアナログ信号供給系統８１〜８３と、高速クロック信号入力回路９０と、半導体集積回路ＤＵＴから出力されるアナログ信号を処理するアナログ信号処理系統９１〜９４とが示されている。

また、ＢＯＳＴ装置２００は、半導体集積回路ＤＵＴとの間で信号をやり取りするための複数の接続ピン（信号端子）を備えている。それらの接続ピンの少なくとも一部は、半導体集積回路ＤＵＴを試験する際に、半導体集積回路ＤＵＴの対応する端子に電気的に接続される。それにより、ＢＯＳＴ装置２００は、半導体集積回路ＤＵＴにＤＵＴテスト信号を供給すると共に、半導体集積回路ＤＵＴから出力されるＤＵＴ出力信号を受信することができる。

半導体集積回路ＤＵＴを試験する際には、試験装置の試験回路３０（図１）が、ＤＵＴテスト信号を半導体集積回路ＤＵＴに供給して半導体集積回路ＤＵＴの設定又は制御を行うようにしても良い。また、試験装置のパラレル制御回路４０（図１）が、パラレルの制御信号をＢＯＳＴ装置２００に供給してＢＯＳＴ装置２００の設定又は制御を行うようにしても良い。

ＢＯＳＴ装置２００は、アナログ信号供給系統において、メモリー８１と、ＤＡＣ（Ｄ／Ａコンバーター）８２と、アナログ回路８３とを含んでいる。メモリー８１は、例えば、ＲＡＭ等で構成され、試験装置のシリアルＩ／Ｆ回路５０（図１）から受信されるシリアルデータを格納する。ＤＡＣ８２は、メモリー８１に格納されているデータをアナログ信号に変換する。

アナログ回路８３は、例えば、所定のゲインを有するオペアンプ又はボルテージフォロアー等で構成され、ＤＡＣ８２から出力されるアナログ信号を必要に応じて増幅等して、得られたアナログ信号Ａ１を半導体集積回路ＤＵＴに供給する。これにより、試験装置１００（図１）にアナログ回路が含まれていなくても、半導体集積回路ＤＵＴにアナログ信号を供給して試験を行うことができる。また、半導体集積回路ＤＵＴにアナログ信号を供給するアナログ信号伝送経路を短くして、信号劣化を抑えることができる。

例えば、半導体集積回路ＤＵＴは、ＡＤＣ（Ａ／Ｄコンバーター）を含んでおり、ＢＯＳＴ装置２００から供給されるアナログ信号Ａ１をデジタル信号に変換し、ＤＵＴ出力信号として出力する。試験装置の試験回路３０（図１）は、半導体集積回路ＤＵＴから出力されるＤＵＴ出力信号を受信して得られるＤＵＴ出力データをファイルデータメモリー３５に格納する。

また、ＢＯＳＴ装置２００は、アナログ信号処理系統において、アナログ回路９１と、ＡＤＣ（Ａ／Ｄコンバーター）９２と、メモリー９３と、演算部９４とを含んでいる。図４においては、メモリー９３として、ＦＩＦＯ（First In First Out）方式のメモリーが示されている。

高速クロック信号入力回路９０は、試験装置の高速クロック信号生成回路６０（図１）によって生成される第３のクロック信号ＣＫ３を入力し、ＡＤＣ９２、メモリー９３、及び、演算部９４に、第３のクロック信号ＣＫ３を供給する。

アナログ回路９１は、半導体集積回路ＤＵＴから出力されるアナログ信号Ａ２を入力し、必要に応じて増幅又はフィルター処理等を行うアナログフロントエンドである。ＡＤＣ９２は、第３のクロック信号ＣＫ３に同期して、アナログ回路９１から出力されるアナログ信号をデジタル信号に変換する。メモリー９３は、例えば、ＲＡＭ等で構成され、第３のクロック信号ＣＫ３に同期して、ＡＤＣ９２から出力されるデジタル信号を格納する。

演算部９４は、例えば、各種の論理回路で構成され、第３のクロック信号ＣＫ３に同期してメモリー９３からデジタル信号を読み出して演算を行い、演算結果を表す試験結果データをシリアルデータとして試験装置のシリアルＩ／Ｆ回路５０（図１）に送信する。これにより、試験装置１００（図１）にアナログ回路が含まれていなくても、半導体集積回路ＤＵＴから出力されるアナログ信号を処理して試験を行うことができる。また、半導体集積回路ＤＵＴからアナログ信号を入力するアナログ信号伝送経路を短くして、信号劣化を抑えることができる。

例えば、半導体集積回路ＤＵＴは、ＤＡＣ（Ｄ／Ａコンバーター）を含んでおり、試験装置の試験回路３０（図１）から供給されるＤＵＴテスト信号をアナログ信号Ａ２に変換して出力する。従って、アナログ信号Ａ２は、ＤＵＴテスト信号に同期して出力される。ＤＵＴテスト信号と第３のクロック信号ＣＫ３とは同期化されているので、ＢＯＳＴ装置２００は、第３のクロック信号ＣＫ３に同期してアナログ信号をデジタイズすることにより、アナログ信号をコヒーレント信号処理することができる。その結果、短時間で高精度の試験が可能となる。

コヒーレント信号処理の具体例として、ＢＯＳＴ装置２００は、周期性を有するアナログ信号を２^Ｎ個（Ｎは自然数）のデジタル信号に正確にサンプリングすることによって、ＦＦＴ（高速フーリエ変換）演算を高速に精度良く行うことができる。あるいは、ＢＯＳＴ装置２００は、アナログ信号の過渡特性（立ち上がりや立ち下がり）を、短時間（少ないメモリー容量）で正確にデジタイズすることができる。

次に、本発明の一実施形態に係る試験方法について、図１及び図５を参照しながら説明する。図５は、本発明の一実施形態に係る試験方法を示すフローチャートである。
図５に示すステップＳ１〜Ｓ６は、図１に示す試験装置１００において実行される。ステップＳ１において、クロック信号生成回路１０が、第１のクロック信号ＣＫ１を生成する。

ステップＳ２において、シーケンスコントローラー２０が、第１のクロック信号ＣＫ１を分周して第２のクロック信号ＣＫ２を生成する。ステップＳ３において、高速クロック信号生成回路６０が、第２のクロック信号ＣＫ２の周波数よりも高い周波数を有し、第１のクロック信号ＣＫ１に同期する第３のクロック信号ＣＫ３を生成して、第３のクロック信号ＣＫ３をＢＯＳＴ装置２００に供給する。

ステップＳ４において、試験回路３０が、第２のクロック信号ＣＫ２に同期してＤＵＴテスト信号を生成し、ＤＵＴテスト信号を半導体集積回路ＤＵＴに供給する。ステップＳ５において、パラレル制御回路４０が、第２のクロック信号ＣＫ２に同期してパラレルの制御信号を生成し、パラレルの制御信号をＢＯＳＴ装置２００に供給する。ステップＳ６において、シリアルＩ／Ｆ回路５０が、ＢＯＳＴ装置２００との間でシリアルデータを送信又は受信する。

これにより、デバイステスト用のＤＵＴテスト信号を用いることなく、ＤＵＴテスト信号に同期するパラレルの制御信号を用いてＢＯＳＴ装置２００を制御することができると共に、ＢＯＳＴ装置２００との間でシリアルデータを送信又は受信することができる。また、デバイステスト用のＤＵＴテスト信号よりも高速な第３のクロック信号ＣＫ３を用いて、ＢＯＳＴ装置２００をＤＵＴテスト信号に同期して高速動作させることができる。

さらに、ステップＳ７において、ＢＯＳＴ装置２００が、パラレル制御回路４０から供給されるパラレルの制御信号、又は、シリアルＩ／Ｆ回路５０から受信されるシリアルデータに基づいて、半導体集積回路ＤＵＴの設定又は制御を行うようにしても良い。その場合には、ＢＯＳＴ装置２００が、ＤＵＴテスト信号に同期するパラレルの制御信号、又は、ＤＵＴテスト信号と非同期なシリアルデータに基づいて、半導体集積回路ＤＵＴの設定又は制御を行うことができる。

また、ステップＳ８において、ＢＯＳＴ装置２００が、半導体集積回路ＤＵＴから出力される信号に基づいて得られる試験結果データをシリアルデータとしてシリアルＩ／Ｆ回路５０に送信するようにしても良い。その場合には、ＢＯＳＴ装置２００が、ＤＵＴテスト信号と非同期なシリアルデータとして試験結果データを出力することも可能となる。

本発明は、以上説明した実施形態に限定されるものではく、例えば、図５において、ステップＳ２〜Ｓ８の順序を適宜入れ替えても良いし、複数のステップを同時に実行しても良い。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１００…試験装置、１０…クロック信号生成回路、１１…発振器、１２…プログラマブルクロック信号発生器、２０…シーケンスコントローラー、３０…試験回路、３１…パターンメモリー、３２…タイミングジェネレーター、３３…波形フォーマッター、３４…ピンエレクトロニクス、３５…ファイルデータメモリー、４０…パラレル制御回路、４１…ＢＯＳＴ制御メモリー、４２…ＢＯＳＴ制御タイミングジェネレーター、４３…ＢＯＳＴ波形フォーマッター、４４…ＢＯＳＴドライバー、５０…シリアルＩ／Ｆ回路、６０…高速クロック信号生成回路、６１…同期回路、６２…分周回路、７０…テスターコントローラー、２００…ＢＯＳＴ装置、８１…メモリー、８２…ＤＡＣ、８３…アナログ回路、９０…高速クロック信号入力回路、９１…アナログ回路、９２…ＡＤＣ、９３…メモリー、９４…演算部

Claims (8)

1. 外部試験補助装置を用いて半導体集積回路を試験する試験装置であって、
   第１のクロック信号を生成するクロック信号生成回路と、
   前記第１のクロック信号を分周して第２のクロック信号を生成するシーケンスコントローラーと、
   前記第２のクロック信号に同期してテスト信号を生成し、前記テスト信号を前記半導体集積回路に供給する試験回路と、
   前記第２のクロック信号に同期してパラレルの制御信号を生成し、前記パラレルの制御信号を前記外部試験補助装置に供給するパラレル制御回路と、
   前記外部試験補助装置との間でシリアルデータを送信又は受信するシリアルインターフェース回路と、
   前記第２のクロック信号の周波数よりも高い周波数を有し、前記第１のクロック信号に同期する第３のクロック信号を生成して、前記第３のクロック信号を前記外部試験補助装置に供給する高速クロック信号生成回路と、
   少なくとも前記パラレル制御回路、前記シリアルインターフェース回路、及び、前記高速クロック信号生成回路を制御するテスターコントローラーと、
   を備える試験装置。
2. 前記パラレル制御回路が、制御データを格納する制御メモリーと、前記制御メモリーから制御データを読み出すことにより、前記テスト信号に同期する前記パラレルの制御信号を生成する波形生成部とを含む、請求項１記載の試験装置。
3. 前記高速クロック信号生成回路が、前記テスターコントローラーから供給されるテストスタート信号が活性化されているときに、前記第１のクロック信号に同期してシーケンスコントローラースタート信号を生成する同期回路を含み、
   前記シーケンスコントローラーが、前記シーケンスコントローラースタート信号に応答して前記第１のクロック信号の分周を開始することにより、前記第２のクロック信号を生成する、
   請求項１又は２記載の試験装置。
4. 請求項１〜３のいずれか１項記載の試験装置と、外部試験補助装置とを備える試験システムであって、
   前記外部試験補助装置が、
   前記シリアルインターフェース回路から受信されるシリアルデータを格納するメモリーと、
   前記メモリーに格納されているデータをアナログ信号に変換するＤ／Ａコンバーターと、
   得られたアナログ信号を前記半導体集積回路に供給するアナログ回路と、
   を含む、試験システム。
5. 請求項１〜３のいずれか１項記載の試験装置と、外部試験補助装置とを備える試験システムであって、
   前記外部試験補助装置が、
   前記半導体集積回路から出力されるアナログ信号を入力するアナログ回路と、
   前記第３のクロック信号に同期して、前記アナログ回路から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄコンバーターと、
   前記第３のクロック信号に同期して前記デジタル信号を格納するメモリーと、
   前記第３のクロック信号に同期して前記メモリーから前記デジタル信号を読み出して演算を行い、演算結果をシリアルデータとして前記シリアルインターフェース回路に送信する演算部と、
   を含む、試験システム。
6. 外部試験補助装置を用いて半導体集積回路を試験する試験方法であって、
   クロック信号生成回路が、第１のクロック信号を生成するステップ（ａ）と、
   シーケンスコントローラーが、前記第１のクロック信号を分周して第２のクロック信号を生成するステップ（ｂ）と、
   高速クロック信号生成回路が、前記第２のクロック信号の周波数よりも高い周波数を有し、前記第１のクロック信号に同期する第３のクロック信号を生成して、前記第３のクロック信号を前記外部試験補助装置に供給するステップ（ｃ）と、
   試験回路が、前記第２のクロック信号に同期してテスト信号を生成し、前記テスト信号を前記半導体集積回路に供給するステップ（ｄ）と、
   パラレル制御回路が、前記第２のクロック信号に同期してパラレルの制御信号を生成し、前記パラレルの制御信号を前記外部試験補助装置に供給するステップ（ｅ）と、
   シリアルインターフェース回路が、前記外部試験補助装置との間でシリアルデータを送信又は受信するステップ（ｆ）と、
   を備える試験方法。
7. 前記外部試験補助装置が、前記パラレル制御回路から供給されるパラレルの制御信号、又は、前記シリアルインターフェース回路から受信されるシリアルデータに基づいて、前記半導体集積回路の設定又は制御を行うステップ（ｇ）をさらに備える、請求項６記載の試験方法。
8. 前記外部試験補助装置が、前記半導体集積回路から出力される信号に基づいて得られるデータをシリアルデータとして前記シリアルインターフェース回路に送信するステップ（ｈ）をさらに備える、請求項６又は７記載の試験方法。

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