JP2003043109A - 半導体集積回路装置及びその試験装置 - Google Patents

半導体集積回路装置及びその試験装置

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JP2003043109A JP2001229629A JP2001229629A JP2003043109A JP 2003043109 A JP2003043109 A JP 2003043109A JP 2001229629 A JP2001229629 A JP 2001229629A JP 2001229629 A JP2001229629 A JP 2001229629A JP 2003043109 A JP2003043109 A JP 2003043109A
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clock
circuit device
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英晴 尾崎
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Abstract

(57)【要約】 【課題】 スキャンパス用のテスト回路を利用したディ
レイテストを安価に実施することが可能な半導体集積回
路装置及びその試験装置を提供する。 【解決手段】 被試験対象の半導体集積回路装置が着脱
可能に搭載されるテストボードと、ディレイテスト用の
テストクロックから、テストクロックの周期と等しいパ
ルス間隔の２つのパルスを生成し、スキャンパステスト
回路に供給する２パルス発生器とを有する構成とする。
また、テストクロックの周波数を所定数倍し、２パルス
発生器に供給するＰＬＬ回路をさらに有する構成とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその試験装置に関し、特にスキャンパステスト回
路を利用したディレイテストに好適な半導体集積回路装
置及びその試験装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置（以下、ＬＳ
Ｉと称す）は、大規模化、高密度化に伴って、何らかの
試験容易化設計を施さないチップの試験や故障診断が不
可能になってきている。試験容易化の手法としては、例
えば、回路内の各フリップフロップを鎖状に連結してシ
フトレジスタとしても動作するように設計しておき、試
験時にこのシフト機能を利用して外部から各フリップフ
ロップの値を任意に制御・観測できようにするスキャン
パス法が知られている。
【０００３】スキャンパス法を用いてＬＳＩを試験する
ためには、ＬＳＩ内に通常動作時及び試験時にそれぞれ
用いられるフリップフロップである複数のスキャン用フ
リップフロップを設け、それらの試験用の入出力端子を
直列に接続（縦続接続）することで上述したシフトレジ
スタを形成する。
【０００４】スキャン用フリップフロップは、通常のフ
リップフロップとして動作する通常動作機能の他に、試
験用のパターン信号であるスキャンイン信号ＳＩＮをデ
ータ入力とし、試験用のクロックであるスキャンクロッ
クＳＣによりフリップフロップとして動作するスキャン
動作機能を備えた回路である。
【０００５】通常、スキャンパス法は、複数の縦続接続
されたスキャン用フリップフロップからなるスキャンパ
ステスト回路に上述した試験用のパターン信号であるス
キャンイン信号ＳＩＮを入力し、各スキャン用フリップ
フロップを目的の値に設定した後、通常に動作させ、通
常動作後の各スキャン用フリップフロップの出力値（ス
キャンアウト信号ＳＯＵＴ）を観測することでＬＳＩの
論理動作が正常であるか否かを確認する。
【０００６】一方、近年のＬＳＩは、上記大規模化、高
密度化だけでなく、高速化も進んでいるため、論理が正
常であるか否かを確認するだけでなく、製品仕様として
規定されたクロック周波数でも正常に動作するか否かを
確認する必要がある。
【０００７】そこで、従来のＬＳＩの試験方法では、図
８（ａ）に示すように、上記スキャンパス法と同様にス
キャン用フリップフロップ（スキャン用Ｆ／Ｆ）を鎖状
に連結し、図８（ｂ）に示すように、所定のパス（Ｐａ
ｔｈ）に対して、製品仕様により規定されたクロック
（例えば、１００ＭＨｚ以上）の周期に相当するパルス
間隔（図８の“ｓｐｅｃ”）を有する２つのパルスを試
験装置からクロック（図８のｃｌｏｃｋ Ａ、ｃｌｏｃ
ｋ Ｂ ）として入力する。そして、任意の２つのスキ
ャン用フリップフロップの出力値をそれぞれ観測し、論
理回路等の素子の遅延（Ｄｅｌａｙ）による誤動作が起
きるか否かを確認するディレイテストが実施されてい
る。
【０００８】
【発明が解決しようとする課題】上述したように従来の
ＬＳＩの試験方法では、ディレイテスト用の２つのパル
スをＬＳＩテスターで発生し、そのパルスを直接ＬＳＩ
内のスキャンパステスト回路に供給している。
【０００９】このような場合、ディレイテスト可能な周
波数が、ＬＳＩテスターが有する、２つのパルスを出力
するためのドライバ回路の性能に依存するため、高価な
ＬＳＩテスターでなければ高速動作するＬＳＩのディレ
イテストができないという問題がある。特に、近年のＬ
ＳＩは内部動作クロックが数百ＭＨｚにも達するため、
このようなＬＳＩのディレイテストを実施するためには
非常に高価なＬＳＩテスターが必要になる。
【００１０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、スキャ
ンパス用のテスト回路を利用したディレイテストを安価
に実施することが可能な半導体集積回路装置及びその試
験装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路装置は、スキャンパス法により
試験を行うためのスキャンパステスト回路を備え、該ス
キャンパステスト回路を利用してディレイテストが実施
される半導体集積回路装置であって、外部から入力され
る前記ディレイテスト用のテストクロックから、該テス
トクロックの周期と等しいパルス間隔の２つのパルスを
生成し、前記スキャンパステスト回路に供給する２パル
ス発生器を備えた構成である。
【００１２】このとき、前記テストクロックの周波数を
所定数倍し、前記２パルス発生器に供給するＰＬＬ回路
を有していてもよく、前記２パルス発生器は、前記テス
トクロックから２つのパルスを取り出すためのゲート信
号を生成するゲート信号生成回路と、前記ゲート信号に
したがって前記テストクロックのうちの２つのパルスを
出力するラッチゲート回路と、を有する構成であっても
よい。
【００１３】一方、本発明の半導体集積回路装置の試験
装置は、予め半導体集積回路装置に設けられた、スキャ
ンパス法により試験を行うためのスキャンパステスト回
路を利用してディレイテストを行うための半導体集積回
路装置の試験装置であって、被試験対象の半導体集積回
路装置が着脱可能に搭載されるテストボードと、前記デ
ィレイテスト用のテストクロックから、該テストクロッ
クの周期と等しいパルス間隔の２つのパルスを生成し、
前記スキャンパステスト回路に供給する、前記テストボ
ード上に搭載される２パルス発生器と、を有する構成で
ある。
【００１４】このとき、前記テストクロックの周波数を
所定数倍し、前記２パルス発生器に供給する、前記テス
トボード上に搭載されるＰＬＬ回路を有していてもよ
く、前記テストクロックを出力するクロック発信器を有
していてもよい。
【００１５】また、前記２パルス発生器は、前記テスト
クロックから２つのパルスを取り出すためのゲート信号
を生成するゲート信号生成回路と、前記ゲート信号にし
たがって前記テストクロックのうちの２つのパルスを出
力するラッチゲート回路と、を有していてもよい。
【００１６】さらに、前記テストクロックを測定容易な
周波数まで分周する、前記テストボード上に搭載される
分周回路を有していてもよい。
【００１７】本発明の半導体集積回路装置の試験装置の
他の構成は、上記記載の半導体集積回路装置が着脱可能
に搭載されるテストボードと、前記テストボード上に搭
載される、前記テストクロックを出力するクロック発信
器と、を有する構成である。
【００１８】このとき、前記テストクロックの周波数を
所定数倍し、前記半導体集積回路装置に供給する、前記
テストボード上に搭載される第２のＰＬＬ回路を有して
いてもよく、前記テストクロックを測定容易な周波数ま
で分周する、前記テストボード上に搭載される分周回路
を有していてもよい。
【００１９】上記のように構成された半導体集積回路装
置及びその試験装置では、テストボードあるいは半導体
集積回路装置内に、テストクロックの周期と等しいパル
ス間隔の２つのパルスを生成し、スキャンパステスト回
路に供給する２パルス発生器を有することで、安価な回
路構成でスキャンパステスト回路を利用したディレイテ
ストを実施できる。
【００２０】また、テストクロックの周波数を所定数倍
し、２パルス発生器に供給するＰＬＬ回路を有すること
で、２パルス発生器に供給するテストクロックの周波数
を低くすることができる。
【００２１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【００２２】（第１の実施の形態）図１は本発明の半導
体集積回路装置の試験装置の第１の実施の形態の構成を
示すブロック図である。また、図２は図１に示した２パ
ルス発生器の一構成例を示す回路図であり、図３は図２
に示した２パルス発生器の動作を示すタイミングチャー
トである。
【００２３】図１に示すように、本実施形態の半導体集
積回路装置の試験装置は、被試験対象のＬＳＩ２が着脱
可能に搭載されるテストボード１と、被試験対象のＬＳ
Ｉ２に供給するディレイテスト用の２つのパルスを生成
する、テストボード１上に搭載された２パルス発生器３
と、２パルス発生器３を所定のタイミングで動作させる
ためのテストクロックを生成する、テストボード１上に
搭載されたクロック発信器４とを有する構成である。
【００２４】クロック発信器４はディレイテストで用い
る周波数のテストクロックを発信する。また、２パルス
発生器３は、外部から入力されるコントロールパルスの
タイミングでテストクロックから２つのパルスを取り出
し、被試験対象のＬＳＩ２が有するスキャンパステスト
回路５に供給する。
【００２５】なお、２パルス発生器３には、必ずしもク
ロック発信器４からテストクロックを供給する必要は無
く、例えば、汎用の発振器やテスター等から所定周波数
のテストクロックを供給するようにしてもよい。
【００２６】図２に示すように、２パルス発生器３は、
所定のパルス幅のゲート信号ＧＴにしたがってテストク
ロックから２つのパルスを出力するラッチゲート回路１
００と、該ゲート信号を生成するゲート信号生成回路２
００とを有する構成である。
【００２７】ゲート信号生成回路２００は、テストクロ
ックを分周する分周回路２０１と、分周回路２０１をコ
ントロールパルスの入力から所定数のパルス計数後に動
作させるための制御回路２０２と、分周回路２０１内の
所定の信号から上記ゲート信号を生成する論理ゲート回
路２０３とを有する構成である。
【００２８】分周回路２０１はテストクロックの立ち上
がり及び立ち下がりに同期にして入力信号をシフトする
直列接続された複数のフリップフロップＦ／Ｆを備え、
論理ゲート回路２０３は分周回路２０１のフリップフロ
ップＦ／Ｆの出力パルスのうち、所定の２つのパルスの
論理積を求めることでゲート信号を生成する。
【００２９】制御回路２０２は、テストクロックの立ち
上がり及び立ち下がりに同期にしてコントロールパルス
をシフトする直列接続された複数のフリップフロップＦ
／Ｆを備え、コントロールパルスの入力から所定数のパ
ルス計数後に分周回路２０１のフリップフロップＦ／Ｆ
の出力パルスを入力側に帰還させる。
【００３０】なお、図２では、分周回路２０１及び制御
回路２０２として、入力信号をシフトするための８つの
フリップフロップＦ／Ｆをそれぞれ備えた構成を示して
いる。ゲート信号生成回路２００は、図２に示した回路
構成に限定されるものではなく、テストクロックのうち
の２つのパルスをラッチゲート回路１００から出力させ
るためのゲート信号ＧＴが得られれば、どのような構成
であってもよい。
【００３１】図３に示すように、２パルス発生器３にコ
ントロールパルスが入力されると、コントロールパルス
の入力から所定数だけテストクロックが計数された後、
分周回路２０１が動作を開始してゲート信号ＧＴが生成
される。ラッチゲート回路１００は、ゲート信号ＧＴが
“Ｈ”の期間だけテストクロックを通過させ、２つのパ
ルスからなるディレイテスト用のクロックを出力する。
【００３２】このような２パルス発生器３を、被試験対
象のＬＳＩ２が搭載されるテストボード１に備えること
で、安価な回路構成でスキャンパステスト回路を利用し
たディレイテストを実施することができる。
【００３３】（第２の実施の形態）図４は本発明の半導
体集積回路装置の試験装置の第２の実施の形態の構成を
示すブロック図である。
【００３４】図４に示すように、本実施形態のＬＳＩの
試験装置は、第１の実施の形態と同様構成の２パルス発
生器１３を被試験対象のＬＳＩ１２内に設けた構成であ
る。クロック発信器１４の構成は第１の実施の形態と同
様であるため、その説明は省略する。
【００３５】本実施形態のように２パルス発生器１３を
ＬＳＩ１２内に設けることで、クロック発信器１４、あ
るいは汎用の発振器やＬＳＩテスター等からテストボー
ドに所定周波数のテストクロックを供給するだけでディ
レイテストを実施することができる。
【００３６】（第３の実施の形態）図５は本発明の半導
体集積回路装置の試験装置の第３の実施の形態の構成を
示すブロック図である。
【００３７】図５に示すように、本実施形態のＬＳＩの
試験装置は、クロック発信器２４から出力されたテスト
クロックの周波数を所定数倍し、２パルス発生器２３に
供給するＰＬＬ（Phase-Locked Loop）回路２６を第１
の実施の形態と同様構成のテストボード２１上に追加し
た構成である。なお、ＰＬＬ回路２６は、周知の位相比
較器、ＶＣＯ（voltage controlled oscillator）、ル
ープフィルタ、及び分周器等を用いて構成すればよい。
２パルス発生器２３及びクロック発信器２４の構成は第
１の実施の形態と同様であるため、その説明は省略す
る。
【００３８】本実施形態のように、クロック発信器２４
から出力されたテストクロックの周波数をＰＬＬ回路２
６により所定数倍にすることで、クロック発信器２４で
生成するテストクロックの周波数を低くすることができ
る。したがって、クロック発信器２４を安価に構成する
ことができる。また、クロック発信器２４の代わりに汎
用の発振器やテスター等を用いる場合でも安価な装置を
用いることができる。
【００３９】（第４の実施の形態）図６は本発明の半導
体集積回路装置の試験装置の第４の実施の形態の構成を
示すブロック図である。
【００４０】図６に示すように、本実施形態のＬＳＩの
試験装置は、第３の実施の形態と同様構成のＰＬＬ回路
３６及び２パルス発生器３３を被試験対象のＬＳＩ３２
内にそれぞれ設けた構成である。クロック発信器３４の
構成は第１の実施の形態と同様であるため、その説明は
省略する。
【００４１】通常、ＬＳＩの入力端子にはインダクタン
ス成分やキャパシタンス成分が在るために、正常に入力
できるクロック周波数が２００ＭＨｚ程度以下に制限さ
れてしまう。本実施形態のように、ＰＬＬ回路３６及び
２パルス発生器３３を被試験対象のＬＳＩ３２内にそれ
ぞれ設けることで、ＬＳＩ３２の入力端子に高速のクロ
ックを入力しなくてもＬＳＩ３２内部で高速なテストク
ロックが生成されるため、より高速に動作するＬＳＩの
ディレイテストが可能になる。また、ＬＳＩの入力端子
に高速のクロックを入力することによる誤動作が防止さ
れるため、高速動作するＬＳＩのディレイテストを誤動
作無く確実に実施することができる。
【００４２】（第５の実施の形態）図７は本発明の半導
体集積回路装置の試験装置の第５の実施の形態の構成を
示すブロック図である。
【００４３】図７に示すように、本実施形態のＬＳＩの
試験装置は、第４の実施の形態で示したＬＳＩが搭載さ
れるテストボード４１にクロック発信器４４から出力さ
れたテストクロックの周波数を所定数倍し、２パルス発
生器に供給するＰＬＬ回路４７をさらに追加した構成で
ある。
【００４４】２パルス発生器及びクロック発信器４４の
構成は第１の実施の形態と同様であるため、その説明は
省略する。
【００４５】本実施形態のように、クロック発信器４４
から出力されたテストクロックの周波数をテストボード
４１に搭載されたＰＬＬ回路４７により所定数倍し、さ
らに、被試験対象のＬＳＩ４２内に設けられたＰＬＬ回
路４６により所定数倍にすることで、クロック発信器４
４で生成するテストクロックの周波数をさらに低くする
ことができる。したがって、クロック発信器４４をより
安価に構成することができる。また、クロック発信器４
４の代わりに汎用の発振器やテスター等を用いる場合で
もより安価な装置を用いることができる。
【００４６】なお、上記第１の実施の形態〜第５の実施
の形態で示したクロック発信器またはＰＬＬ回路から出
力されるテストクロックの周波数を確認するため、テス
トボードには該テストクロックを分周するための分周回
路を備えていてもいてもよい。その場合、分周回路から
出力されたクロックの周波数を周知の周波数カウンタを
用いて測定すればよい。
【００４７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【００４８】テストボードあるいは半導体集積回路装置
内に、テストクロックの周期と等しいパルス間隔の２つ
のパルスを生成し、スキャンパステスト回路に供給する
２パルス発生器を有することで、安価な回路構成でスキ
ャンパステスト回路を利用したディレイテストを実施で
きる。
【００４９】また、テストクロックの周波数を所定数倍
し、２パルス発生器に供給するＰＬＬ回路を有すること
で、２パルス発生器に供給するテストクロックの周波数
を低くすることができる。したがって、クロック発信器
を安価に構成することができる。
【００５０】特に、２パルス発生器及びＰＬＬ回路を半
導体集積回路装置内に備えることで、ＬＳＩの入力端子
に高速のクロックを入力しなくても半導体集積回路装置
内部で高速なテストクロックが生成される。よって、よ
り高速に動作する半導体集積回路装置のディレイテスト
が可能になる。また、半導体集積回路装置の入力端子に
高速のクロックを入力することによる誤動作が防止され
るため、高速動作する半導体集積回路装置のディレイテ
ストを誤動作無く確実に実施することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の試験装置の第１
の実施の形態の構成を示すブロック図である。
【図２】図１に示した２パルス発生器の一構成例を示す
回路図である。
【図３】図２に示した２パルス発生器の動作を示すタイ
ミングチャートである。
【図４】本発明の半導体集積回路装置の試験装置の第２
の実施の形態の構成を示すブロック図である。
【図５】本発明の半導体集積回路装置の試験装置の第３
の実施の形態の構成を示すブロック図である。
【図６】本発明の半導体集積回路装置の試験装置の第４
の実施の形態の構成を示すブロック図である。
【図７】本発明の半導体集積回路装置の試験装置の第５
の実施の形態の構成を示すブロック図である。
【図８】従来の半導体集積回路装置の試験方法を説明す
る図であり、同図（ａ）はスキャンパステスト回路の構
成を示すブロック図、同図（ｂ）はスキャンパステスト
回路を利用したディレイテストの動作を示すタイミング
チャートである。
【符号の説明】
１、２１、４１ テストボード ２、１２、４２ ＬＳＩ ３、１３、２３、３３ ２パルス発生器 ４、１４、２４、３４、４４ クロック発信器 ５ スキャンパステスト回路 ２６、３６、４６、４７ ＰＬＬ回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 スキャンパス法により試験を行うための
    スキャンパステスト回路を備え、該スキャンパステスト
    回路を利用してディレイテストが実施される半導体集積
    回路装置であって、 外部から入力される前記ディレイテスト用のテストクロ
    ックから、該テストクロックの周期と等しいパルス間隔
    の２つのパルスを生成し、前記スキャンパステスト回路
    に供給する２パルス発生器を備えた半導体集積回路装
    置。
  2. 【請求項２】 前記テストクロックの周波数を所定数倍
    し、前記２パルス発生器に供給するＰＬＬ回路を有する
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記２パルス発生器は、 前記テストクロックから２つのパルスを取り出すための
    ゲート信号を生成するゲート信号生成回路と、 前記ゲート信号にしたがって前記テストクロックのうち
    の２つのパルスを出力するラッチゲート回路と、を有す
    る請求項１または２記載の半導体集積回路装置。
  4. 【請求項４】 予め半導体集積回路装置に設けられた、
    スキャンパス法により試験を行うためのスキャンパステ
    スト回路を利用してディレイテストを行うための半導体
    集積回路装置の試験装置であって、 被試験対象の半導体集積回路装置が着脱可能に搭載され
    るテストボードと、 前記ディレイテスト用のテストクロックから、該テスト
    クロックの周期と等しいパルス間隔の２つのパルスを生
    成し、前記スキャンパステスト回路に供給する、前記テ
    ストボード上に搭載される２パルス発生器と、を有する
    半導体集積回路装置の試験装置。
  5. 【請求項５】 前記テストクロックの周波数を所定数倍
    し、前記２パルス発生器に供給する、前記テストボード
    上に搭載されるＰＬＬ回路を有する請求項４記載の半導
    体集積回路装置の試験装置。
  6. 【請求項６】 前記テストクロックを出力するクロック
    発信器を有する請求項４または５記載の半導体集積回路
    装置の試験装置。
  7. 【請求項７】 前記２パルス発生器は、 前記テストクロックから２つのパルスを取り出すための
    ゲート信号を生成するゲート信号生成回路と、 前記ゲート信号にしたがって前記テストクロックのうち
    の２つのパルスを出力するラッチゲート回路と、を有す
    る請求項４乃至６のいずれか１項記載の半導体集積回路
    装置。
  8. 【請求項８】 前記テストクロックを測定容易な周波数
    まで分周する、前記テストボード上に搭載される分周回
    路を有する請求項４乃至７のいずれか１項記載の半導体
    集積回路装置の試験装置。
  9. 【請求項９】 請求項１乃至３のいずれか１項記載の半
    導体集積回路装置が着脱可能に搭載されるテストボード
    と、 前記テストボード上に搭載される、前記テストクロック
    を出力するクロック発信器と、を有する半導体集積回路
    装置の試験装置。
  10. 【請求項１０】 前記テストクロックの周波数を所定数
    倍し、前記半導体集積回路装置に供給する、前記テスト
    ボード上に搭載される第２のＰＬＬ回路を有する請求項
    ９記載の半導体集積回路装置の試験装置。
  11. 【請求項１１】 前記テストクロックを測定容易な周波
    数まで分周する、前記テストボード上に搭載される分周
    回路を有する請求項９または１０記載の半導体集積回路
    装置の試験装置。
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