CN113253008A - 用于测试被测器件的方法以及使用其的装置 - Google Patents

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Abstract

本申请公开了一种用于测试被测器件的方法以及使用其的装置。本发明涉及用于测试被测器件(DUT)的测试装置,该装置以比DUT的运行频率低的运行频率来运行。测试装置包括:时钟源,其根据测试装置的运行频率来生成时钟;时钟乘法器,其被配置为将所生成的时钟乘以根据DUT的运行频率而设置的乘数,并输出用于DUT的第一时钟;相位转换器,其被配置为根据乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;以及测试模式比较器,其被配置为通过顺序地施加具有不同相位的多个第二时钟来从DUT顺序地收集数据段。

Description

用于测试被测器件的方法以及使用其的装置
技术领域
本发明涉及一种用于测试被测器件(DUT,device under test)的测量方法和测量装置。更具体地,本发明涉及一种用于通过以相对低速时钟运行的测试装置来测试以相对高速时钟运行的DUT的测量方法和测量装置。
背景技术
通常,为了测试诸如双倍数据速率(DDR)存储器、网络集成电路(IC)、处理器等之类的高速半导体器件,需要具有与高速半导体器件的运行速度相对应的运行速度的高速测试装置。但是,使测试装置加速不可避免地成为经济负担。具体地,在几乎没有配备昂贵的测试装置的中小型企业中,加速成为测试半导体器件的沉重负担。
根据现有技术,为了克服这种费用负担,在美国专利申请公开No.2004/0044492中公开了一种使用相对于被测器件(DUT)较慢的测试装置的测试方法。
根据现有技术的测试方法具有如下的结构:在两个模式发生器交替地生成测试数据段(pieces of test data)之后,通过多路复用器合成所述测试数据段以输出到作为DUT的存储器,或者从存储器接收数据段并通过两个通道将所述数据段传输到比较器。在此,由于输入通道或测试装置内部的模式发生器的运行频率使用作为DUT的存储器的运行频率的1/2的时钟,因此使用两个模式发生器。
即使测试装置以相对低速运行,这种常规测试方法也可以测试以相对高速运行的存储器。然而,存在的问题在于:测试装置根据存储器的性能而变得太大。
在上述示例的情况下,由于测试装置的运行频率是作为DUT的存储器的运行频率的1/2,因此可以仅使用两个模式发生器来实现测试装置。然而,具体地,为了以超高速串行数据输出为特征在网络接口设备上执行诸如4分区、8分区等的多分区测试(multi-division test),存在的问题在于:测试装置变大。
换句话说,根据现有技术,存在的问题在于:在测试装置中不可避免地需要额外的模式发生器以便测试更快的存储器,并且因此测试装置不可避免地连续变大以及成本也不可避免地上升。另外,甚至存在测试装置不能针对各种运行频率来执行测试的问题。
发明内容
本发明的技术目的是允许企业甚至使用现有的低性能测试装置来对高性能被测器件(DUT)执行测试,其中尽管DUT的性能逐渐提高,但是企业几乎不能根据DUT的性能来准备测试装置。
下面将要描述的用于达到本发明的上述目的并实现本发明的特性效果的本发明的特性配置如下。
本发明涉及一种用于测试被测器件(DUT)的测试装置,该测试装置以比DUT的运行频率低的运行频率来运行。该测试装置包括:时钟源,其根据测试装置的运行频率来生成时钟;时钟乘法器,其被配置为将所生成的时钟乘以根据DUT的运行频率而设置的乘数(multiplication number),并输出用于DUT的第一时钟;相位转换器,其被配置为根据乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;以及测试模式比较器,其被配置为通过顺序地施加具有不同相位的多个第二时钟来从DUT顺序地收集数据段。
根据本发明,尽管测试装置以比被测器件(DUT)的运行频率相对低的运行频率来运行,但是该测试装置可以执行DUT的测试。
因此,根据本发明的一个实施例的测试装置即使在相对低的成本下也可以对高性能DUT执行测试。
尽管已经参考诸如特定组件、示例性实施例和附图之类的特定项描述了本发明,但是提供这些仅仅是为了帮助理解本发明,而本发明不限于这些实施例,并且本发明所属领域的技术人员可以根据本发明的描述进行各种改变和修改。
因此,本发明的精神不应该限于上述实施例,而应该解释为所附权利要求以及所附权利要求的所有等同物或等同修改都将落入本发明的范围内。
这样的等同物或等同修改将包括例如在数学或逻辑上地等同并且可以产生与实施根据本发明的方法相同的结果的方法。
附图说明
用于描述本发明的实施例的附图仅是本发明的实施例的一部分,并且其他附图可以由本发明所属领域的技术人员(以下称为“普通技术人员”)在无需任何创造性工作的情况下基于该附图来获得。
图1是示出根据本发明的一个实施例的测试装置和被测器件(DUT)的示意性框图。
图2是示出根据本发明的一个实施例的在将测试装置应用于DUT时的输出的波形图。
图3是示出根据本发明的另一实施例的测试装置和DUT的示意性框图。
图4是示出根据本发明的另一实施例的在将测试装置应用于DUT时的输出的波形图。
图5是示出根据本发明的又一实施例的测试装置的框图。
图6是示出根据本发明的一个实施例的测试装置的操作的流程图。
具体实施方式
本发明的以下详细描述参考通过图示的方式示出了能够实施本发明的具体实施例的附图,以阐明本发明的目的、技术方案和优点。对这些实施例进行了足够详细的描述,以使本领域技术人员能够实施本发明。
此外,遍及本发明的详细描述和权利要求,术语“包括”及其变型并不旨在排除其他技术特征、添加、组件或步骤。本领域技术人员将会从本发明的该说明书和实施中的一些来理解本发明的其他目的、优点和特性。下面的示例和附图是通过举例的方式提供的,并不意图限制本发明。
此外,本发明涵盖本文中所指示的实施例的所有可能的组合。应当理解,本发明的各种实施例尽管不同,但不一定是相互排斥的。例如,在不脱离本发明的精神和范围的情况下,可以在其他实施例内实现在本文中结合一个实施例所描述的特定形式、结构和特性。此外,应当理解,在不脱离本发明的范围的情况下,可以修改每个公开的实施例内的各个组件的位置或布置。因此,下面详细的描述不应被理解为限制意义的,并且本发明的范围仅由适当解释的所附权利要求连同权利要求所赋予的等同物的全部范围来限定。在附图中,贯穿几个视图,相同的附图标记表示相同或相似的功能。
除非在本说明书中另外指出或与上下文明显矛盾,否则被称为单数的项包括多个事物,除非在该上下文中另外要求。此外,在描述本发明时,当相关的已知配置或功能的详细描述被确定为使本发明的主旨不清楚时,将省略其详细描述。
在下文中,将参考附图详细描述本发明的示例性实施例,以允许本发明所属领域的技术人员能够容易地实践本发明。
图1是示出根据本发明的一个实施例的测试装置和被测器件(DUT)的示意性框图。
如图1所示,根据本发明的一个实施例的测试装置100包括时钟发生器110和测试器120。
时钟发生器110包括时钟源111、时钟乘法器112和相位转换器113。
时钟源111生成系统时钟。该时钟信号是锯齿波信号,在所述锯齿波信号中数字0和1以规则的时段交替重复。这里,从时钟源111生成的系统时钟的频率小于在DUT 200中使用的时钟的频率。例如,从时钟源111生成的系统时钟的频率可以是在DUT 200中使用的时钟的频率1/2或1/4。由于本发明的目的是使用以相对低速运行的测试装置来测试以相对高速运行的DUT,因此假设测试装置的运行频率总是比DUT的运行频率慢。
时钟乘法器112通过整数乘法改变从时钟源111生成的时钟的频率。在特定实施例中,时钟乘法器112可以输出通过将从时钟源111生成的时钟的频率乘以二或四而获得的频率。这里,可以基于DUT 200的运行频率和测试装置100的运行频率来确定由时钟乘法器112所使用的乘数。
相位转换器113对从时钟源111输出的系统时钟的相位进行转换。可以根据时钟乘法器112的乘数来确定由相位转换器113转换的相位。
例如,当时钟乘法器112将运行频率改变两次时,相位转换器113可以输出具有未移位的相位的第一系统时钟和具有移位了180度的相位的第二系统时钟。作为另一示例,当时钟乘法器112将运行频率改变四次时,相位转换器113可以输出具有未移位的相位的第一系统时钟、具有移位了90度的相位的第二系统时钟、具有移位了180度的相位的第三系统时钟以及具有移位了270度的相位的第四系统时钟。
根据本发明的一个实施例的测试装置100的测试器120包括测试模式比较器121。测试模式比较器121通过根据从时钟发生器110输出的系统时钟而捕获来自DUT 200的数据以及将捕获的数据与预储存的数据进行比较来执行测试。因此,测试器120还可以包括存储器(未示出),该存储器储存用于执行测试的比较数据。
将简要描述图1所示的测试装置100的操作。时钟发生器110将第一时钟CK1施加于DUT 200,并将第二时钟CK2施加于测试器120。这里,第一时钟CK1可以是其运行频率通过时钟乘法器112而增大的时钟,而第二时钟CK2可以是其相位根据时钟乘法器112的乘数而被移位的时钟。可以根据测试顺序将相位经过相位转换器113移位了的第二时钟顺序地施加于测试器120。此外,测试模式比较器121根据第二时钟而收集来自DUT 200的测试模式。
图2是示出根据本发明的另一实施例的在将测试装置应用于DUT时的输出的波形图。
如上所述,第一时钟CK1是施加于DUT 200的时钟。此外,第二时钟CK2是施加于测试器120的时钟。如图2所示,时钟发生器110将第二时钟CK2施加于测试器120,该第二时钟CK2的周期是第一时钟CK1的周期的两倍。这里,第二时钟CK2是波形图中所示的时钟CK2_P1、CK2_P2、CK2_P3和CK2_P4的组合,并且由具有相同的周期和不同的相位的时钟来形成。时钟CK2_P2、CK2_P3和CK2_P4是具有分别从时钟CK2_P1的相位移位了90度、180度和270度的相位的时钟。
测试器120收集数据四次。换句话说,在第一测试中通过施加时钟CK2_P1来收集在位置4n+0处的数据并进行比较,在第二测试中通过施加时钟CK2_P2来收集在位置4n+1处的数据并进行比较,在第三测试中通过施加时钟CK2_P3来收集在位置4n+2处的数据并进行比较,并且在第四测试中通过施加时钟CK2_P4来收集在位置4n+3处的数据并进行比较。
收集数据四次的原因是测试装置100的运行速度是DUT 200的运行速度的1/4。换句话说,DUT 200根据第一时钟CK1运行以输出在位置4n+0、4n+1、4n+2和4n+3处的数据段。然而,由于测试装置100的运行速度是DUT 200的运行速度的1/4,因此从DUT 200输出的在位置4n+0、4n+1、4n+2和4n+3处的数据段无法实时同步和收集。
因此,根据本发明的一个实施例的测试装置100将具有不同相位的多个时钟顺序地施加于测试器120,并且四次收集从DUT 200输出的数据段。
以上述方式,即使当测试装置100的运行速度慢于DUT 200的运行速度时,也可以仅通过将时钟的相位进行移位并顺序地施加时钟来收集从DUT 200输出的所有数据段并将其进行比较,而无需实施多个模式发生器。
在这种情况下,存在测试时间不利的问题。然而,可以解决由于测试装置的过度扩大而可能发生的成本问题。另外,与大型企业相比,由于在相对小的企业中要测试的设备的数量相对少,所以即使在测试时间上存在不利的情况下,成本的收益也变得相对较大,并且因此目前发明具有更大的意义。
图3是示出根据本发明的另一实施例的测试装置和DUT的示意性框图。
由于在图3所示的组件之中的图1中所述的组件与图1的组件相同,因此在此省略其详细描述并用图1的描述来代替。
如图3所示,根据本发明的另一实施例的测试装置100包括时钟发生器110和测试器120。时钟发生器110的配置和功能与图1中描述的那些相同。
测试器120可以包括测试模式发生器122。测试模式发生器122根据被施加的第二时钟CK2来生成测试模式,并将所生成的测试模式施加于DUT200。因此,测试器120还可以包括存储器(未显示),其用于储存所生成的测试模式。
将简要描述图3所示的测试装置100的操作。时钟发生器110将第一时钟CK1施加于DUT 200,并将第二时钟CK2施加于测试器120。这里,第一时钟CK1可以是其运行频率通过时钟乘法器112而增大的时钟,而第二时钟CK2可以是其相位根据时钟乘法器112的乘数而被移位的时钟。可以根据测试顺序将其相位通过相位转换器113移位的第二时钟顺序地施加于测试器120。此外,测试模式发生器122根据第二时钟CK来2将测试模式施加于DUT 200。
图4是示出根据本发明的另一实施例的在将测试装置应用于DUT时的输出的波形图。
如上所述,第一时钟CK1是施加于DUT 200的时钟。此外,第二时钟CK2是施加于测试器120的时钟。如图2所示,时钟发生器110将第二时钟CK2施加于测试器120,该第二时钟CK2的周期是第一时钟CK1的周期的两倍。这里,第二时钟CK2是波形图中所示的时钟CK2_P1、CK2_P2、CK2_P3和CK2_P4的组合,并且由具有相同的周期和不同的相位的时钟形成。时钟CK2_P2、CK2_P3和CK2_P4是具有分别从时钟CK2_P1的相位移位了90度、180度和270度的相位的时钟。
测试器120根据第二时钟CK2而四次收集测试模式。换句话说,在第一测试中通过施加时钟CK2_P1将测试模式应用于位置4n+0,在第二测试中通过施加时钟CK2_P2将测试模式应用于位置4n+1,在第三测试中通过施加时钟CK2_P3将测试模式应用于位置4n+2,并且在第四测试中通过施加时钟CK2_P4将测试模式应用于位置4n+3。
施加测试模式四次的原因是测试装置100的运行速度是DUT 200的运行速度的1/4。换句话说,DUT 200根据第一时钟CK1而运行,并且测试装置100接收在位置4n+0、4n+1、4n+2和4n+3处的数据段。然而,由于测试装置100的运行速度是DUT 200的运行速度的1/4,因此测试装置100不能与DUT 200的操作实时同步以将测试模式施加于DUT 200。
因此,根据本发明的一个实施例的测试装置100通过将具有不同相位的多个时钟顺序地施加于测试器120来将测试模式施加于DUT 200四次。
以上述方式,即使当测试装置100的运行速度慢于DUT 200的运行速度时,也可以仅通过将时钟的相位进行移位并顺序地施加时钟来根据DUT 200的运行速度而施加所有测试模式,而无需实施多个模式发生器。
在另一实施例中,测试装置100的测试器120可以包括测试模式比较器121和测试模式发生器122二者。替代地,本发明的特征在于包括一个测试模式比较器121和一个测试模式发生器122。换句话说,本发明的测试模式比较器和测试模式发生器可以一次仅收集一个数据段或一次仅应用一个测试模式。
具体地,与现有技术不同,可以通过仅使用一个测试模式比较器和仅一个测试模式发生器而仅对相位进行移相来顺序地执行根据本发明的测试。因此,与现有技术相比,可以减小测试装置的尺寸并且将成本降低多达几十倍。
图5是示出根据本发明的又一实施例的测试装置的框图。
如图5所示,根据本发明的又一实施例的测试装置1000包括时钟发生器1100、收集器1300、相位转换器1200和缓冲器1400。
时钟发生器1100包括时钟源1110、时钟乘法器1120和延迟时间调节器1130。
时钟源1110将第一时钟CK1施加于DUT 2000,并且将第二时钟CK2施加于相位转换器1200。这里,第一时钟CK1是其运行频率通过时钟乘法器1120而增大的时钟。
类似于以上描述,时钟乘法器1120通过整数乘法来改变从时钟源1110生成的时钟的频率。
延迟时间调节器1130适当地延迟从时钟源1110产生的时钟。在图5的实施例中,延迟时间调节器1130被示出为位于相位转换器1200的前面。然而,这仅是一个示例,并且延迟时间调节器1130可以位于相位转换器1200的后面。
相位转换器1200转换从时钟源1110输出的系统时钟的相位。相位转换器1200可以包括多个相位转换模块1211、...、和121n,其可以将从时钟源1110输出的系统时钟的相位同时转换为多个不同的相位。
换句话说,相位转换器1200可以同时输出具有不同相位的多个系统时钟。可以根据时钟乘法器1120的乘数来确定从相位转换器1200输出的具有不同相位的系统时钟的数量。
收集器1300捕获从DUT 2000输出的数据。收集器1300包括多个测试模式比较器1311、...、和131n。多个测试模式比较器1311、...、和131n接收从相位转换器1200输出的具有不同相位的多个时钟,并且通过将从DUT 2000输出的数据与预储存的数据进行比较来执行测试。收集器1300还可以包括存储器(未示出),该存储器储存用于执行测试的比较数据。
缓冲器1400暂时储存从DUT 2000输出的信号,以及然后将该信号传输到收集器1300。缓冲器1400防止从DUT 2000输出的信号的延迟和信号的波形的失真。在此,缓冲器1400不是本发明中的必需的组件,并且可以在没有缓冲器1400的情况下实现本发明。
将简要描述图5所示的测试装置1000的操作。时钟发生器1100将第一时钟CK1施加于DUT 2000,并且将第二时钟CK2施加于相位转换器1200。在此,第一时钟CK1可以是其运行频率通过时钟乘法器1120而增大的时钟,且第二时钟CK2可以在相位转换器1200中被转换为具有不同相位的多个时钟,以及然后被施加于收集器1300。另外,收集器1300根据多个时钟来收集和测试来自DUT 2000的多个数据段,所述多个时钟具有在相位转换器1200中被转换的不同相位。
因此,图5中描述的测试装置包括多个测试模式比较器,并且具有不同相位的时钟被同时施加于多个测试模式比较器,从而可以执行测试。因此,图1中描述的测试装置可以防止由于将具有不同相位的时钟顺序施加于单个测试模式比较器而不可避免地引起的时间损失,并且可以提高总体测试速度。
图6是示出根据本发明的一个实施例的测试装置的操作的流程图。
测试装置基于DUT的输出时段来设置测试时段的乘数(S101)。具体地,测试装置基于DUT的运行频率和测试装置的运行频率来设置测试时段的乘数。例如,当DUT的运行频率比测试装置的运行频率快四倍时,测试装置可以将测试时段的乘数设置为四。这里,测试时段的乘数可以不是固定的,并且可以根据测试装置的运行频率和DUT的运行频率而被改变。
测试装置根据测试时段的乘数来设置相位转换器以输出具有不同相位的时钟(S103)。例如,当测试时段的乘数为四时,测试装置可以被设置为将时钟的相位转换为0度、90度、180度或270度。可替代地,当测试时段的乘数为2时,测试装置可以被设置为将时钟的相位转换为0度或180度。
测试装置通过将具有不同相位的测试时钟顺序地施加于测试器来收集DUT的输出(S105),该测试时钟根据设置而被从相位转换器输出。在具体实施例中,当测试时段的乘数为4时,测试装置通过将具有被转换为0度、90度、180度和270度的相位的时钟顺序地施加于测试器来收集DUT的所有输出。
这里,如上所述,由于DUT的运行频率比测试装置的运行频率快四倍,所以可以通过顺序地施加具有四个不同相位的时钟来从DUT收集所有数据段。
测试装置通过将期望值与所收集的DUT的输出进行比较来判断是否发生故障(S107)。具体地,测试装置可以通过顺序地施加具有不同相位的时钟来收集比测试装置相对快地运行的DUT的所有数据段,并且测试装置可以通过将所收集的数据段与预储存的期望值进行比较来判断DUT中是否发生故障。
基于实施例的以上描述,本领域技术人员可以肯定地理解,可以通过软件模块和硬件模块的组合来实现本发明。本发明的技术方案的目标或对现有技术做出贡献的部分可以以程序指令的形式实现,该程序指令能够通过各种组件来运行,并且可以被记录在机器可读记录介质(machine-readable recording medium)中。
机器可读记录介质可以单独地或以其组合地包括程序指令、数据文件、数据结构等。记录在机器可读记录介质中的程序指令可以针对本发明进行专门设计和配置,或者可以由计算机软件领域的技术人员获得。
机器可读记录介质的示例包括诸如硬盘、软盘和磁带之类的磁性介质,诸如压缩盘只读存储器(CD-ROM)和数字通用盘(DVD)之类的光学记录介质,诸如软盘的磁光介质,以及专门被配置为储存和运行程序指令的硬件设备,诸如只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器等。程序指令的示例包括由编译器生成的机器语言代码以及可由使用解释器等的处理器来运行的高级语言代码。
根据本发明的测量装置(特别地测量装置的处理器)可以被配置为包括或运行如上所述的一个或多个软件模块,以执行根据本发明的处理。
由于根据本发明的测量装置能够包括用于存储程序指令的存储器(诸如ROM/RAM),被配置为运行储存在存储器中的指令的处理器可以包括中央处理单元(CPU)或图形处理单元(GPU),并且如上所述,处理器可以包括能够与外部设备交换信号的通信部分。此外,根据本发明的测量装置可以包括用于接收由开发人员编写的指令的键盘、鼠标和其他外部输入设备。

Claims (9)

1.一种以比被测器件(DUT)的运行频率低的运行频率来运行的测试装置,所述测试装置包括:
时钟源,其根据所述测试装置的运行频率来生成时钟;
时钟乘法器,其被配置为将所生成的时钟乘以根据所述DUT的运行频率而设置的乘数,并输出用于所述DUT的第一时钟;
相位转换器,其被配置为根据所述乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;以及
测试模式比较器,其被配置为通过顺序地施加具有不同相位的所述多个第二时钟来从所述DUT顺序地收集数据段。
2.根据权利要求1所述的测试装置,其中,测试器通过将所收集的数据段与预储存的期望值进行比较来判断所述DUT是否发生故障。
3.根据权利要求1所述的测试装置,其中,所述测试模式比较器根据所述第二时钟而从所述DUT一次仅收集一个数据段。
4.一种以比被测器件(DUT)的运行频率低的运行频率来运行的测试装置,所述测试装置包括:
时钟源,其根据所述测试装置的运行频率来生成时钟;
时钟乘法器,其被配置为将所生成的时钟乘以根据所述DUT的运行频率而设置的乘数,并输出用于所述DUT的第一时钟;
相位转换器,其被配置为根据所述乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;以及
测试模式发生器,其被配置为通过顺序地施加具有不同相位的所述多个第二时钟来顺序地将测试模式施加于所述DUT。
5.根据权利要求4所述的测试装置,其中,所述测试模式发生器根据所述第二时钟而一次仅将一个测试模式应用于所述DUT。
6.一种以比被测器件(DUT)的运行频率低的运行频率来运行的测试装置,所述测试装置包括:
时钟源,其根据所述测试装置的运行频率来生成时钟;
时钟乘法器,其被配置为将所生成的时钟乘以根据所述DUT的运行频率而设置的乘数,并输出用于所述DUT的第一时钟;
相位转换器,其被配置为根据所述乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;
测试模式比较器,其被配置为通过顺序地施加具有不同相位的所述多个第二时钟来从所述DUT顺序地收集数据段;以及
测试模式发生器,其被配置为通过顺序地施加具有不同相位的所述多个第二时钟来顺序地将测试模式施加于所述DUT。
7.一种以比被测器件(DUT)的运行频率低的运行频率来运行的测试装置,所述测试装置包括:
时钟源,其根据所述测试装置的运行频率来生成时钟;
时钟乘法器,其被配置为将所生成的时钟乘以根据所述DUT的运行频率而设置的乘数,并输出用于所述DUT的第一时钟;
相位转换器,其被配置为根据所述乘数来将所生成的时钟的相位进行移位并输出具有不同相位的多个第二时钟;以及
收集器,其被配置为通过将具有不同相位的所述多个第二时钟同时施加于多个测试模式设备来对从所述DUT输出的数据段执行测试。
8.根据权利要求7所述的测试装置,还包括缓冲器,其被配置为暂时储存从所述DUT输出的信号,以及然后将所述信号传输到所述收集器。
9.一种通过以比被测器件(DUT)的运行频率低的运行频率进行运行的测试装置来执行测试的方法,所述方法包括:
基于所述DUT的输出时段来设置所述测试装置的测试时段的乘数;
根据所述测试时段的乘数来将所述测试装置设置为输出具有不同相位的时钟;
通过将具有不同相位的所述时钟顺序地施加于所述DUT来收集来自所述DUT的输出,其中根据所述测试时段的乘数来将所述时钟进行移位;以及
通过将所收集的输出与预储存的期望值进行比较来判断是否发生故障。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016565A (en) * 1996-06-14 2000-01-18 Advantest Corporation Semiconductor device testing apparatus
US20040044492A1 (en) * 2002-08-30 2004-03-04 Osamu Ichikawa Semiconductor integrated circuit and memory test method
US20070047337A1 (en) * 2005-08-24 2007-03-01 Nec Electronics Corporation Interface circuit and semiconductor device
CN1934455A (zh) * 2004-03-26 2007-03-21 爱德万测试株式会社 测试装置与测试方法
US20070203659A1 (en) * 2006-02-27 2007-08-30 Takahiro Yamaguchi Measuring apparatus, measuring method, testing apparatus, testing method, and electronics device
CN101052887A (zh) * 2004-11-10 2007-10-10 皇家飞利浦电子股份有限公司 可测试集成电路
CN101631051A (zh) * 2009-08-06 2010-01-20 中兴通讯股份有限公司 时钟调整装置及方法
CN102077505A (zh) * 2008-07-25 2011-05-25 株式会社爱德万测试 时钟转换电路以及使用其的试验装置
CN102317803A (zh) * 2008-07-09 2012-01-11 爱德万测试株式会社 测试装置、测试方法和移相器
JP2016095175A (ja) * 2014-11-13 2016-05-26 セイコーエプソン株式会社 半導体集積回路の試験装置、試験システム、及び、試験方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11264857A (ja) * 1998-03-19 1999-09-28 Advantest Corp 半導体試験装置
US7194669B2 (en) * 2003-02-14 2007-03-20 Logicvision, Inc. Method and circuit for at-speed testing of scan circuits
US7461314B2 (en) * 2003-06-06 2008-12-02 Advantest Corporation Test device
US6990423B2 (en) * 2003-06-25 2006-01-24 Teradyne, Inc. Apparatus and method for testing non-deterministic device data
JP4874096B2 (ja) * 2004-05-11 2012-02-08 株式会社アドバンテスト タイミング発生器を備えた半導体試験装置
KR101511161B1 (ko) * 2009-01-20 2015-04-13 삼성전자주식회사 인터페이스부를 갖는 반도체 소자 검사 장치 및 이를 이용한 반도체 소자 검사 방법
US8972807B2 (en) * 2012-05-14 2015-03-03 Texas Instruments Incorporated Integrated circuits capable of generating test mode control signals for scan tests
JP2014016196A (ja) * 2012-07-06 2014-01-30 Advantest Corp デジタル変調信号の試験装置および試験方法
CN105891703B (zh) * 2014-12-22 2020-06-30 恩智浦美国有限公司 用于集成电路的非常低电压和偏置的扫描测试的测试电路

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016565A (en) * 1996-06-14 2000-01-18 Advantest Corporation Semiconductor device testing apparatus
US20040044492A1 (en) * 2002-08-30 2004-03-04 Osamu Ichikawa Semiconductor integrated circuit and memory test method
CN1493988A (zh) * 2002-08-30 2004-05-05 松下电器产业株式会社 半导体集成电路和存储器测试方法
CN1934455A (zh) * 2004-03-26 2007-03-21 爱德万测试株式会社 测试装置与测试方法
CN101052887A (zh) * 2004-11-10 2007-10-10 皇家飞利浦电子股份有限公司 可测试集成电路
US20070047337A1 (en) * 2005-08-24 2007-03-01 Nec Electronics Corporation Interface circuit and semiconductor device
US20070203659A1 (en) * 2006-02-27 2007-08-30 Takahiro Yamaguchi Measuring apparatus, measuring method, testing apparatus, testing method, and electronics device
CN102317803A (zh) * 2008-07-09 2012-01-11 爱德万测试株式会社 测试装置、测试方法和移相器
CN102077505A (zh) * 2008-07-25 2011-05-25 株式会社爱德万测试 时钟转换电路以及使用其的试验装置
CN101631051A (zh) * 2009-08-06 2010-01-20 中兴通讯股份有限公司 时钟调整装置及方法
JP2016095175A (ja) * 2014-11-13 2016-05-26 セイコーエプソン株式会社 半導体集積回路の試験装置、試験システム、及び、試験方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杜英;郝茂森;: "基于DDS和FPGA的频率特性测试仪", 现代电子技术, no. 04 *

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Publication number Publication date
US11320483B2 (en) 2022-05-03
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