CN101052887A - 可测试集成电路 - Google Patents
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Abstract
一种集成电路(1)，包括具有时钟输出的内部时钟电路(12)，用于为集成电路(1)的功能电路(10)提供时钟。所述集成电路配置有在测试期间使用的计数器电路(16)和状态保持电路(18)。将所述集成电路切换到测试模式，并且发送测试时间间隔开始的信号。从所述测试时间间隔开始的时候，对来自内部时钟电路12的时钟脉冲进行计数，并且如果所述内部时钟电路从所述测试时间间隔开始后已经产生多于预定数目的时钟脉冲，则将状态保持电路(18)锁定至预定状态。从集成电路(1)读出与在所述测试时间间隔中状态保持电路(18)是否已经达到所述预定状态有关的信息，而且测试估计装置(2)使用所述信息来接受或拒绝集成电路(1)。
Description
技术领域
本发明涉及一种具有可测试内部时钟电路的可测试集成电路。
背景技术
如US专利No.6,131,173所述，集成电路可以包含多个时钟域。该集成电路通常配置有多个内部时钟电路，所述多个内部时钟电路用于为集成电路中的功能电路的不同部分提供时钟。许多这样的时钟电路包含分频器，例如，用于产生从更高频率的基准信号下分频而得到的时钟信号，或用于提供下分频后的时钟信号以锁定到基准信号。该时钟电路的测试通常包括对时钟信号的时间和频率进行测量。这可以通过将集成电路切换到测试模式来实现，其中来自内部时钟电路的时钟信号与集成电路的外部管脚相连。然后，使用与这些管脚相连的测试设备来测量时钟信号的性质。
然而，难以对集成电路以外的高频时钟信号进行布线。至少这要求在集成电路内部的电路和测试环境两方面相当可观的电路开销。因为现代集成电路中的内部时钟信号的数目趋于增加，因而该开销也增加。
可选地，已经知道为了测试的目的而把时钟信号测量电路包括在集成电路内。典型地，这包括内部计数器电路的使用，所述内部计数器电路接收内部时钟信号和外部使能信号，以在外部定义的时间点开始和停止计数。随后从计数器中读取所得到的计数，并且确定其是否在可接受的范围内。在这个方法中，对外部定时信号的需求使测试变得复杂，因为这需要专用的测试设备。同样，需要读出计数和/或将计数与可接受范围的界限值相比较引起测试设备和/或测试时间方面的开销。
发明内容
其中，本发明的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销对内部时钟电路的有效方面进行测试。
其中，本发明的一个目的在于提出了一种测试方法，所述方法利用测试时间和专用测试设备方面的最小开销对集成电路的内部时钟电路的有效方面进行测试。
其中，本发明的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对多个内部时钟电路的有效方面进行测试。
其中，本发明的一个目的在于提出了一种测试方法，所述方法例如测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对集成电路的多个内部时钟电路的有效方面进行测试。
权利要求1提出了根据本发明的集成电路。根据本发明，集成电路配置有包括状态保持电路的测试电路，当来自内部时钟电路的时钟脉冲计数达到阈值时，所述状态保持电路被锁定至预定状态。将所述电路设置为使时钟脉冲不能引起从所述状态的逆转变。在测试期间从集成电路读出测试信息，所述测试信息与在测试时间间隔内状态保持电路是否已经达到预定状态有关。该测试信息不提供精确的频率测量：所述电路只确保高于阈值的频率差不会影响测试信息。根据这个检测结果所进行的测试基于如下认识：典型地，时钟电路中最重要的缺陷与时钟分频器电路中的逻辑缺陷有关，这引起了严重偏离额定时钟频率的时钟频率。这种缺陷揭示出所得到的时钟频率具有明显的偏差，这无需从集成电路读出时钟计数值就可以检测到。在内部时钟信号的控制下进行不可逆转变的电路可以针对这个偏差而利用最小开销执行鲁棒性测试。
在另外的实施例中，不同的内部时钟电路的输出被多路复用到共用的计数器和状态保持电路。因为使用状态保持电路的测试不受高于阈值频率的频率差的影响，所以多个时钟电路可以共用测试电路以产生测试结果，同时仅要求很少的电路开销。
优选地，将管脚多路复用电路设置为：在测试期间，把状态保持电路的输出与集成电路的外部管脚相连。以这种方式，可以直接读出状态保持电路的状态，即无需首先通过扫描链对测试结果进行移位。这意味着能够在外部选择能够对状态保持电路的状态进行采样的时间点。通过在不同的时间点进行采样，可以获得对频率的估计而无需集成电路外部的时钟信号。
附图说明
将通过使用附图的非限制性示例来描述本发明的这些和其他目的以及优势方面。
图1示出了集成电路的一部分；
图1a示出了测试配置；
图2示出了测试期间的定时；以及
图3-4示出了另外的集成电路。
具体实施方式
图1示出了集成电路1的一部分，具有功能电路10和与功能电路10的时钟输入相连的内部时钟电路12。针对测试目的，集成电路包括测试接口电路14、分频器16和置位/复位触发器18。测试接口电路14具有测试时钟输入TCK、测试数据输入TDI和测试结果输出TDO。此外，测试接口电路的输出与分频器16和置位/复位触发器18的复位输入相连。内部时钟电路12的输出与分频器16的输入相连。分频器16的输出与置位/复位触发器18的置位输入相连。置位/复位触发器18的输出与测试接口电路14的输入相连。应该理解的是，附图仅示出了最少的细节。实际上，集成电路的许多输入和输出端将与功能电路10相连。内部时钟电路12可以与时钟基准端相连。优选地，测试接口电路可以包括管脚多路复用器，所述管脚多路复用器具有与置位/复位触发器18的输出相连的输入，还具有与测试数据输出TDO不同的集成电路的外部端子19相连的输出。典型地，该管脚多路复用器具有一个或更多另外的输入，例如与在正常操作期间产生结果的另一个电路(未示出)和/或产生测试结果的其他电路相连。可选地，在正常操作期间，可以将管脚多路复用器的外部端子用作集成电路的输入。可选地，可以将测试集成电路14配置为把置位/复位触发器18的输出经由扫描链与测试数据输出TDO相连。
此外，典型地，功能电路10的一部分可以与测试接口电路相连，所述测试接口电路用于从测试数据输入TDI接收测试数据和/或向测试数据输出提供测试结果(相反地，测试接口电路14可以在针对功能电路的输入和输出端接收和提供测试数据)。此外，可以将时钟切换电路配置为：在测试期间，由测试时钟电路取代功能电路10的输入处的时钟信号。
分频器电路16可以按照任意合适的方式来实现，例如2分频电路的级联，或更一般地为诸如寄存器和加法器的组合之类的计数器电路，其中每当接收到时钟脉冲时，加法器形成来自寄存器的数字与存储在寄存器中的预定数字(例如1)之和。
典型地，时钟电路12还包含分频器电路(未示出)或其他的逻辑电路，例如用于对时钟信号进行下分频和/或调节时钟信号的相位从而把下分频后的时钟信号锁相至基准信号。作为另一个示例，另外的分频器电路可以对时钟源信号进行下分频以产生时钟信号。尽管仅示出一个内部时钟电路12，然而可以存在更多的内部时钟电路。
在正常操作中，内部时钟电路12向功能电路的至少一部分提供时钟信号。如图1a所示，为了测试的目的，把集成电路1或包含集成电路的电子电路与测试装置2相连，所述测试装置2被构造用于向集成电路施加测试接口电路14的控制信号和测试数据，并用于接收测试结果。例如，针对这个目的可以使用扫描测试接口。当执行测试时，测试装置2向测试接口电路14施加控制信号，致使测试接口电路14将集成电路1切换到测试模式。
图2示出了测试模式的操作期间所使用的信号。第一信号表示来自内部时钟电路12的时钟信号20。第二信号22表示测试时钟信号，而第三信号表示置位/复位触发器18的输出信号(象征性地示出了信号的相对频率；实际上典型地，时钟频率将会高得多)。
在测试操作期间，测试接口电路14在由测试时钟信号22定义的时间间隔的开始时(当使用计数器电路来实现分频器时，典型地，“复位”包括将计数设定为初始值)对置位/复位触发器18和分频器16进行复位。在所述时间间隔结束时(由示例中的测试时钟22的下降沿26来标记)，测试接口电路14从置位/复位触发器18中复制输出信号。
在所述时间间隔期间，分频器16对时钟信号20中的时钟脉冲数目有效地进行计数，并且当所述时间间隔中出现时钟脉冲的阈值数目时对置位/复位触发器18进行置位。结果，如果时钟信号的频率高于阈值，那么测试接口电路14将从置位/复位触发器18接收第一逻辑值；如果时钟信号的频率低于阈值，那么测试接口电路14将从置位/复位触发器18接收第二逻辑值。
测试数据接口14经由集成电路的外部端子19向测试装置馈送关于逻辑值的信息。测试装置使用该信息以决定是否应该拒绝该集成电路。典型地，测试接口14中的控制信号选择管脚多路复用器的输入，从所选择的输入把数据提供给外部端子19。当需要逻辑值时，将控制信号提供给测试接口以选择置位/复位触发器18的输出。当只有置位/复位触发器18的输出需要与外部端子相连时，可以省略管脚多路复用器。
可选地，置位/复位触发器18的输出可以与测试接口电路14相连，用于将逻辑值馈送到测试数据输出TDO。另外可选地，可以把逻辑值与其他结果在测试接口14内进行组合，以汇集成组合的测试结果。例如，可以将逻辑值或组合的测试结果通过串行扫描链移位寄存器移出测试接口14。在这种情况下，例如，可以将逻辑值或组合的测试结果与从功能电路10捕获的测试结果一起移出。以这种方式，能够以简单的方式使用常规扫描测试装置来测试包括时钟电路的集成电路，而无需专用测试设备。
使用管脚多路复用器向外部管脚馈送置位/复位触发器18的输出信号具有这样的优势：可以从集成电路1外部观察置位/复位触发器18的输出转变的定时，与扫描链中捕获的定时无关。在实施例中，测试器2以关于计数开始的各个不同延迟对外部管脚处的输出信号进行采样。以这种方式，根据在样本表示已经对置位/复位触发器18进行置位之前所需的延迟，测试器2能够获得对时钟信号频率的更为精确的估计。
应该注意的是，尽管优选地将分频器电路16复位到精确限定的状态(即分频器电路16的分频后输出信号在分频后信号周期中的预定相位处开始，例如在所述周期开始时开始)，然而复位到较低精确限定状态可以满足本发明的目的。例如，如果分频器包括多个级联的2分频电路，那么仅需对处于所述级联的低频端的多个电路进行复位。如果没有对高频端处的多个2分频电路进行复位，这不会对测试产生显著的影响。
图3示出了包括多个内部时钟电路12的集成电路，所述多个内部时钟电路12共用分频器电路16和置位/复位触发器18。提供有多路复用器30，它的输入与内部时钟电路12的时钟输出相连，而它的输出与分频器电路16的输入相连。测试接口电路14的输出与多路复用器30的控制输入相连。作为实例，已经示出了具体实现，其中置位/复位触发器18的输出与测试接口14相连，用于向测试数据输出TDO提供逻辑值。然而，应该理解的是，优选地使用图1中的备选方式，其中将所述逻辑值经由管脚多路复用器提供给集成电路的外部端子。
在操作中，测试接口电路1 4通过向多路复用器30施加控制信号而选择在什么时候、对哪一个时钟电路12进行测试。每当对时钟电路12进行测试时，在时间间隔期间，所述时钟电路12的输出与分频器电路16的输入相连，在所述时间间隔开始时，对置位/复位触发器18和分频器电路16进行复位，并且测试接口电路14在所述时间间隔结束时加载与置位/复位触发器的状态有关的信息。例如，使用外部命令或在选择连续时钟电路的内部程序的控制下，控制测试接口电路14以选择时钟电路。
图3的电路能够处理不同频率的时钟信号的测试。然而，如果在不同时钟信号的频率之间存在较大的差异，可以将一个或更多预分频器添加到多路复用器30的输入之前，从而即使施加到功能电路10的时钟信号具有相差很大的频率，施加到多路复用器的信号也会具有可比较的频率。
图4示出了电路的示例，其中已经将预分频器电路40添加到时钟电路12的输出和多路复用器电路30的输入之间。
应该理解的是，本发明不局限于已经示出的电路。例如，作为所使用的置位/复位触发器18的备选，分频器16可以具有与其输出相连的禁用输入。在该实施例中，一旦分频器16已经达到阈值，则分频器16的操作被禁用，而当测试接口电路14对分频器16进行复位时，分频器16的操作恢复。还可以通过在时钟电路12和分频器16之间添加门电路(未示出)来实现禁用，所述门电路具有与分频器电路16的输出相连的禁用输入，从而一旦已经接收到阈值数目的脉冲，就阻塞来自时钟电路14的其它时钟脉冲。在另外的实施例中，分频器16与时钟电路12相连，从而一旦已经接收到阈值数目的脉冲就停止整个时钟电路12。
优选地，使用预定的阈值，但是在另一个实施例中，测试接口电路14与分频器电路16相连，以从多个可编程阈值中选择阈值。为此，可以在时钟电路12和分频器16之间提供可编程预定标器(pre-scaler)。
在测试期间可以执行各种测试。在第一类型的测试中，测试时钟信号的频率是否高于阈值。针对这种类型的测试，分频的开始和置位/复位触发器的采样之间的时间间隔应该至少很长，以使时钟电路12正常操作时产生阈值数目的脉冲。如果时钟电路12的逻辑电路中存在导致明显较低频率的缺陷，则会检测到错误。
在第二类型的测试中，测试时钟信号的频率是否没有超过阈值。针对这种类型的测试，分频的开始和置位/复位触发器的采样之间的时间间隔应该至多长达使时钟电路12正常操作时不会产生阈值数目的脉冲。如果时钟电路12的逻辑电路中存在导致明显较高频率的缺陷，则会检测到错误。
可以使用相同的电路来执行第一和第二类型的测试。例如，这可以通过使用分频器电路16之前的可编程预定标器来实现，所述可编程预定标器由测试接口电路14来控制。在该实施例中，测试接口电路把预定标器设置为：以执行第一类型测试时的分频比大于执行第二类型测试时的分频比而执行分频。可选地，可以通过执行各自的测试来实现不同的测试，其中将不同的持续时间用于分频的开始和置位/复位触发器18的采样之间的时间间隔。
当用一系列不同的测试时钟频率重复进行测试、从而分频器16的复位和置位/复位触发器18的采样之间的时间间隔的持续时间呈现为一系列不同的值时，能够使用图1中的电路执行精确的频率测量。然而，如果常规上需要精确测量，其计数输出能够由测试接口电路14进行采样的时钟计数器电路是优选的。因为需要执行多个测量，除非例外，否则图1的电路应当用于执行该精确测量。
Claims (5)
1.一种可测试集成电路(1)，包括：
-测试接口电路(14)，被设置为将所述集成电路在功能操作模式和测试模式之间进行切换；
-具有时钟输出的内部时钟电路(12)，用于至少在所述功能操作模式下为所述集成电路的功能电路(10)提供时钟；
-测试电路(16、18)包括：
脉冲计数电路(16)，具有与时钟输出相连的时钟输入；
状态保持电路(18)，与脉冲计数电路(16)相连或作为脉冲计数电路(18)的一部分，被设置为：在测试接口电路(14)定义的时间间隔开始后，当已经把阈值数目的时钟脉冲施加到所述时钟输入时，状态保持电路(18)将锁定至预定状态；
测试接口电路(14)与状态保持电路(18)相连，用于从所述集成电路读出与在所述时间间隔结束之前所述状态保持电路是否已经达到所述预定状态有关的信息。
2.根据权利要求1所述的可测试集成电路，其中，时钟电路(12)是多个时钟电路(12)中的一个，每一个时钟电路(12)具有各自的时钟输出，用于为功能电路(10)提供时钟，所述集成电路包括连接于时钟电路(12)的时钟输出和脉冲计数电路(16)的时钟输入之间的多路复用电路(30)，所述多路复用电路(30)的控制输入与测试接口电路(14)相连，用于在测试命令的控制下控制多路复用电路(30)把哪一个时钟电路(12)与脉冲计数电路(16)的时钟输入相连。
3.根据权利要求1所述的可测试集成电路，其中，测试接口电路(14)包括管脚多路复用电路，所述管脚多路复用电路具有与状态保持电路(18)的输出相连的输入和与集成电路(1)的外部端子相连的输出。
4.一种对集成电路(1)进行测试的方法，所述集成电路(1)包括具有时钟输出的内部时钟电路(12)，用于至少在功能操作模式下为所述集成电路的功能电路(10)提供时钟，所述方法包括：
-将所述集成电路切换到测试模式，并且发送测试时间间隔开始的信号；
-从所述测试时间间隔开始的时候，对来自内部时钟电路(12)的时钟脉冲进行计数；
-如果所述内部时钟电路从所述测试时间间隔开始已经产生多于预定数目的时钟脉冲，则把状态保持电路(18)锁定至预定状态；
-读取与状态保持电路(18)在所述测试时间间隔中是否已经达到预定状态有关的信息；
-向测试估计装置(2)提供所述信息，以取决于所述信息而接受或拒绝所述集成电路。
5.根据权利要求4所述的方法，其中，集成电路(1)包括多个内部时钟电路(12)，每一个均具有各自的时钟输出，用于为功能电路(10)提供时钟，所述方法包括：把来自各自的时钟输出的时钟信号通过计数电路(16)依次与状态保持电路(18)相连，如果各自的时钟输出在各自的测试时间间隔开始后已经产生多于预定数目的时钟脉冲，那么每一个时钟信号均用于将所述状态保持电路锁定至预定状态。
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