JP2008519974A - 可試験性集積回路 - Google Patents

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Abstract

本発明は、集積回路(1)の機能回路(10)にクロック供給するためのクロック出力を有する内部クロック回路(12)を具えた集積回路(1)に関するものである。集積回路には、テスト中に使用するためのカウンタ回路(16)及び状態保持回路(18)が設けられている。集積回路がテストモードに切り換えられ、テスト時間間隔の始点が信号通知される。内部クロック回路(12)からのクロックパルスはテスト時間間隔の始点からカウントされ、クロック回路(12)が時間間隔の始点から所定数以上のクロックパルスを生成した場合に、状態保持回路(18)が所定状態にロックされる。テスト時間間隔中に状態保持回路(18)が所定状態に達したか否かついての情報は、集積回路(1)から読み出され、テスト評価装置(2)はこの情報を用いて、集積回路(1)を合格または不合格にする。

Description

本発明は、可試験性の内部クロック回路を有する可試験性の（テスタブルな）集積回路に関するものである。
米国特許第6,131,173号
米国特許第6,131,173号に記載のように、集積回路は複数のクロック領域を含み得る。こうした集積回路には通常、集積回路内の機能回路の異なる部分にクロック供給するために使用される複数の内部クロック回路が設けられている。クロック回路の多くは、例えばより高周波数の基準信号から分周されるクロック信号を発生するため、あるいはクロック信号を分周して基準信号に対してロックするための分周器を含む。
こうしたクロック回路のテストは通常、クロック信号の時間及び周波数の測定を行うことを含む。このことは、集積回路をテストモードに切り換えることによって行うことができ、テストモードでは、内部クロック回路からのクロック信号を集積回路の外部ピンに結合する。そしてこれらのピンに結合したテスト装置を使用してクロック信号の特性を測定する。
しかし、高周波数のクロック信号を集積回路外に送り出すことは困難である。このことは少なくとも、集積回路内部の回路及びテスト環境内の回路の両方の意味で、回路の大きなオーバヘッドを必要とする。現代の集積回路では内部クロック信号の数が増加する傾向にあるので、このオーバヘッドも増加する。
代案として、テスト目的のクロック信号測定回路を集積回路の内部に含めることが知られている。このことは一般に、内部クロック信号、及び外部的に規定した時点においてカウントを開始及び停止するための外部イネーブル信号を受信する内部カウンタ回路の使用を含む。その後に、結果的なカウント値をこのカウンタから読み取って、このカウント値が許容範囲内であるか否かを判定する。この方法では、外部的なタイミング信号の必要性がテストを複雑にする、というのは、特化したテスト装置がこの目的に必要だからである。また、カウント値を読み出す必要性及び／またはこのカウント値を許容範囲の境界値と比較する必要性が、テスト装置及び／またはテスト時間の意味でのオーバヘッドを生じさせる。
本発明の目的はとりわけ、内部クロック回路の動作態様を、時間及び特別なテスト装置の意味で最小のオーバヘッドでテストすることのできるテストをサポートする集積回路を提供することにある。
本発明の目的はとりわけ、集積回路の内部クロック回路の動作態様を、時間及び特別なテスト装置の意味で最小のオーバヘッドでテストする方法を提供することにある
本発明の目的はとりわけ、複数の内部クロック回路を共用テスト回路によって、時間及び特別なテスト装置の意味で最小のオーバヘッドでテストすることのできるテストをサポートする集積回路を提供することにある。
本発明の目的はとりわけ、集積回路の複数の内部クロック回路を共用テスト回路によって、時間及び特別なテスト装置の意味で最小のオーバヘッドでテストすることのできるテストをサポートする集積回路を提供することにある。
本発明による集積回路は請求項１に記載されている。本発明によれば、内部クロック回路からのクロックパルスのカウント数がしきい値に達すると所定状態にロックされる状態保持回路を具えたテスト回路を、集積回路に設ける。この回路は、クロックパルスがこの状態から逆遷移を生じ得ないように構成する。テスト中には、状態保持回路がテスト時間間隔内に所定状態に達したか否かについてのテスト情報を集積回路から読み出す。このテスト情報は正確な周波数測定値を提供するものではなく：この回路は単に、しきい値を上回る周波数差がテスト情報に影響することがあり得ないことを保証するに過ぎない。
こうした検出結果に基づくテストは、クロック回路における最も重大な故障の代表的なものは、公称クロック周波数から大きく外れたクロック周波数を生じさせるクロック分周回路における論理の故障に関係する、という認識に基づく。この種の故障は、結果的なクロック周波数の大幅な逸脱として現われ、クロックのカウント値を集積回路から読み出す必要なしに検出することができる。内部クロック信号の制御下で不可逆的な遷移を行う回路は、こうした逸脱についての最小のオーバヘッドでの強固なテストを実行することを可能にする。
別な好適例では、異なる内部クロック回路が、多重化されて共用カウンタ及び状態保持回路に至る出力を有する。状態保持回路を用いたテストは、しきい値周波数を上回る周波数差には影響されないので、多数のクロック回路がテスト回路を共用して、小さな回路オーバヘッドしか必要とせずにテスト結果を生成することができる。
ピン多重回路を設けて、テスト中に、状態保持回路の出力を集積回路の外部ピンに結合することが好ましい。このようにして、状態保持回路の状態を直接、即ち、テスト結果をまずスキャンチェインに通してシフトすることなしに読み出すことができる。このことは、状態保持回路の状態をサンプリングすることのできる時点を外部的に選択することができることを意味する。異なる時点でサンプリングすることによって、集積回路外部のクロック信号を必要とせずに周波数の推定値を得ることができる。
本発明のこれら及び他の目的、及び有利な態様は、以下の図面を用いた非限定的な実施例によって説明する。
図１に、集積回路１の一部分を示し、この部分は機能回路１０、及び機能回路１０のクロック入力に結合された内部クロック回路１２を有する。この集積回路はテスト目的で、テストインタフェース回路１４、分周器１６、及びセット／リセット・フリップフロップ１８を具えている。テストインタフェース回路１４は、テストクロック入力ＴＣＫ、テストデータ用の入力ＴＤＩ、及びテスト結果用の出力ＴＤＯを有する。さらに、テストインタフェース回路１４は、分周器１６及びセット／リセット・フリップフロップ１８の入力に結合された出力を有する。内部クロック回路１２は、分周器１６の入力に結合された出力を有する。分周器１６は、セット／リセット・フリップフロップ１８のセット入力に結合された出力を有する。セット／リセット・フリップフロップ１８は、テストインタフェース回路１４の入力に結合された出力を有する。
なお、この図は細部を最小限に示すものに過ぎない。実際には、集積回路の多数の入力及び出力端子が機能回路１０に結合されている。内部クロック回路１２はクロック基準端子に結合することができる。テストインタフェース回路１４は、セット／リセット・フリップフロップ１８の出力に結合された入力、及び集積回路のテストデータ出力ＴＤＯとは異なる外部端子１９に結合された出力を有するピン多重器（ピン・マルチプレクサ）を含むことができることが好ましい。こうしたピン多重器は一般に、１つ以上の別な入力を有し、これらは例えば、通常動作中に結果を生成する他の回路（図示せず）、及び／またはテスト結果を生成する他の回路に結合されている。あるいはまた、通常動作中に、ピン多重器の外部端子を集積回路の入力として用いることができる。あるいはまた、テストインタフェース回路１４は、セット／リセット・フリップフロップ１８の出力を、スキャンチェインを経由してテストデータ出力ＴＤＯに結合するように構成することができる。
さらに、機能回路１０の一部は一般に、テストインタフェース回路１４に結合されて、テストデータ入力ＴＤＩからテストデータを受信し、及び／またはテスト結果をテストデータ出力ＴＤＯに供給する（逆に、テストインタフェース回路１４が、その入力及び出力において、機能回路１０用のテストデータを受信及び供給することもできる）。また、クロック切り換え回路を設けて、テスト中に、機能回路１０の入力におけるクロック信号をテストクロック回路に置き換えることもできる。
分周回路１６はあらゆる適切な方法で実現することができ、例えば、２分周回路のカスケードとして、またはより一般的には、レジスタと加算器の組合せのようなカウンタ回路として実現することができ、ここで加算器は、クロックパルスを受信する毎に、レジスタからの数とレジスタに記憶された所定数（例えば１）との合計を求める。
クロック回路１２は一般に、別な分周回路（図示せず）、または他の論理回路、例えばクロック信号を分周する論理回路及び／またはクロック信号の位相を調整する論理回路を含み、これにより、分周されたクロック信号は基準信号に対して位相ロックされる。他の例として、別な分周回路がクロック源信号を分周してクロック信号を生成することができる。図には内部クロック回路１２を１つだけ示しているが、より多数のクロック回路が存在し得る。
通常動作では、内部クロック回路１２はクロック信号を機能回路の少なくとも一部に供給する。図１ａに示すように、集積回路１、あるいはこの集積回路を含む電子回路をテスト目的で、テストインタフェース回路１４用の制御信号及びテストデータを集積回路に供給すると共にテスト結果を受信するように構成されたテスト装置２に結合する。例えば、スキャンテスト・インタフェースをこの目的に使用することができる。テストを実行する際には、テスト装置２は制御信号をテストインタフェース回路１４に供給して、テストインタフェース回路１４に集積回路１をテストモードに切り換えさせる。
図２に、テストモードにおける動作中に使用する信号を示す。１番目の信号は内部クロック回路１２からのクロック信号２０を示す。２番目の信号２２はテストクロック信号を示し、３番目の信号はセット／リセット・フリップフロップの出力信号を示す（これらの信号の相対周波数を記号的に示し、実際には、クロック周波数は一般にずっと高い）。
動作中には、テストインタフェース１４は、テストクロック信号２２によって規定される時間間隔の始点でセット／リセット・フリップフロップ１８及び分周回路１６をリセットする（カウンタ回路を用いて分周器を実現する際には、「リセット」は一般にカウント値を初期値に設定することを含む）。この時間間隔の終点（この例ではテストクロック２２の立下がりエッジによって表わされる）では、テストインタフェース回路１４はセット／リセット・フリップフロップ１８から出力信号をコピーする。
上記時間間隔中には、分周回路１６はクロック信号２０におけるクロックパルスの数を有効にカウントし（数え）、この時間間隔中にしきい値数のクロックパルスが発生すると、セット／リセット・フリップフロップ１８をセットする。その結果、テストインタフェース回路１４は、クロック信号の周波数がしきい値を上回る場合にはセット／リセット・フリップフロップ１８から第１論理値を受信し、クロック信号の周波数がしきい値を下回る場合には第２論理値を受信する。
データインタフェース１４は、上記論理値についての情報を集積回路１の外部端子１９経由でテスト装置２に供給する。テスト装置２はこの情報を用いて、集積回路１を不合格にすべきか否かを決定する。テストインタフェース１４内の制御信号は一般に、多重器（マルチプレクサ）のピンを選択し、このピンからデータが外部端子１９に供給される。上記論理値を必要とする際には、制御信号をテストインタフェース１４に供給してセット／リセット・フリップフロップ１８の出力を選択する。セット／リセット・フリップフロップ１８の出力のみを外部端子１９に接続する必要がある際には、ピン多重器を省略することができる。
あるいはまた、セット／リセット・フリップフロップ１８の出力をテストインタフェース回路１４に結合して、上記論理値をテストデータ出力ＴＤＯに供給することができる。さらなる代案として、上記論理値をテストインタフェース１４の内部で他のテスト結果と線形結合して、組合せのテスト結果を編集することができる。上記論理値、またはこの組合せのテスト結果を、例えばシリアル（直列）スキャンチェイン・シフトレジスタを通してテストインタフェース１４外にシフト出力することができる。この場合には、上記論路値または組合せのテスト結果は、例えば機能回路１０から捕捉したテスト結果と共にシフト出力することができる。このようにして、通常のスキャンテスト装置を用いて、クロック回路を含む集積回路を、特別なテスト装置を必要としない簡単な方法でテストすることができる。
ピン多重器を使用してセット／リセット・フリップフロップ１８の出力信号を外部ピンに供給することは、セット／リセット・フリップフロップ１８の出力における遷移のタイミングを、スキャンチェイン内への捕捉のタイミングとは無関係に、集積回路１の外部から観測することができる、という利点を有する。具体例では、テスタ２が外部ピンにおける出力信号を、カウントの開始に対してそれぞれ異なる遅延をおいてサンプリングする。このようにして、テスタ２は、サンプルがセット／リセット・フリップフロップ１８がセットされたことを示す前に必要な遅延から、クロック信号の周波数のより正確な推定値を得ることができる。
なお、分周回路１６は正確に規定された状態に（即ち、これによりその分周された出力信号が、分周された信号の周期内の所定位相において（例えば、周期の始点において）開始されることが好ましいが、本発明の目的に対しては、より低い精度で規定された状態へのリセットで十分であり得る。例えば、分周器が複数の２分周回路をカスケード接続して構成される場合には、これらの回路のうち、カスケードの低周波数端にあるいくつかの回路のみをリセットする必要がある。高周波数端にあるいくつかの２分周回路をリセットしなくても、このことはテストに大きく影響しない。
図３に、分周回路１６及びセット／リセット・フリップフロップ１８を共用する複数の内部クロック回路１２を具えた集積回路を示す。多重器（マルチプレクサ）３０が設けられ、多重器３０は、内部クロック回路１２のクロック出力に結合された入力、及び分周回路１６の入力に結合された出力を有する。テストインタフェース回路１４は、多重器３０の制御入力に結合された出力を有する。
例として、セット／リセット・フリップフロップ１８の出力をテストインタフェース１４に結合して上記論理値をテストデータ出力ＴＤＯに供給する実現を示す。しかし、上記論理値をピン多重器経由で集積回路の外部端子に供給する図１の代案を用いることが好ましいことは明らかである。
動作中には、テストインタフェース回路１４は、制御信号を多重器３０に供給することによって、複数のクロック回路１２のどれをテストするかを選択する。クロック回路１２をテストする際に毎回、その出力を、ある時間間隔中に分周回路１６の入力に結合し、セット／リセット・フリップフロップ１８及び分周回路１６はこの時間間隔の始点でリセットされ、テストインタフェース回路１４には、この時間間隔の終点におけるセット／リセット・フリップフロップ１８の状態についての情報がロードされる。テストインタフェース回路１４は、例えば外部コマンドを用いて、あるいはクロック回路１２を逐次的に選択する内部プログラムの制御下でクロック回路１２を選択するように制御される。
図３の回路は、多様な周波数のクロック信号のテストを処理する。しかし、異なるクロック信号の周波数間に大きな相違が存在する場合には、１つ以上の前置分周器を加えて、これにより、機能回路１０に供給されるクロック信号が広範な異なる周波数を有する場合でも、多重器３０に供給される信号は同程度の周波数を有することができる。
図４に、前置分周器４０をクロック回路１２の出力と多重回路３０の入力との間に加えた回路の例を示す。
本発明は、図示した回路に限定されないことは明らかである。例えば、セット／リセット・フリップフロップ１８を使用することの代案として、分周器１６は、その出力に結合されたディスエーブル（無効化）入力を有することができる。この具体例では、一旦、分周器１６がしきい値に達すると分周器１６のさらなる動作がディスエーブル（無効）にされ、テストインタフェース回路１４によって分周器１６がリセットされると動作が再開される。ディスエーブルは、ゲート回路（図示せず）をクロック回路１２と分周器１６との間に追加することによっても実現することができ、このゲート回路は分周器１６の出力に結合されたディスエーブル入力を有し、これにより、一旦、しきい値数のパルスを受信すると、クロック回路１２からのさらなるクロックパルスをブロック（阻止）する。別な具体例では、分周器１６がクロック回路１２に結合されて、一旦、しきい値数のパルスを受信すると、クロック回路１２全体を停止させる。
所定しきい値を用いることが好ましいが、他の具体例では、テストインタフェース回路１４を分周回路１６に結合して、プログラム可能（プログラマブル）な複数のしきい値からしきい値を選択する。この目的で、プログラム可能なプリスケーラ（前置増減器）を、クロック回路１２と分周器１６との間に設けることができる。
テスト中には、種々のテストを実行することができる。第１の種類のテストでは、クロック信号の周波数がしきい値を上回るか否かをテストする。この種のテストのために、分周の開始とセット／リセット・フリップフロップのサンプリングとの間の時間間隔は、少なくとも、クロック回路１２が通常の動作をする際にしきい値数のパルスを発生するような長さにすべきである。クロック回路１２の論理回路内に、大幅に低い周波数に至らせる故障が存在する場合には、エラーが検出される。
第２の種類のテストでは、クロック信号の周波数がしきい値を超えないか否かをテストする。この種のテストのために、分周の開始とセット／リセット・フリップフロップのサンプリングとの間の時間間隔は、最大でも、クロック回路１２が通常の動作をする際にしきい値数のパルスを生成しないような長さにすべきである。クロック回路１２の論理回路内に大幅に高い周波数に至らせる故障が存在する場合には、エラーが検出される。
上記第１及び第２の種類のテストは共に、同じ回路を用いて実行することができる。このことは例えば、分周回路１６の前段に、テストインタフェース回路１４によって制御されるプログラム可能なプリスケーラを用いることによって実現することができる。この具体例では、テストインタフェース回路１４は上記プリスケーラを、第１の種類のテストを実行する際には第２の種類のテストを実行する際よりも高い分周比で分周するように設定する。あるいはまた、分周の開始とセット／リセット・フリップフロップ１８のサンプリングとの間の時間間隔用に異なる持続時間を用いるそれぞれのテストを実行することによって、異なる種類のテストを実現することができる。
さらに、一連の異なるテストクロック周波数でテストを反復し、分周器１６のリセットとセット／リセット・フリップフロップ１８との間の時間間隔の持続時間が一連の異なる値をとる際にも、図１の回路で正確な周波数測定を実行することが可能である。
しかし、正確な測定が日常的に必要である場合には、その出力がテストインタフェース回路１４によってサンプリング可能なクロックカウンタ回路が好ましい。複数の測定を実行する要求により、こうした正確な測定を実行するために、図１の回路は、できる限り例外的にのみに使用するべきである。
集積回路の一部を示す図である。 テスト構成を示す図である。 テスト中のタイミングを示す図である。 別な集積回路を示す図である。 別な集積回路を示す図である。

Claims (5)

  1. 可試験性の集積回路(1)において、
    前記集積回路を、機能動作モードとテストモードとの間で切り換えるように構成されたテストインタフェース回路(14)と；
    少なくとも前記機能動作モードにおいて、前記集積回路の機能回路(10)にクロック供給するためのクロック出力を有する内部クロック回路(12)と；
    テスト回路(16, 18)とを具え、
    前記テスト回路は、
    前記クロック出力に結合されたクロック入力を有するパルスカウント回路(16)と；
    前記パルスカウント回路(16)に結合されるか、または前記パルスカウント回路(16)の一部である状態保持回路(18)であって、前記テストインタフェース回路(14)によって規定された時間間隔の始点に続いて、しきい値数のクロックパルスが前記クロック入力に供給された際に、所定状態にロックされるように構成された状態保持回路(18)とを具え、
    前記テストインタフェース回路(14)は前記状態保持回路(18)に結合されて、前記状態保持回路が前記時間間隔の終点より前に前記所定状態に達したか否かについての情報を前記集積回路から読み出すことを特徴とする可試験性集積回路。
  2. 前記クロック回路(12)は複数のクロック回路(12)の１つであり、前記複数のクロック回路(12)の各々が、前記機能回路(10)にクロック供給するためのそれぞれのクロック出力を有し、前記集積回路が、前記複数のクロック回路(12)と前記パルスカウント回路(16)の前記クロック入力との間に結合された多重回路(30)を具え、前記多重回路(30)は、前記テストインタフェース回路(14)に結合された制御入力であって、テストコマンドの制御下で前記多重回路(30)を制御して、前記複数のクロック回路(12)のうち１つのクロック回路(12)を前記パルスカウント回路(16)の前記クロック入力に結合するための制御入力を有することを特徴とする請求項１に記載の可試験性集積回路。
  3. 前記テストインタフェース回路(14)は、前記状態保持回路(18)の出力に結合された入力、及び前記集積回路(1)の外部端子に結合された出力を有することを特徴とする請求項１に記載の可試験性集積回路。
  4. 内部クロック回路(12)を具えた集積回路(1)をテストする方法であって、前記内部クロック回路は、少なくとも機能動作モードにおいて前記集積回路の機能回路(10)にクロック供給するためのクロック出力を有する、集積回路のテスト方法において
    前記集積回路をテストモードに切り換え、テスト時間間隔の始点を信号通知するステップと；
    前記内部クロック回路(12)からのクロックパルスを、前記テスト時間間隔の始点からカウントするステップと；
    前記内部クロック回路が、前記テスト時間間隔の始点から所定数以上のクロックパルスを生成した場合に、状態保持回路(18)を所定状態にロックするステップと；
    前記状態保持回路(18)が前記テスト時間間隔中に前記所定状態に達したか否かについての情報を読み出すステップと；
    前記情報に応じて前記集積回路を合格または不合格にするテスト評価装置(2)に、前記情報を供給するステップと
    を具えていることを特徴とする集積回路のテスト方法。
  5. 前記集積回路(1)が複数の内部クロック回路(12)を具え、前記複数の内部クロック回路の各々が、前記機能回路(10)にクロック供給するためのそれぞれのクロック出力を有し、
    前記方法は、前記クロック出力のそれぞれからのクロック信号を逐次的に、カウント回路(16)を通して前記状態保持回路(18)に結合して、前記クロック出力のそれぞれが、それぞれのテスト時間間隔の始点から所定数以上のクロックパルスを生成した場合に、前記状態保持回路を所定状態にロックするステップを具えていることを特徴とする請求項４に記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750618B1 (en) * 2006-07-25 2010-07-06 Integrated Device Technology, Inc. System and method for testing a clock circuit
US11821946B2 (en) 2021-09-15 2023-11-21 Nxp Usa, Inc. Built in self test (BIST) for clock generation circuitry

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259848A (ja) * 1992-03-11 1993-10-08 Nec Corp クロック発生装置
GB9417244D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Integrated circuit device and test method therefor
WO1998026301A1 (en) * 1996-12-13 1998-06-18 Koninklijke Philips Electronics N.V. Integrated circuit comprising a first and a second clock domain and a method for testing such a circuit
JP2853696B2 (ja) * 1997-02-26 1999-02-03 日本電気株式会社 Ｓｒｔｓ受信装置
MXPA02008946A (es) * 2000-03-24 2003-02-10 Thomson Licensing Sa Aparato oscilador que se puede probar y controlar para un circuito integrado.
DE60122960T2 (de) * 2000-04-20 2007-03-29 Texas Instruments Incorporated, Dallas Digitale eingebaute Selbsttestschaltungsanordnung für Phasenregelschleife
US6954887B2 (en) * 2001-03-22 2005-10-11 Syntest Technologies, Inc. Multiple-capture DFT system for scan-based integrated circuits
US7065684B1 (en) * 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits

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