KR20070085923A - 테스트가능 집적 회로 및 집적 회로 테스트 방법 - Google Patents

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KR20070085923A
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쿠이퍼 스티븐 에이치 데
그램 프란시스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

집적 회로(1)의 기능 회로(10)를 클록킹하기 위한 클록 출력을 갖는 내부 클록 회로(12)를 포함하는 집적 회로(1)가 제공된다. 집적 회로에는 테스트 동안 이용하기 위한 카운터 회로(16) 및 상태 유지 회로(18)가 제공된다. 집적 회로는 테스트 모드로 스위칭되며, 테스트 시간 기간의 시작이 시그널링된다. 내부 클록 회로(12)로부터의 클록 펄스가 테스트 시간 기간의 시작으로부터 카운트되고, 내부 클록 회로가 테스트 시간 기간의 시작으로부터 사전결정된 수의 클록 펄스보다 많은 클록 펄스를 생성하는 경우, 상태 유지 회로(18)는 사전결정된 상태로 로킹된다. 상태 유지 회로(18)가 테스트 시간 기간에서 사전결정된 상태에 도달했는지의 여부에 관한 정보가 집적 회로(1)로부터 판독되며, 그 정보는 테스트 평가 장치(2)에 의해, 집적 회로(1)를 수용 또는 거절하는데 이용된다.

Description

테스트가능 집적 회로 및 집적 회로 테스트 방법{TESTABLE INTEGRATED CIRCUIT}
본 발명은 테스트가능 내부 클록 회로를 갖는 테스트가능 집적 회로에 관한 것이다.
미국 특허 제 6,131,173 호에 기술된 바와 같이, 집적 회로는 복수의 클록 영역을 포함할 수 있다. 그러한 집적 회로에는 통상적으로, 집적 회로내의 기능 회로들의 상이한 부분들을 클록킹하는데 이용되는 복수의 내부 클록 회로가 제공된다. 이들 클록 회로 중 많은 회로는, 예를 들면, 고주파수 기준 신호로부터 분배(divided down)되는 클록 신호를 생성하기 위해서, 또는 기준 신호로 로킹하기 위한 클록 신호의 분배된 버전을 제공하기 위해서, 주파수 분배기를 포함한다.
통상적으로, 그러한 클록 회로의 테스트는 클록 신호의 시간 및 주파수 측정을 행하는 것을 포함한다. 이것은 집적 회로를 테스트 모드로 스위칭함으로써 수행될 수 있는데, 테스트 모드에서는 내부 클록 회로로부터의 클록 신호가 집적 회로의 외부 핀에 접속된다. 그 후, 그러한 핀에 접속된 테스트 장치를 이용하여, 클록 신호의 속성을 측정한다.
그러나, 집적 회로로부터 고주파수 클록 신호를 라우팅하는 것은 어렵다. 적어도 이것은 집적 회로 내부의 회로의 관점에서 및 테스트 환경에서, 상당한 회로 오버헤드를 요구한다. 현대의 집적 회로에서는 내부 클록 신호의 수가 증가하는 경향이 있으므로, 이러한 오버헤드가 또한 증가하게 된다.
대안으로서, 테스트의 목적으로 집적 회로 내부에 클록 신호 측정 회로를 포함하는 것이 알려져 있다. 전형적으로, 이것은 내부 클록 신호 및 외부 엔에이블링 신호를 수신하여, 외부적으로 정의된 시점에서의 카운트를 시작 및 중지시키는 내부 카운터 회로의 이용을 포함한다. 결과적인 카운트는 차후에 카운터로부터 판독되고, 그것이 수용가능한 범위 이내인지의 여부가 결정된다. 이러한 방안에서, 외부 타이밍 신호에 대한 필요성은 테스트를 복잡하게 하는데, 그 이유는, 그러한 목적을 위해 특별한 테스트 장치가 필요하기 때문이다. 또한, 카운트를 판독하고/하거나 카운트를 수용가능한 범위에 대한 경계 값과 비교해야 하는 필요성은, 테스트 장치 및/또는 테스트 시간의 관점에서 오버헤드를 초래한다.
발명의 개요
다른 것들 중에서, 본 발명의 목적은 테스트 시간 및 특별한 테스트 장치의 관점에서의 오버헤드를 최소화하면서, 내부 클록 회로의 동작 양상이 테스트될 수 있는 테스트를 지원하는 집적 회로를 제공하는 것이다.
다른 것들 중에서, 본 발명의 목적은 테스트 시간 및 특별한 테스트 장치의 관점에서의 오버헤드를 최소화하면서, 집적 회로의 내부 클록 회로의 동작 양상을 테스트하는 방법을 제공하는 것이다.
다른 것들 중에서, 본 발명의 목적은 테스트 시간 및 특별한 테스트 장치의 관점에서의 오버헤드를 최소화하면서, 공유된 테스트 회로에 의해 복수의 내부 클록 회로의 동작 양상이 테스트될 수 있는 테스트를 지원하는 집적 회로를 제공하는 것이다.
다른 것들 중에서, 본 발명의 목적은 테스트 시간 및 특별한 테스트 장치의 관점에서의 오버헤드를 최소화하면서, 공유된 테스트 회로에 의해 집적 회로의 복수의 내부 클록 회로의 동작 양상을 테스트하는 방법을 제공하는 것이다.
본 발명에 따른 집적 회로가 청구항 1에 개시된다.
본 발명에 따르면, 집적 회로는 내부 클록 회로로부터의 클록 펄스의 카운트가 임계값에 도달할 때, 사전결정된 상태로 로킹되는 상태 유지 회로를 포함하는 테스트 회로를 구비한다. 회로는 클록 펄스가 해당 상태로부터의 역 전이를 초래할 수 없도록 배열된다. 테스트 동안, 상태 유지 회로가 테스트 시간 기간 내에 사전결정된 상태에 도달했는지의 여부에 관한 정보가 집적 회로로부터 판독된다. 이러한 테스트 정보는 정확한 주파수 측정을 제공하지 않는데, 즉, 회로는 단지 임계값을 초과하는 주파수 차이가 테스트 정보에 영향을 미치는 것을 보장한다. 그러한 검출 결과에 근거한 테스트는, 클록 회로에서의 대부분의 중요한 결함은 전형적으로, 정상 클록 주파수로부터 훨씬 멀어지는 클록 주파수를 초래하는 클록 분배기 회로에서의 논리 결함과 관련된다는 사실에 근거한다. 이러한 유형의 결함은 집적 회로로부터 클록 카운트 값이 판독될 것을 요구하지 않으면서 검출될 수 있는 결과적인 클록 주파수의 커다란 비정상(aberration)을 보여준다. 내부 클록 신호의 제어하에 비가역 전이를 행하는 회로는, 최소한의 오버헤드로, 그러한 비정상에 대해 강건한 테스트를 수행할 수 있다.
다른 실시예에서, 상이한 내부 클록 회로는 공유된 카운터와 상태 유지 회로로 다중화된 출력을 갖는다. 상태 유지 회로를 이용한 테스트는 임계 주파수를 초과하는 주파수 차이에 의해 영향을 받지 않으므로, 테스트 회로는 많은 클록 회로에 의해 공유되어, 단지 적은 회로 오버헤드를 요구하면서, 테스트 결과를 생성할 수 있다.
바람직하게, 핀 다중화 회로를 제공하여, 테스트 동안 상태 유지 회로의 출력을 집적 회로의 외부 핀에 접속한다. 이러한 방식으로, 상태 유지 회로의 상태는 직접적으로 판독될 수 있는데, 즉, 처음에 테스트 결과를 스캔 체인을 통해 시프트하지 않고서 판독될 수 있다. 이것은 상태 유지 회로의 상태가 샘플링될 수 있는 시점들이 외부적으로 선택될 수 있음을 의미한다. 상이한 시점들에서 샘플링함으로써, 집적 회로 외부의 클록 신호를 요구하지 않으면서, 주파수의 평가가 얻어질 수 있다.
이하의 도면을 이용하여, 비제한적인 예를 통해, 본 발명의 이들 및 다른 목적과 바람직한 양상이 기술될 것이다.
도 1은 집적 회로의 부분을 도시한다.
도 1a는 테스트 구성을 도시한다.
도 2는 테스트 동안의 타이밍을 도시한다.
도 3 및 4는 다른 집적 회로들을 도시한다.
도 1은 기능 회로(10) 및 기능 회로(10)의 클록 입력에 접속된 내부 클록 회로(12)를 구비한 집적 회로(1)의 부분을 도시한다. 테스트의 목적으로, 집적 회로는 테스트 인터페이스 회로(14), 주파수 분배기(16) 및 세트/리세트 플립플롭(18)을 포함한다. 테스트 인터페이스 회로(14)는 테스트 클록 입력 TCK, 테스트 데이터에 대한 입력 TDI 및 테스트 결과에 대한 출력 TDO를 갖는다. 더욱이, 테스트 인터페이스 회로는 주파수 분배기(16) 및 세트/리세트 플립플롭(18)의 리세트 입력들에 접속된 출력을 갖는다. 내부 클록 회로(12)의 출력은 주파수 분배기(16)의 입력에 접속된 출력을 갖는다. 주파수 분배기(16)는 세트/리세트 플립플롭(18)의 세트 입력에 접속된 출력을 갖는다. 세트/리세트 플립플롭(18)은 테스트 인터페이스 회로(14)의 입력에 접속된 출력을 갖는다. 도면은 단지 최소한의 세부 사항을 도시함을 이해해야 한다. 실제로, 집적 회로의 많은 입력 및 출력 단자들이 기능 회로(10)에 접속될 것이다. 내부 클록 회로(12)는 클록 기준 단자에 접속될 수 있다. 바람직하게, 테스트 인터페이스 회로는 세트/리세트 플립플롭(18)의 출력에 접속된 입력 및 테스트 데이터 출력 TDO와는 상이한 집적 회로의 외부 단자(19)에 접속된 출력을 갖는 핀 다중화기를 포함할 수 있다. 전형적으로, 그러한 핀 다중화기는, 예를 들면, 정상 동작 동안에 결과를 생성하는 다른 회로(도시되지 않음), 및/또는 테스트 결과를 생성하는 다른 회로에 접속된 하나 이상의 다른 입력을 갖는다. 대안적으로, 핀 다중화기의 외부 단자는 정상 동작 동안 집적 회로의 입력으로서 이용될 수 있다. 대안적으로, 테스트 인터페이스 회로(14)는 세트/리세트 플립플롭(18)의 출력을 스캔 체인을 통해 테스트 데이터 출력 TDO에 접속하도록 배열될 수 있다.
더욱이, 기능 회로(10) 부분은 전형적으로 테스트 인터페이스 회로에 접속되어, 테스트 데이터 입력 TDI로부터의 테스트 데이터를 수신하고/하거나 테스트 결과를 테스트 데이터 출력에 공급할 것이다(반대로, 테스트 인터페이스 회로(14)는 기능 회로에 대한 입력 및 출력 단자에서 테스트 데이터를 수신 및 공급할 수 있음). 또한, 클록 스위칭 회로를 제공하여, 기능 회로(10)의 입력에서의 클록 신호를 테스트 동안 테스트 클록 회로에 의해 대체할 수 있다.
분배기 회로(16)는, 예를 들면, 2분배 회로들(divide-by-two circuits)의 캐스케이드, 또는 보다 일반적으로 레지스터와 가산기의 결합과 같은 카운터 회로와 같은 적절한 방식으로 구현될 수 있으며, 여기서, 가산기는 레지스터로부터의 수와 클록 펄스가 수신될 때마다 레지스터에 저장되는 사전결정된 수(예를 들면, 1)의 합을 형성한다.
전형적으로, 클록 회로(12)는 예를 들면, 클록 신호를 분배하고/하거나 클록 신호의 위상을 조절하여, 분배된 클록 신호가 기준 신호에 대해 위상 로킹(phase locked)되도록, 다른 분배기 회로(도시되지 않음) 또는 다른 논리 회로를 포함한다. 다른 예로서, 다른 분배기 회로는 클록 소스 신호를 분배하여, 클록 신호를 생성할 수 있다. 단지 하나의 내부 클록 회로(12)가 도시되지만, 더 많은 회로가 존재할 수 있다.
정상 동작시에, 내부 클록 회로(12)는 클록 신호를 기능 회로의 적어도 일부에 공급한다. 도 1a에 도시된 바와 같이, 집적 회로(1), 또는 집적 회로를 포함하는 전자 회로가 테스트 결과를 수신하기 위해서 뿐만 아니라, 테스트의 목적으로, 제어 신호를 테스트 인터페이스 회로(14)에 대해 인가하고, 테스트 데이트를 집적 회로에 인가하도록 구성되는 테스트 장치(2)에 접속될 것이다. 예를 들어, 이러한 목적을 위해 스캔 테스트 인터페이스가 이용될 수 있다. 테스트가 수행될 때, 테스트 장치(2)는 제어 신호를 테스트 인터페이스 회로(14)에 인가하여, 테스트 인터페이스 회로(14)가 집적 회로(1)를 테스트 모드로 스위칭하도록 한다.
도 2는 테스트 모드에서의 동작 동안 이용된 신호들을 도시한다. 제 1 신호는 내부 클록 회로(12)로부터의 클록 신호(20)를 도시한다. 제 2 신호(22)는 테스트 클록 신호를 도시하고, 제 3 신호는 세트/리세트 플립플롭(18)의 출력 신호를 도시한다(신호들의 상대적인 주파수가 상징적으로 도시되며, 사실상 클록 주파수는 전형적으로 훨씬 더 높을 것임).
테스트 동작 동안, 테스트 인터페이스 회로(14)는 테스트 클록 신호(22)에 의해 정의된 시간 기간의 시작시에 세트/리세트 플립플롭(18) 및 분배기 회로(16)를 리세트한다(카운터 회로가 분배기를 구현하는데 이용되는 경우, 전형적으로 "리세트"는 카운트를 초기 값으로 세트하는 것을 포함함). (예에서, 테스트 클록(22)의 상승 에지(26)에 의해 표시된) 시간 기간의 끝에서, 테스트 인터페이스 회로(14)는 세트/리세트 플립플롭(18)으로부터의 출력 신호를 복제한다.
시간 기간 동안, 분배기 회로(16)는 클록 신호(20)에서의 클록 펄스의 수를 유효하게 카운트하고, 클록 펄스의 임계 수가 시간 기간에서 발생될 때, 세트/리세트 플립플롭(18)을 세트한다. 그 결과, 테스트 인터페이스 회로(14)는, 클록 신호의 주파수가 임계값을 초과하는 경우 세트/리세트 플립플롭(18)으로부터의 제 1 논리 값을 수신하고, 클록 신호의 주파수가 임계값 미만인 경우 제 2 논리 값을 수신할 것이다.
테스트 데이터 인터페이스(14)는 논리 값에 관한 정보를, 집적 회로의 외부 단자(19)를 통해 테스트 장치로 공급한다. 테스트 장치는 이러한 정보를 이용하여, 집적 회로가 거절되어야 하는지의 여부를 결정한다. 전형적으로, 테스트 인터페이스(14)에서의 제어 신호는 핀 다중화기의 입력을 선택하며, 핀 다중화기로부터 외부 단자(19)로 데이터가 공급될 것이다. 논리 값이 요구되는 경우, 제어 신호는 세트/리세트 플립플롭(18)의 출력을 선택하도록 테스트 인터페이스로 공급된다. 세트/리세트 플립플롭(18)의 출력만이 외부 단자에 접속될 필요가 있는 경우, 핀 다중화기는 생략될 수 있다.
대안적으로, 세트/리세트 플립플롭(18)의 출력은, 논리 값을 테스트 데이터 출력 TDO로 공급하기 위해, 테스트 인터페이스 회로(14)에 접속될 수 있다. 다른 대안으로서, 논리 값은 다른 테스트 결과와 함께 테스트 인터페이스(14)에서 내부적으로 결합되어, 결합된 테스트 결과를 컴파일링할 수 있다. 논리 값 또는 결합된 테스트 결과는, 예를 들면, 테스트 인터페이스(14)로부터 직렬 스캔 체인 시프트 레지스터를 통해 시프트될 수 있다. 이 경우, 논리 값 또는 결합된 테스트 결과는, 예를 들면, 기능 회로(10)로부터 캡쳐된 테스트 결과와 함께 시프트될 수 있다. 이러한 방식으로, 종래의 스캔 테스트 장치를 이용하여, 클록 회로를 포함하는 집적 회로를, 특별한 테스트 장치를 요구하지 않으면서 간단한 방식으로 테스트할 수 있다.
세트/리세트 플립플롭(18)의 출력 신호를 외부 핀에 공급하기 위해 핀 다중화기를 이용하는 것은, 세트/리세트 플립플롭(18)의 출력에서의 전이 타이밍이, 스캔 체인내로의 캡쳐의 타이밍과는 독립적으로, 집적 회로(1) 외부로부터 관측될 수 있다. 일실시예에서, 테스터(2)는 카운트의 시작에 대해 각각 상이한 지연에서 외부 핀에서의 출력 신호를 샘플링한다. 이러한 방식으로, 테스터(2)는 세트/리세트 플립플롭(18)이 세트되었음을 샘플이 나타내기 전에 필요한 지연으로부터 클록 신호의 주파수의 보다 정확한 평가를 얻을 수 있다.
분배기 회로(16)는 (즉, 그의 분배된 출력 신호가 분배된 신호의 기간에서의 사전결정된 위상에서(예를 들면, 기간의 시작에서) 시작되도록) 정확하게 정의된 상태로 리세트되는 것이 바람직하지만, 덜 정확하게 정의된 상태로의 리세트도 본 발명의 목적을 위해 충분할 수 있다. 예를 들어, 분배기가 캐스케이드된 다수의 2분배 회로를 포함하는 경우, 캐스케이드의 저주파수 끝에서의 다수의 이들 회로만이 리세트될 필요가 있다. 고주파수 끝에서의 다수의 2분배 회로가 리세트되지 않는 경우, 이것은 테스트에 큰 영향을 미치지 않는다.
도 3은 분배기 회로(16) 및 세트/리세트 플립플롭(18)을 공유하는 복수의 내부 클록 회로(12)를 포함하는 집적 회로를 도시한다. 내부 클록 회로(12)의 클록 출력에 접속된 입력 및 분배기 회로(16)의 입력에 접속된 출력을 갖는 다중화기(30)가 제공된다. 테스트 인터페이스 회로(14)는 다중화기(30)의 제어 입력에 접속된 출력을 갖는다. 예로써, 세트/리세트 플립플롭(18)의 출력이 테스트 인터페이스(14)에 접속되어 논리 값을 테스트 데이터 출력 TDO에 공급하는 소정의 구현이 도시된다. 그러나, 바람직하게, 논리 값이 핀 다중화기를 통해 집적 회로의 외부 단자에 공급되는 도 1의 대안이 이용됨을 이해해야 한다.
동작시에, 테스트 인터페이스 회로(14)는 제어 신호를 다중화기(30)에 인가함으로써, 클록 회로(12)가 테스트될 시기를 선택한다. 클록 회로(12)가 테스트될 때마다, 그 출력은 시간 기간 동안에 분배기 회로(16)의 입력에 접속되고, 세트/리세트 플립플롭(18) 및 분배기 회로(16)는 시간 기간의 시작시에 리세트되며, 테스트 인터페이스 회로(14)는 시간 기간의 끝에서 세트/리세트 플립플롭의 상태에 관한 정보를 로딩한다. 테스트 인터페이스 회로(14)는, 예를 들면, 외부 코맨드를 이용하여, 또는 연속적인 클록 회로를 선택하는 내부 프로그램의 제어하에 클록 회로를 선택하도록 제어된다.
도 3의 회로는 다양한 주파수의 클록 신호의 테스트를 처리할 수 있다. 그러나, 상이한 클록 신호의 주파수들 사이에 큰 불일치가 존재하는 경우, 하나 이상의 사전 분배기(pre-divider)가 다중화기(30)의 입력 앞에 추가되어, 기능 회로(10)에 인가되는 클록 신호가 매우 상이한 주파수들을 갖는 경우에도, 다중화기에 인가되는 신호가 동등한 주파수들을 갖도록 한다.
도 4는 클록 회로(12)의 출력과 다중화기 회로(30)의 입력 사이에 사전 분배기 회로(40)가 추가되는 회로의 예를 도시한다.
본 발명은 도시된 회로에 한정되지 않음을 이해해야 한다. 예를 들어, 세트/리세트 플립플롭(18)의 이용에 대한 대안으로서, 분배기(16)는 그의 출력에 접속된 불능(disable) 입력을 가질 수 있다. 이러한 실시예에서, 분배기(16)의 다른 동작은, 분배기(16)가 임계값에 도달하는 경우 불능으로 되며, 분배기(16)가 테스트 인터페이스 회로(14)에 의해 리세트될 때, 그 동작이 재개된다. 또한, 불능화시키는 것은 클록 회로(12)와 분배기(16) 사이에 게이트 회로(도시되지 않음)를 추가함으로써 구현될 수 있으며, 게이트 회로는 분배기 회로(16)의 출력에 접속된 불능 입력을 가져서, 펄스의 임계 수에 도달되는 경우, 클록 회로(12)로부터의 다른 클록 펄스가 차단되도록 한다. 다른 실시예에서, 분배기(16)는 클록 회로(12)에 접속되며, 펄스의 임계 수에 도달되는 경우, 전체 클록 회로(12)를 중지시킨다.
바람직하게, 사전결정된 임계값이 이용되지만, 다른 실시예에서, 테스트 인터페이스 회로(14)가 분배기 회로(16)에 접속되어, 복수의 프로그래밍가능 임계값으로부터 임계값을 선택한다. 이러한 목적을 위해, 프로그래밍가능 프리스케일러(pre-scaler)가 클록 회로(12)와 분배기(16) 사이에 제공될 수 있다.
테스트 동안, 다양한 테스트가 수행될 수 있다. 제 1 유형의 테스트에서, 클록 신호의 주파수가 임계값을 초과하는지의 여부가 테스트된다. 이러한 유형의 테스트의 경우, 주파수 분배의 시작과 세트/리세트 플립플롭의 샘플링 사이의 시간 기간은, 적어도 클록 회로(12)가 정상적으로 동작할 때 펄스의 임계 수를 생성하도록 길어야 한다. 클록 회로(12)의 논리 회로에 결함이 존재하는 경우, 매우 낮은 주파수를 초래하는 에러가 검출될 것이다.
제 2 유형의 테스트에서, 클록 신호의 주파수가 임계값을 초과하지 않는지의 여부가 테스트된다. 이러한 유형의 테스트의 경우, 주파수 분배의 시작과 세트/리세트 플립플롭의 샘플링 사이의 시간 기간은 기껏해야 클록 회로(12)가 정상으로 동작할 때 펄스의 임계 수를 생성하지 않도록 하는 정도로만 길어야 한다. 클록 회로(12)의 논리 회로에 결함이 존재하는 경우, 매우 높은 주파수를 초래하는 에러가 검출될 것이다.
동일한 회로를 이용하여 제 1 및 제 2 유형의 테스트 둘다를 수행할 수 있다. 이것은, 예를 들면, 테스트 인터페이스 회로(14)에 의해 제어되는 분배기 회로(16) 앞에 프로그래밍가능 프리스케일러를 이용함으로써 실현될 수 있다. 이러한 실시예에서, 테스트 인터페이스 회로는 제 1 유형의 테스트가 수행될 때, 프리스케일러를 세트하여, 제 2 유형의 테스트가 수행될 때의 분배 비율보다 높은 분배 비율로 분배하도록 한다. 대안적으로, 주파수 분배의 시작과 세트/리세트 플립플롭(18)의 샘플링 사이의 시간 기간에 대해 상이한 지속 기간이 이용되는 각각의 테스트를 수행함으로써 상이한 테스트가 실현될 수 있다.
테스트가 일련의 상이한 테스트 클록 주파수로 반복될 때, 분배기(16)의 리세트와 세트/리세트 플립플롭(18)의 샘플링 사이의 시간 기간의 지속 기간이 일련의 상이한 값을 가정하도록, 도 1의 회로를 이용하여 정확한 주파수 측정을 수행할 수 있다. 그러나, 정확한 측정이 일상적으로 요구되는 경우, 그 카운트 출력이 테스트 인터페이스 회로(14)에 의해 샘플링될 수 있는 클록 카운터 회로가 바람직하다. 복수의 측정을 수행하기 위한 요건 때문에, 단지 예외적이라고 할지라도, 도 1의 회로를 이용하여 그러한 정확한 측정을 수행해야 한다.

Claims (5)

  1. 테스트가능 집적 회로(1)에 있어서,
    기능적 동작 모드와 테스트 모드 사이에서 상기 집적 회로를 스위칭하도록 배열된 테스트 인터페이스 회로(14)와,
    적어도 상기 기능적 동작 모드에서 상기 집적 회로의 기능 회로(10)를 클록킹하기 위한 클록 출력을 갖는 내부 클록 회로(12)와,
    테스트 회로(16, 18)를 포함하되,
    상기 테스트 회로(16, 18)는,
    클록 출력에 접속된 클록 입력을 갖는 펄스 카운트 회로(16)와,
    상기 펄스 카운트 회로(16)에 접속되거나 또는 상기 펄스 카운트 회로(18)의 일부이며, 상기 테스트 인터페이스 회로(14)에 의해 정의된 시간 기간의 시작 이후에 상기 클록 입력에 클록 펄스의 임계 수가 인가될 때 사전결정된 상태로 로킹되도록 배열되는 상태 유지 회로(18)와,
    상기 상태 유지 회로(18)에 접속되어, 상기 집적 회로로부터, 상기 상태 유지 회로가 상기 시간 기간의 끝 이전에 상기 사전결정된 상태에 도달했는지의 여부에 관한 정보를 판독하는 상기 테스트 인터페이스 회로(14)를 포함하는
    테스트가능 집적 회로.
  2. 제 1 항에 있어서,
    상기 클록 회로(12)는 복수의 클록 회로(12) 중 하나이고, 각각의 상기 클록 회로(12)는 상기 기능 회로(10)를 클록킹하기 위한 각각의 클록 출력을 가지며,
    상기 집적 회로는 상기 클록 회로(12)의 상기 클록 출력과 상기 펄스 카운트 회로(16)의 상기 클록 입력 사이에 접속된 다중화 회로(30)를 포함하고, 상기 다중화 회로(30)는 상기 테스트 인터페이스 회로(14)에 접속된 제어 입력을 가져, 상기 클록 회로(12) 중 어느 것을, 상기 다중화 회로(30)가 테스트 코맨드의 제어하에, 상기 펄스 카운트 회로(16)의 상기 클록 입력에 접속할지를 제어하는 테스트가능 집적 회로.
  3. 제 1 항에 있어서,
    상기 테스트 인터페이스 회로(14)는 상기 상태 유지 회로(18)의 출력에 접속된 입력 및 상기 집적 회로(1)의 외부 단자에 접속된 출력을 갖는 핀 다중화 회로를 포함하는 테스트가능 집적 회로.
  4. 적어도 기능적 동작 모드에서 집적 회로의 기능 회로(10)를 클록킹하기 위한 클록 출력을 갖는 내부 클록 회로(12)를 포함하는 집적 회로(1)를 테스트하는 방법 에 있어서,
    상기 집적 회로를 테스트 모드로 스위칭하여, 테스트 시간 기간의 시작을 시그널링하는 단계와,
    상기 테스트 시간 기간의 시작으로부터, 상기 내부 클록 회로(12)로부터의 클록 펄스를 카운트하는 단계와,
    상기 내부 클록 회로가 상기 테스트 시간 기간의 시작으로부터 사전결정된 수의 클록 펄스보다 많은 클록 펄스를 생성하는 경우, 상태 유지 회로(18)를 사전결정된 상태로 로킹하는 단계와,
    상기 상태 유지 회로(18)가 상기 테스트 시간 기간에서 상기 사전결정된 상태에 도달했는지의 여부에 관한 정보를 판독하는 단계와,
    상기 정보를 테스트 평가 장치(2)에 공급하고, 상기 정보에 따라, 상기 집적 회로를 수용 또는 거절하는 단계를 포함하는
    집적 회로 테스트 방법.
  5. 제 4 항에 있어서,
    상기 집적 회로(1)는 복수의 내부 클록 회로(12)를 포함하고, 각각의 내부 클록 회로(12)는 상기 기능 회로(10)를 클록킹하기 위한 각각의 클록 출력을 가지며,
    상기 방법은 상기 클록 출력 각각으로부터의 클록 신호를, 카운트 회로(16) 를 통해 상기 상태 유지 회로(18)에 연속적으로 접속하고, 상기 클록 출력 각각이 각각의 테스트 시간 기간의 시작로부터 사전결정된 수의 클록 펄스보다 많은 클록 펄스를 생성한 경우, 상기 상태 유지 회로를 상기 사전결정된 상태로 로킹하는 것을 포함하는 집적 회로 테스트 방법.
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