JPH0474978A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、高速ディジタル回路等の動作速度の試験を行
うのに好適のテスト回路に関する。

［従来の技術］ 従来、半導体集積回路の動作速度の試験は、船釣には汎
用テスタを使用して行われていた。

第５図は、従来の半導体集積回路の試験方法を説明する
ためのブロック図である。

即ち、試験サンプルである半導体集積回路７０に内蔵さ
れた論理回路７１の試験を行う場合、従来は、データ入
力端子７２及びクロック入力端子７３に、夫々汎用テス
タのパターンジェネレータからのテスト用データとクロ
ックＣＫとを供給し、データ出力端子７４から出力され
る出力データＤｏを汎用テスタのパターンアナライザに
供給するようにしている。そして、パターンアナライザ
に用意された期待値パターンと実際に得られた出力デー
タＤ。との比較を行うことにより、試験サンプルの良否
を判定するようにしている。

［発明が解決しようとする課題］ ところで、一般に汎用テスタは、その汎用性のため、共
通のテストボードを使用し、しかも複数の測定系を切り
替えるための補助回路等を含むので、その端子に寄生す
る負荷インピダンスは、試験サンプルの通常の使用条件
と比較すると、極めて重負荷となる。

このため、特に、クロック入力端子７３に高速なりロッ
ク信号ＣＫを入力した場合、汎用テスタのパターンジェ
ネレータ自体は十分なドライブ能力を有するため、デー
タ入力端子７２及びクロック入力端子７３には、正しい
波形が入力されるが、出力端子７４から出力される波形
は、論理回路７１が出力端子７４に寄生する負荷７５を
十分に駆動する能力を持たないため、第６図に示すよう
に、３角波のようななまった波形となってしまう。

従って、従来の汎用テスタのパターンアナライザを使用
した方法では、正しい判定結果が得られないという問題
点がある。また、特に論理回路７１の動作速度のテスト
を行う場合、負荷７５の影響が大きすぎて、正しいテス
ト結果を得ることができないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
汎用テスタを使用した場合でも、半導体集積回路の動作
速度の試験を正しく行うことが可能なテスト回路を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係るテスト回路は、半導体集積回路の内部に試
験すべき論理回路と併設されたテスト回路であって、ク
ロック信号を分周する分周手段と、この分周手段の出力
を前記試験すべき論理回路のゲート段数等に対応した遅
延時間だけ遅延きせる遅延回路と、この遅延回路の出力
と前記分周手段の出力との排他的論理を出力するゲート
回路と、このゲート回路の出力を前記クロック信号に同
期してラッチするフリップフロップとを有することを特
徴とする。

［作用コ 本発明によれば、クロック信号を分周手段に供給するこ
とによって、分周手段からクロック信号の例えば立ち上
がりタイミングで反転する分周出力が得られる。この分
周出力は、試験すべき論理回路のゲート段数等に対応し
た遅延特性を有する遅延回路で遅延される。そして、こ
の遅延出力と前記分周出力との排他的論理がゲート回路
によって求められるので、ゲート回路からは、上記遅延
時間に対応したパルス幅の信号を得ることができる。そ
して、この信号をクロック信号の例えば立ち下がりタイ
ミング等によってラッチすることにより、上記遅延時間
がクロック周期の１／２よりも長いか短いかによって固
定的に定まる論理値を得ることができる。

本発明によれば、試験対象の遅延量を固定的な論理レベ
ルによって判定することができるので、出力端子に寄生
する負荷インピダンスの影響を受けずに正しい判定結果
を得ることができる。

［実施例］ 以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は本発明の実施例に係るテスト回路の構成を示す
ブロック図である。

このテスト回路１は、第３図に示すように、半導体集積
回路１０内に、試験すべき論理回路１１に併設されるも
ので、次のように構成されている。

即ち、入力端子２からは、図示しない汎用テスタのパタ
ーンジェネレータからのクロック信号ＣＫが入力されて
おり、このクロック信号ＣＫはＴ型フリップフロップ３
に入力されている。Ｔ型フリップフロップ３は分周手段
を構成するもので、クロック信号ＣＫの立ち上がりに同
期してその出力レベルを反転させるものとなっている。

Ｔ型フリップフロップ３の出力信号Ａは、遅延回路４で
所定時間遅延されるようになっている。そして、この遅
延回路４からの出力信号Ｂと上記出力信号Ａとが排他的
論理和（以下、ＥＸ−ＯＲと呼ぶ）ゲート５に入力され
、両者の排他的論理和がとられるようになっている。Ｅ
Ｘ−ＯＲゲート５からの出力信号Ｃは、Ｄ型フリップフ
ロップ６のデータ端子に入力されている。Ｄ型フリップ
フロップ６のクロック入力端子には、入力端子２から入
力されるクロック信号ＣＫが供給されている。Ｄ型フリ
ップフロップ６は、出力信号Ｃをクロック信号ＣＫの立
ち下がりのタイミングでラッチして、その出力をテスト
出力信号０７として、出力端子７から出力する。

次に、上記のように構成された本実施例に係るテスト回
路１の動作を説明する。

第２図は、このテスト回路１の動作を示すタイミング図
である。

クロック信号ＧＫが入力端子２に入力されると、Ｔ型フ
リップフロップ３はクロック信号ＣＫを１／２分周して
出力信号Ａを出力する。この出力信号Ａは、遅延回路４
で所定時間遅延されるので、遅延回路４からは、図示の
ように出力信号Ａを遅延させた出力信号Ｂが出力される
。これらの出力信号Ａ、ＢがＥＸ−ＯＲゲート５に供給
されると、ＥＸ−ＯＲゲート４からは、両信号のレベル
が異なる期間だけハイレベルとなる出力信号Ｃが出力さ
れる。この出力信号Ｃは、Ｄ型フリップフロップ６にお
いて、クロック信号ＣＫの立ち下がりのタイミングでラ
ッチされる。

ここで、クロック信号ＣＫの立ち上がりから、遅延出力
信号Ｃの立ち下がりまでの遅延時間をＴｄｉクロック信
号信号Ｃ用期をＴ１同じくデユーティ比を５０％とする
と、第２図（ａ）に示すような、ＴｄくＴ／２の条件下
では、クロック信号ＣＫが立ち下がる以前にＥＸ−ＯＲ
ゲート５の出力信号Ｃが立ち下がるので、Ｄ型フリップ
フロップ６は、常に出力信号Ｃのローレベル期間をラッ
チする。このため、テスト出力信号０アはローレベルに
固定されることになる。

一方、第２図（ｂ）に示すように、Ｔｄ≧Ｔ／２の条件
下では、クロック信号ＣＫが立ち下がる時点でＥＸ−Ｏ
Ｒゲート５の出力信号Ｃはまた立ち下がっていないので
、Ｄ型フリップフロップ６は、常に出力信号Ｃのハイレ
ベル期間をラッチする。このため、テスト出力信号ＯＴ
はハイレベルに固定されることになる。

ところで、Ｔ型フリップフロップ３と遅延回路４とによ
る遅延時間Ｔｄは、試験サンプルによって固定であるか
ら、クロック周期Ｔを一定としてテストを行うことによ
って、前述した第１の状態（Ｔｄ　＜Ｔ／２）と、第２
の状態（Ｔｄ≧Ｔ／２）のいずれの状態であるかを、出
力端子７のレベルによって判定することができる。

第３図は、上述したテスト回路１を実際の半導体集積回
路１０に内蔵した例を示すブロック図である。半導体集
積回路１０の内部のテスト対象となる論理回路１１には
、データ入力端子１２からテスト用のデータが入力され
るようになっている。

また、論理回路１１から出力される出力データは、デー
タ出力端子１４を介して外部に出力されるものとなって
いる。一方、クロック入力端子１３を介して外部から入
力されるクロック信号ＣＫは、論理回路１１のクロック
入力端子に入力されると共に、テスト回路１にも入力さ
れている。テスト回路１から出力されるテスト出力信号
ＯＴは、テスト出力端子１５を介して外部に出力される
ものとなっている。

このように構成された半導体集積回路１０を汎用テスタ
でテストする場合、クロック入力端子１３にデユーティ
比５０％、周期Ｔのクロック信号ＣＫを供給する。そし
て、テスト出力端子１５のレベルを判定し、ローレベル
であれば上記第１の状態、ハイレベルであれば上記第２
の状態であると判定することができる。

このとき、出力端子１４．１５には、夫々汎用テスタに
よる高インピダンスの負荷１６．１７が寄生するが、テ
スト出力端子１５自体の出力はローレベル又はハイレベ
ルに固定されるので、これに影響されることなく判定を
行うことができる。

次に、第４図を参照して、遅延回路４の具体的な構成例
について説明する。

第４図（ａ）は、第３図の論理回路１１の中に含まれる
クリティカルパスを示すブロック図である。即ち、Ｄ型
フリップフロップ２０．２２の間に構成された論理回路
２１は、能動素子３１，３４．３７．４０及びそれに寄
生する多くの受動素子３２，３３，３５，３６，３８．
３９で構成されている。そして、フリップフロップ２０
から論理回路２１を介してフリップフロップ２２に至る
までがクリティカルパスを構成しており、これによって
論理回路１１全体の動作スピードが決定されているもの
とする。

論理回路１１のクリティカルパスが上記のような構成で
ある場合、遅延回路４は、論理回路２１を構成する能動
素子及びこれに寄生する受動素子と等価の能動素子５Ｌ
　　５４．５７．６０と、これらに寄生する同様の受動
素子５２，５３．５５゜５６．５８．５９とにより構成
する。そして、これらの素子で形成されるクリティカル
パスが開路となるように、能動素子５４及び能動素子５
７゜６０の各他方の入力は、夫々ローレベル及びハイレ
ベルに固定しておく。

これによって、遅延回路４の遅延時間は、論理回路２１
のクリティカルパスにおけるパスの遅延時間と略等しく
なる。また、Ｄ型フリップフロップ２０のクロック入力
からの遅延時間は、本発明のテスト回路１中のＴ型フリ
ップフロップ３のクロック入力からの遅延時間と略等し
いので、以上から論理回路１１内のクリティカルパスの
遅延時間は、前述した時間Ｔｄと略等しくなる。

［発明の効果］ 以上述べたように、本発明によれば、試験すべき論理回
路のゲート段数等に対応した遅延特性を有する遅延回路
での遅延時間とクロック周期どの間の関係を、固定的な
出力レベルによって判定することができるので、出力負
荷インピダンスに影響されずに、半導体集積回路の動作
速度を正確に判定することができる。

また、本発明によれば、半導体集積回路に内蔵された論
理回路の機能テストについては、低周波数の信号パター
ンで実施すれば良く、汎用テスタを使用した場合でも、
上記の動作速度テストと併せて半導体集積回路の良否を
精度良く判定することができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係るテスト回路のブロック図
、第２図は同テスト回路の動作を示すタイミング図、第
３図は同テスト回路を内蔵した半導体集積回路を示すブ
ロック図、第４図は同半導体集積回路の具体例を示すブ
ロック図、第５図は従来の半導体集積回路のブロック図
、第６図は同回路のテスト時の波形図である。 １；テスト回路、２；入力端子、３；Ｔ型フリップフロ
ップ、４；遅延回路、５；ＥＸ−ＯＲゲト、６．２０，
２２；Ｄ型フリップフロップ、；出力端子、１０．７０
；半導体集積回路、１２１．７１；論理回路、１２；デ
ータ入力端１３；クロック入力端子、１４；データ出力
１５；テスト出力端子、１６．１７．７５１゜ 子、 端子、 ；負荷、 出願人　日本電気アイジ−マイコン システム株式会社

Claims (1)

【特許請求の範囲】
1. （１）半導体集積回路の内部に試験すべき論理回路と併
   設されたテスト回路であって、クロック信号を分周する
   分周手段と、この分周手段の出力を前記試験すべき論理
   回路のゲート段数等に対応した遅延時間だけ遅延させる
   遅延回路と、この遅延回路の出力と前記分周手段、力と
   の排他的論理を出力するゲート回路と、このゲート回路
   の出力を前記クロック信号に同期してラッチするフリッ
   プフロップとを有することを特徴とするテスト回路。