KR100429633B1 - 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법 - Google Patents

Abstract

본 발명은 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법에 관한 것으로써 보드에 실장된 칩의 연결상태 등을 검사할 수 있는 바운더리 스캔 테스트(Boundary Scan Test) 시 발생하는 보드 및 케이블 등에 의한 딜레이에 대한 사전지식이 없어도 효과적으로 TDO가 샘플링될 수 있도록 복수 시간간격으로 딜레이된 딜레이 클록신호를 생성하고 그 중 하나를 TDO 샘플링 시 사용되는 보정 클록신호로 선택함으로써, 보드에 실장된 칩과 상기 칩을 검사하는 컨트롤러가 하나의 보드에 실장되지 않고 떨어져 있는 경우에도 딜레이를 측정할 수 있도록 하는 동시에 상기 딜레이를 보정한 보정 클록신호를 통해 보드에 실장된 칩을 통과한 패턴신호를 샘플링하고 읽어 들임으로써 딜레이로 인한 에러를 손쉽고 효율적으로 방지할 수 있는 효과가 있다.

Description

바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법{Boundary Scan Test System and Method for the Same}

본 발명은 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법에 관한 것으로서, 특히 보드에 실장된 칩의 바운더리 스캔 테스트 과정에서 발생하는 딜레이를 보정할 수 있는 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법에 관한 것이다.

최근 들어 보드에 실장된 칩의 연결상태를 확인하기 위한 BST(Boundary Scan Test; 이하 BST라 칭함)가 많이 이용되고 있다. BST는 보드에 실장된 칩의 연결상태를 확인하기 위하여 BST 구조를 가지는 칩의 각 핀으로 '101010'과 같은 일정한 패턴을 가지는 데이터를 입력하고, 상기 입력한 데이터를 한 데이터씩 쉬프트 한 후, 상기 칩을 통과한 데이터를 상기 초기 데이터 패턴 등 정상적으로 출력되어야 하는 데이터 패턴과 비교하는 테스트이다.

만일, 상기 칩을 통과한 데이터가 상기 초기 데이터 패턴과 동일하다면 상기 칩의 연결상태는 문제가 없으나, 동일하지 않은 경우, 이는 상기 칩이 연결상태에 문제가 있다는 의미이므로 사용자는 상기 칩이 보드 실장과정에서 쇼트되거나 하였다는 것을 알 수 있다.

상기 BST를 행할 수 있는 구조를 가지는 BST 칩(BST Chip)은 도 1에 도시된 바와 같은데, 상기 복수개의 데이터 입력핀(I1~In)과 데이터 출력핀(O1~On)은 상기 일정 패턴의 데이터를 입력받고 한 데이터씩 쉬프트 한 후, 출력할 수 있도록 구성된 플립플롭(Flip-Flop) 셀(F/F)과 연결되며, 그 외에 추가된 5개의 핀(TMS, TDI, TDO, TCK, TRST)은 각각 BST 시 상기 BST 칩의 동작을 제어하기 위한 신호가 입력되는 핀이다. 여기서, 상기 TMS는 테스트 모드 선택(Test Mode Select), TDI는 테스트 데이터 입력(Test Data Input), TDO는 테스트 데이터 출력(Test Data Output), TCK는 클락(Test Clock), TRST는 테스트 리셋(Test Reset)에 관한 제어신호가 입력되는 핀이다. 또한, 컨트롤러(1)는 상기 5개의 핀을 통해 입력된 신호에 따라 BST 칩의 상태를 제어하며, 상기 로직부(2)에는 연결상태를 테스트하고자 하는 칩의 기능이 구현되어 있다. 즉, 일반 칩을 상기 로직부(2)에 구현한 후, 상기 복수개의 데이터 입력핀(I1~In), 데이터 출력핀(O1~On), 5개의 테스트 엑세스 포트(Test Access Port(이하 TAP라 칭함); TMS, TDI, TDO, TCK, TRST), 컨트롤러(1)를 그 주변을 구현함으로써 상기 일반 칩은 BST 칩 구조를 가지게 되며, 그에 따라 상기 BST 칩의 연결상태를 PC 등의 연산장치를 통해 확인할 수 있다. 여기서, 상기 TRST는 추가적으로 연결되는 포트이므로 상기 TRST 포트를 제외한 4개의 포트(TMS, TMI, TDO, TCK)만으로도 상기 BST는 수행될 수 있다.

상기와 같은 BST 칩을 이용하여 BST를 실시한 예는 도 2에 도시된 바와 같다. 즉, 메인 컨트롤러(1)가 보드(2)에 실장된 BST 칩(3)으로 클록신호(TCK)에 동기화된 패턴신호(TDO)를 출력하고 상기 칩(3)을 통과한 패턴신호(TDI)를 원래 출력되어야 하는 패턴신호와 비교함으로써 그 연결상태 등을 분석한다.

그러나, 상기와 같이 메인 컨트롤러(1)와 검사하고자하는 BST 칩(3)이 하나의 보드(2)에 실장되어 있지 않은 경우, 상기 메인 컨트롤러(1)와 보드(2) 사이의 케이블 상의 딜레이(Da1)와, 상기 보드(2)와 상기 칩(3) 사이에 존재하는 버퍼 등의 소자 및 패턴에 인한 딜레이(Da2)와, 상기 칩(3)을 신호가 통과 시 발생하는 딜레이(Db1)와, 상기 칩을 통과한 신호가 상기 보드(2) 상에 존재하는 버퍼 등의 소자 및 패턴을 통과하는데 발생하는 딜레이(Db2)와, 상기 보드(2)를 통과한 신호가 상기 메인 컨트롤러(1)로 입력되기까지 케이블 상에서 발생하는 딜레이(Db3)로 인하여 상기 메인 컨트롤러(1)의 TCK 신호 주기에 영향을 미치게 된다. 즉, TCK의 주기가 상기 메인 컨트롤러(1) 내에서 신호에 대한 셋업타임을 무시한다고 해도 상기 총 딜레이 Dt(Dt=Da1+Da2+Db1+Db2+Db3)보다 작아서는 안된다. 따라서, TCK의 주기가 상기 Dt에 의하여 제한 받게 된다.

도 3a, 3b, 3c는 기존의 메인 컨트롤러(1)에서 TDO를 샘플링하는 파형을 도시하고 있다.

도 3a에서 상기 메인 컨트롤러(1)는 TCK의 T1에서 상기 칩(3)에 출력한 데이터가 감지됨에 따라 그 다음 폴링에지(Falling Edge; 이하 FE라 칭함)인 T2에서 상기 칩에서 출력된 TDO 신호를 샘플링 즉, 읽어 들인다. T3에서는 T2에 의한 Data 2를 읽어들인다. Data 1은 T1에서 Dt만큼 딜레이 되었으며, TCK의 주기는 도시된 바와 같이 Ptck이다. 여기서 상기 Ptck는 상기 Dt보다 작다. 그러나, 도 3b처럼 Dt가 증가하여 Ptck와 비슷해지는 경우, 샘플링된 데이터가 신뢰성을 잃게 된다. 또한,도 3c와 같이 Dt가 Ptck보다 큰 경우에는 T2 다음의 FE인 T3에서 샘플링을 하게 된다.

따라서, Dt값에 따라 BST를 제대로 행할 수 없는 상황이 발생하게 된다는 문제점이 발생한다. 또한, 상기와 같은 문제점을 해결하여 위하여 Dt 값을 측정하여 이를 데이터 샘플링시 고려할 수도 있으나, 현실적으로 검사하고자 하는 칩 및 구현된 검사장비가 매번 변화함에 따라 일일이 Dt를 계산하기는 번거롭다는 문제점이 있다.

그 외에도, 상기 도 3b에 도시된 바와 같이 Ptck와 Dt가 유사한 경우, 상기 T2에서 상기 데이터 1은 읽혀야 하나 읽히지 않을 가능성도 존재하므로, Dt를 안다고 해도 무의미한 경우가 존재한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 보드에 실장된 바운더리 스캔 테스트 칩의 연결상태 등을 검사하기 위하여 상기 칩으로 데이터를 출력하고 상기 칩을 통과한 데이터를 분석하는 메인 컨트롤러에서 상기 보드 및 케이블 등에서 발생한 딜레이에 따라 상기 칩을 통과한 데이터를 샘플링할 수 있도록 하는 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법을 제공하는데 있다.

도 1은 일반적인 바운더리 스캔 테스트 칩의 구성이 도시된 블록도,

도 2는 종래 바운더리 스캔 테스트 시스템의 구성이 도시된 블록도,

도 3a, 3b, 3c는 종래 바운더리 스캔 테스트 시스템에서 발생하는 파형이 도시된 파형도,

도 4는 본 발명에 따른 바운더리 스캔 테스트 시스템의 일부구성이 도시된 블록도,

도 5는 도 4의 동작에 따라 TDO 샘플링 시 딜레이가 보정되는 경우의 파형이 도시된 파형도,

도 6은 도 5에 따라 딜레이가 보정되도록 도 4에서 발생하는 파형이 도시된 파형도,

도 7은 도 6에 따라 본 발명에 따른 패턴분석부에서 출력되는 파형의 값을 나타낸 표이다.

<도면의 주요 부분에 관한 부호의 설명>

10 :딜레이부 20 :패턴분석부

30 :딜레이신호 선택부 D1~Dn :딜레이소자

F1~Fn :D-플립플롭

상기한 과제를 해결하기 위한 본 발명에 의한 바운더리 스캔 테스트 시스템의 특징에 따르면, 보드에 실장된 바운더리 스캔 테스트 기능을 지원하는 칩(이하 바운더리 스캔 테스트 칩이라 칭함;Boundary Scan Test Chip)으로 클록신호에 동기화된 패턴신호를 출력하고 상기 칩을 통과한 패턴신호를 분석함으로써 상기 바운더리 스캔 테스트 칩의 연결상태를 검사하는 메인 컨트롤러를 포함하여 이루어지는 바운더리 스캔 테스트 시스템에 있어서, 상기 메인 컨트롤러는 상기 보드에 실장된 바운더리 스캔 테스트 칩 및 상기 바운더리 스캔 테스트 칩으로 데이터를 전송하는 신호라인 상에서 발생하는 딜레이를 측정하고 상기 측정된 딜레이에 따라 보정된 클록신호를 생성하는 보정클록신호부를 더 포함하여 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 시스템.

또한, 본 발명에 의한 바운더리 스캔 테스트 시스템의 딜레이 보정방법의 특징에 따르면, 보드에 실장된 바운더리 스캔 테스트 칩의 연결상태를 검사하기 위하여 상기 칩으로 클록신호에 동기화된 패턴신호를 출력하는 제1 단계와, 상기 제1 단계의 클록신호를 복수개의 시간간격 딜레이 시켜 복수개의 딜레이 클록신호를 생성하는 제2 단계와, 상기 복수개의 딜레이 클록신호 중 상기 칩에서 출력된 데이터를 감지하는데 사용되는 보정 클록신호를 선택하는 제3 단계로 이루어진다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명에 의한 바운더리 스캔 테스트 시스템의 보정클록신호부는 도 4에 도시된 바와 같이, 메인 컨트롤러의 내부에 구현되어 상기 메인 컨트롤러의 TCK를 복수개의 시간간격 딜레이시키는 딜레이부(10)와, 상기 딜레이부(10)에서 딜레이된 복수개의 딜레이 클록신호에 동기화하여 상기 메인 컨트롤러에서 출력한 BST 칩 통과신호를 분석하는 패턴분석부(20)와, 상기 패턴분석부(20)의 분석결과에 따라 상기 딜레이부(10)에서 딜레이된 복수개의 딜레이 클록신호 중 하나를 보정 클록신호로 선택하는 딜레이신호 선택부(30)로 구성된다.

여기서, 상기 딜레이부(10)는 상기 TCK가 복수개의 시간간격으로 딜레이될 수 있도록 직렬로 연결된 복수개의 딜레이소자(D1~Dn)로 이루어지면, 필요에 따라 상기 딜레이소자의 딜레이 정도가 조절된다.

또한, 상기 복수개의 딜레이소자(D1~Dn)의 출력단에서 출력되는 딜레이 클록신호에 동기화되어 상기 딜레이 클록신호에 따라 상기 BST 칩을 통과한 패턴신호(TDO)를 상기 BST 칩으로 출력된 패턴신호와 비교하는 상기 패턴분석부(20)의 D-플립플롭(F1~Fn)은 상기 분석결과 상기 BST 칩 통과 패턴신호가 상기 BST 칩으로 출력된 패턴신호와 동일한 경우 하이파형의 신호를, 동일하지 않을 경우 로우파형의 신호를 출력한다. 여기서, 상기 D-플립플롭에서 각각 출력되는 로우 또는 하이파형의 집합이 Q[1~N]이다.

상기 딜레이신호 선택부(20)는 상기 패턴분석부(20)에서 출력된 복수개의 D-플립플롭(F1~Fn)의 로우 또는 하이 파형에 따라 상기 복수개의 딜레이소자(D1~Dn) 중 어느 시간간격으로 딜레이된 클록신호에 따라 상기 D-플립플롭(F1~Fn)이 하이파형의 신호를 출력하였는지의 여부를 인지하고 그에 따라 상기 복수개의딜레이소자(D1~Dn)의 출력단에서 출력되는 복수개의 딜레이 클록신호 중 하나를 보정 클록신호로 선택한다. 본 발명에서는 상기 복수개의 D-플립플롭(F1~Fn)에서 출력되는 복수개의 로우/하이 파형을 분석하고 어느 D-플립플롭이 하이파형을 출력하였는지 파악하여 이를 상기 딜레이신호 선택부(20)의 선택신호(SELC)로 입력함으로써 상기 선택신호(SELC)에 따라 상기 딜레이신호 선택부(20)에서 보정 클록신호를 선택할 수 있도록 한다.

도 5는 본 발명에 따라 생성된 보정 클록신호에 따라 TDO를 샘플링하는 바를 도시하고 있다. 도시된 바와 같이, 보정 클록신호(TCKcomp)의 T2comp는 TCK의 T2에 대하여 Dcomp만큼 딜레이되었다. 종래의 메인 컨트롤러는 도 5에 도시된 TCK에 따라 샘플링을 하지만, 본 발명에 따른 바운더리 스캔 테스트 시스템에서는 데이터 1을 T2comp에, 데이터 2를 T3comp에 샘플링한다. 따라서, BST 칩을 통과한 패턴신호의 딜레이에도 불구하고 샘플링을 원활하게 수행할 수 있다.

본 발명에 따라 딜레이를 측정하기 위해서는 먼저, 보드에 실장된 각 BST 칩 등의 부품을 패스모드(Pass Mode)로 만든 뒤 상기 BST 칩의 TDO를 통해 상기 BST 칩의 TDI로 입력된 신호가 그대로 출력되도록 한다. 메인 컨트롤러는 상기 BST 칩으로 입력되는 TMS와 TDI를 조합하여 상기 BST 칩의 모드를 패스모드로 전환할 수 있다.

도 6은 본 발명에 따른 바운더리 스캔 테스트 시스템에서 보정 클록신호를 생성하기 위하여 입출력되는 파형을 도시하고 있다.

도 6에서 TCK는 상기 메인 컨트롤러에서 상기 BST 칩으로 패턴신호를 출력하는 데 사용되는 클록신호를, TDO는 상기 메인 컨트롤러로 입력되는 상기 BST 칩을 통과한 패턴신호를, Clear는 복수개의 D-플립플롭(F1~Fn)에서 패턴신호 분석이 수행될 수 있도록 상기 D-플립플롭(F1~Fn)을 클리어시키는 신호이다.

여기서, 도 4에 도시된 복수개의 딜레이소자(D1~Dn)에서 딜레이되는 딜레이의 총합이 Dt보다 크도록 각각의 딜레이소자와 그 개수(n)를 조정한다. 딜레이소자의 출력은 체인 형태로 연결되면서 각각의 D-플립플롭에 연결된다. 메인 컨트롤러는 Clear 신호를 이용하여 D-플립플롭의 출력을 모두 클리어한 후 도 6에 도시된 TDO가 상기 D-플립플롭으로 입력되도록 한다. 이런 상황에서 딜레이소자의 딜레이를 Dt의 1/4이라 하고 그 개수 n을 8이라 하면, 상기 제1~8 딜레이소자로 출력되는 딜레이 클록신호(TCK1~8)은 도시된 바와 같다. 특히, 도 6에서는 라이징에지(Rising Edge; 이하 RE라 칭함)에서 TDO를 샘플링하는 경우의 파형을 도시하고 있다.

도 7은 P1의 시점에서 출력되는 Q[1~8]의 파형을 나타내고 있다.

여기서, Q7과 Q8이 하이형태의 파형을 출력함에 따라 상기 TCK7, TCK8의 두번째 RE에서 상기 TDO가 샘플링되었음을 알 수 있다. 즉, Q7과 Q8이 하이형태의 파형을 출력함으로 TCK7과 TCK8을 보정 클록신호로 사용하면 적당할 것으로 간주된다. 따라서 본 발명에 따른 바운더리 스캔 테스트 시스템은 Q1~Q8을 획득하여 'H'가 시작되는 Q를 판단한다.

상기 판단된 Q에 관한 정보를 선택신호(SLEC)로써 상기 딜레이신호 선택부(30)로 입력된다. 따라서, 상기 딜레이신호 선택부는 상기 선택신호(SLEC)에포함된 Q값에 따라 상기 복수개의 딜레이소자(D1~Dn)에서 출력되는 딜레이신호 중 하나의 딜레이신호를 선택하여 상기 메인 컨트롤러가 상기 선택된 신호를 보정 클록신호로 사용하여 BST 칩을 통과한 패턴신호의 샘플링 시 사용하도록 한다.

그 외에, 상기 도 6에서 P2 시점의 TCK6의 RE는 상기 TDO의 데이터 시작부와 일치하는데 이럴 경우, 상기 TDO 데이터가 샘플링될 수도 있으나 D-플립플롭의 셋업타임 부족으로 그렇지 않을 수도 있다. 즉, Q6은 예측 불가능하다. 도 7에서 Q7은 'L'이었지만, 'H'가 될 수도 있다.

따라서, 본 발명에 따른 바운더리 스캔 테스트 시스템에서는 상기 딜레이신호 선택부(30)로 인가되는 선택신호를 'H'가 시작되는 Q 번호의 다음 번호 즉, 하나 위 번호를 기준으로 한다. 이에 따라 상기 TCK6으로 인한 애매한 상황은 해소될 것이며 상기 딜레이신호 선택부(30)는 보정 클록신호로써 TCK8을 선택할 것이다.

실제의 경우를 살펴본다.

통상 TCK를 10㎒라고 하면, TCK 주기는 100㎱가 된다. 딜레이소자를 10㎱인 IC 버퍼를 쓰고 최대 Dt를 150㎱라 하면, n을 16정도로 하여 회로를 구성하면 된다. 딜레이소자로는 실제 딜레이 소자를 사용해도 되지만 각 딜레이가 정확할 필요는 없기 때문에 TCK 주기의 약 1/4정도 이하의 딜레이를 가지는 적당한 IC 버퍼를 딜레이소자로 사용할 수 있다.

만일, 메인 컨트롤러에서 발생하는 TCK에 대해 더 높은 클록신호를 발생시키고 이를 상기 TDO 샘플링 시 TDO가 바뀌는 시점에 카운트하여 실제 BST 운용시 TDO 샘플링 시점을 결정하는 방법을 사용하는 경우, 상당히 높은 클록신호를 발생시켜야 한다. 예를 들어, TCK가 25㎒ 정도인 경우, 그 4배정도의 고속 클록신호를 발생시킨다면, 100㎒대로 동작하는 회로를 구성하여야 한다. 따라서, 그 구현이 복잡하고 많은 비용이 소요된다는 문제점이 있다.

본 발명에서는 10㎱ 정도 딜레이를 가진 소자를 쓰면 되는데 일반적으로 F 시리즈 IC가 적당하며 이에 따라 회로 구현이 간단해지며 소요비용이 감소하게 된다.

상기와 같이 구성되는 본 발명의 바운더리 스캔 테스트 시스템 및 그 딜레이 보정방법은 보드에 실장된 칩의 연결상태 등을 검사할 수 있는 바운더리 스캔 테스트 시 발생하는 보드 및 케이블 등에 의한 딜레이에 대한 사전지식이 없어도 효과적으로 TDO가 샘플링될 수 있도록 복수 시간간격으로 딜레이되는 딜레이 클록신호를 생성하고 그 중 하나를 TDO 샘플링 시 사용되는 보정 클록신호로 선택함으로써 보드에 실장된 칩과 상기 칩을 검사하는 컨트롤러가 하나의 보드에 실장되지 않고 떨어져 있는 경우에도 딜레이를 측정할 수 있도록 하는 동시에 상기 딜레이를 보정한 보정 클록신호를 통해 보드에 실장된 칩을 통과한 패턴신호를 샘플링하고 읽어 들임으로써 딜레이로 인한 에러를 손쉽고 효율적으로 방지할 수 있는 효과가 있다.

Claims (7)

1. 보드에 실장된 바운더리 스캔 테스트 기능을 지원하는 칩(이하 바운더리 스캔 테스트 칩이라 칭함;Boundary Scan Test Chip)으로 클록신호에 동기화된 패턴신호를 출력하고 상기 칩을 통과한 패턴신호를 분석함으로써 상기 바운더리 스캔 테스트 칩의 연결상태를 검사하는 메인 컨트롤러를 포함하여 이루어지는 바운더리 스캔 테스트 시스템에 있어서,

   상기 메인 컨트롤러는 상기 보드에 실장된 바운더리 스캔 테스트 칩 및 상기 바운더리 스캔 테스트 칩으로 데이터를 전송하는 신호라인 상에서 발생하는 딜레이를 측정하고 상기 측정된 딜레이에 따라 보정된 클록신호를 생성하는 보정클록신호부를 더 포함하여 구성되며,

   상기 보정클록신호부는 상기 클록신호를 딜레이시키는 딜레이부와; 상기 딜레이부에서 생성된 딜레이 클록신호에 따라 상기 보드에 실장된 칩을 통과한 패턴신호를 분석하는 패턴분석부와; 상기 패턴분석부의 분석결과에 따라 상기 딜레이부에서 딜레이된 클록신호 중 하나를 상기 보정 클록신호로 선택하는 딜레이신호 선택부를 포함하여 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 시스템.
2. 삭제
3. 제 1 항에 있어서,

   상기 딜레이부는 상기 클록신호가 복수개의 시간간격으로 딜레이될 수 있도록 직렬로 연결된 복수개의 딜레이소자로 구성되며,

   상기 딜레이소자에서 출력되는 복수개의 딜레이 클록신호가 상기 패턴분석부로 입력되는 것을 특징으로 하는 바운더리 스캔 테스트 시스템.
4. 제 1 항에 있어서,

   상기 패턴분석부는 상기 딜레이부에서 출력되는 딜레이 클록신호에 동기화하여 상기 칩을 통과한 패턴신호와 상기 칩으로 입력된 패턴신호의 동일여부를 판단하고 만일 동일한 경우, 상기 딜레이신호 선택부로 동일함을 알리는 신호를 출력하도록 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 시스템.
5. 보드에 실장된 바운더리 스캔 테스트 칩의 연결상태를 검사하기 위하여 상기 칩으로 클록신호에 동기화된 패턴신호를 출력하는 제1 단계와;

   상기 제1 단계의 클록신호를 복수개의 시간간격 딜레이시켜 복수개의 딜레이 클록신호를 생성하는 제2 단계와;

   상기 복수개의 딜레이 클록신호 중 상기 칩에서 출력된 데이터를 감지하는데 사용되는 보정 클록신호를 선택하는 제3 단계를 포함하여 이루어지며,

   상기 제3 단계는 상기 복수개의 딜레이 클록신호에 동기화하여 상기 칩을 통과한 패턴신호와 상기 칩으로 입력된 패턴신호의 동일여부를 판단하는 과정과, 상기 판단 과정에서 동일하다고 판단된 경우의 딜레이 클록신호를 상기 보정 클록신호로 선택하는 과정으로 이루어지는 것을 특징으로 하는 바운더리 스캔 테스트 딜레이 보정방법.
6. 삭제
7. 제 5 항에 있어서,

   상기 제3 단계는 상기 복수개의 딜레이 클록신호에 따라 상기 칩을 통과한 패턴신호와 상기 칩으로 입력된 패턴신호의 동일여부를 판단하는 과정과;

   상기 판단 과정에서 동일하다고 판단된 경우의 딜레이 클록신호 다음의 딜레이 클록신호를 상기 보정 클록신호로 선택하는 과정을 더 포함하여 이루어지는 것을 특징으로 하는 바운더리 스캔 테스트 딜레이 보정방법.