TWI287796B - Semiconductor integrated circuit and memory test method - Google Patents

Description

1287796 玖、發明說明： 【發明所屬之技術領域】 本發明係關於藉由組入自己測試而可進行記憶體的測 試的半導體積體電路，尤其是，可進行高速動作之記憶體 測試的半導體積體電路及記憶體之測試方法。 【先前技術】 近年來，伴隨著 LSI(LargeScalelntegratedcircuit) 技術的進步，而可執行搭載於半導體積體電路上的記憶體 的動作的高速化。為了測試此等的記憶體，一般使用組入 自行測試（所謂B I S T )。 圖21顯示進行BIST用的電路方塊圖。圖21中，元件 符號401表示BIST電路，符號4 0 2表示成為BIST的對象 的記憶體。於記憶體4 0 2輸入第1時脈（記憶時脈），於B I S T 電路4 0 1輸入第2時脈（B I ST時脈）。於記憶體4 0 2具有與 時脈的上升及下降的任一端緣同步進行動作的通常的資料 傳輸率的記憶體；及與時脈的上升及下降的兩端緣各自同 步進行動作的雙資料傳輸率的記憶體。 從BIST電路401對記憶體4 0 2輸入位址及資料輸入； 及寫入致能信號等的控制信號。另外，記憶體4 0 2的輸出 (Data-Out)係輸入BIST電路401及通常的時脈電路。於 是，利用BI ST電路4 0 1的内部的期待值比較電路，比較從 記憶體4 0 2輸入的資料與期待值，藉以進行匯流排/衰減的 判定。 在此，圖22顯示在記憶體4 0 2為雙資料傳輸率（DDR : 6 312/發明說明書(補件)/92-11/92123710 1287796 D 〇 u b 1 e D a t a R a t e )記憶體的情況，將B I S T應用於記憶體 4 Ο 2的情況的時脈時序。圖2 2顯示第1時脈（記憶時脈）、 第2時脈（B I S T時脈）及記憶體4 0 2的資料輸出D a t a - 0 u t。 D D R記憶體之記憶體4 Ο 2係可與第1時脈（記憶時脈）的 上升及下降的兩端緣同步進行動作。因此，例如，在進行 讀出（R e a d )的情況，在圖2 2之時刻11之第1時脈（記憶時 脈）的上升端緣輸出資料，而在時刻t 2之第1時脈（記憶時 脈）的下降端緣輸出下一資料。 在測試如此之記憶體4 0 2的B I S T電路4 Ο 1中，以第2 時脈（B I S T時脈）之上升端緣成為時刻11、t 2、…、t η的 方式，可以實際動作速度測試DDR記憶體。 如此，在測試高速之記憶體4 0 2的B I S T電路4 Ο 1中， 有按照記憶體4 0 2的動作加快B I S T電路4 Ο 1本身的動作速 度的必要。 如上述之DDR記憶體而以時脈頻率的倍速進行動 作的情況，在以實際動作速度測試以非常高速進行動 作的記憶體的情況，有必要使B I S T電路本身高速動 作。但是，因為動作頻率非常高速，因此有B I S T電 路的實現困難的問題。 另外，為高速動作，需要有驅動能力高的單元，而有BIST 電路面積增大的問題，又，為進一步高速動作，為提高時 脈頻率而有消耗電力增大的問題。 【發明内容】 本發明係用以解決以上的問題點而達成者，其目的在 7 312/發明說明書(補件)/92-11/92123710 1287796 於，可提供即使抑制B I S T電路的動作速度，仍可以實際動 作速度實施高速記憶體的測試的半導體積體電路。 另外，本發明之另一目的在於，可提供即使抑制Β I ST 電路的動作速度，仍可以實際動作速度實施高速記憶體之 測試的記憶體之測試方法。 第1發明之半導體積體電路，具備：記憶體，以第1時 脈進行動作；第1測試圖案生成部，以第1時脈之1 / 2頻 率的第2時脈進行動作，而生成第1測試資料；第2測試 圖案生成部，以作為第2時脈之反轉時脈的第3時脈進行 動作，而生成第2測試資料；及測試資料選擇部，按照第 2時脈信號值及第3時脈信號值中任一信號值選擇性地輸 出從第1測試圖案生成部及第2測試圖案生成部分別輸出 的第1及第2測試資料中的任一資料，而作為第3測試資 料輸入記憶體。 根據該構成，按照供給記憶體的第1時脈之1 / 2頻率的 第2時脈，在第1測試圖案生成部生成第1測試資料。又， 按照反轉第2時脈的第3時脈，在第2測試圖案生成部生 成第2測試資料。然後，藉由測試資料選擇部按照第2時 脈信號值及第3時脈信號值中任一信號值選擇第1及第2 測試資料中的任一資料，而作為第3測試資料輸入記憶 體。藉此，即使將第1及第2測試圖案生成部及測試資料 選擇部的動作速度抑制在記憶體的動作速度的1 / 2，仍可 以實際動作速度進行記憶體的測試。因為第1及第2測試 圖案生成部及測試資料選擇部的動作速度遲亦無妨，因此 8 31万發明說明書(補件)/92-11 /92123710 1287796 可為小驅動能力，電路面積亦可較小，從而可將消耗電力 抑制在很小。 第2發明之半導體積體電路，具備··記憶體，以第1時 脈進行動作；第1測試圖案生成部，以第1時脈之1 / 2頻 率的第2時脈進行動作，而生成第1測試資料；第2測試 圖案生成部，以第2時脈進行動作，而生成第2測試資料； 及測試資料選擇部，按照第2時脈信號值選擇性地輸出從 第1測試圖案生成部及第2測試圖案生成部分別輸出的第 1及第2測試資料中的任一資料，而作為第3測試資料輸 入記憶體。 根據該構成，按照供給記憶體的第1時脈之1 / 2頻率的 第2時脈，在第1測試圖案生成部生成第1測試資料。又， 按照第2時脈，在第2測試圖案生成部生成第2測試資料。 然後，藉由測試資料選擇部按照第2時脈信號值選擇第1 及第2測試資料中的任一資料，而作為第3測試資料輸入 記憶體。藉此，可獲得與第1發明相同的作用效果。 第3發明之半導體積體電路，具備：記憶體，以第1時 脈進行動作；測試圖案生成部，以第1時脈之1 / 2頻率的 第2時脈進行動作，生成第1測試資料；LSBO處理部，在 由測試圖案生成部所生成的第1測試資料附加數值0作為 最下階位元，而生成第2測試資料；L S B1處理部，在由測 試圖案生成部所生成的第1測試資料附加數值1作為最下 階位元，而生成第3測試資料；及測試資料選擇部，按照 第2時脈信號值選擇性地輸出從L S B 0處理部及L S B 1處理 9 312/發明說明書(補件)/92-11/92123710 1287796 部分別輸出的第2及第3測試資料中的任一資料，而作為 第4測試資料輸入記憶體。 根據該構成，按照供給記憶體的第1時脈之1 / 2頻率的 第2時脈，在測試圖案生成部生成第1測試資料。又，藉 由L S B 0處理部而在第1測試資料附加數值0作為最下階位 元而生成第2測試資料，藉由L S B1處理部而在第1測試資 料附加數值1作為最下階位元而生成第3測試資料。然後， 藉由測試資料選擇部按照第2時脈信號值選擇性輸出第2 及第3測試資料中的任一資料。藉此，即使將測試圖案生 成部、L S B 0處理部、L S B 1處理部及測試資料選擇部的動作 速度抑制在記憶體的動作速度的1 / 2，仍可以實際動作速 度進行記憶體的測試。因為測試圖案生成部、LSBO處理 部、L S B 1處理部及測試資料選擇部的動作速度遲亦無妨， 因此可為小驅動能力，電路面積亦可較小，從而可將消耗 電力抑制在很小。 上述第3發明之構成中，也可設置延遲電路，用以延遲 第2時脈，並作為延遲時脈供給測試資料選擇部。 根據該構成，因為延遲第2時脈，而可對於第1時脈確 保同步時間，因而可對高速動作的記憶體施加穩定的測試 圖案。 第4發明之半導體積體電路，具備：記憶體，以第1時 脈進行動作；測試圖案生成部，以第1時脈之1 / 2頻率的 第2時脈進行動作，而生成第1測試資料；LSBO處理部， 在由測試圖案生成部所生成的第1測試資料附加數值0作 10 312/發明說明書(補件)/92-11 /92123710 1287796 為最下階位元，而生成第2測試資料；L S B1處理部， 測試圖案生成部所生成的第1測試資料附加數值1作 下階位元，而生成第3測試資料；時脈選擇部，可選 2時脈與第2時脈的反轉時脈的任一時脈；及測試資 擇部，按照時脈選擇部的輸出選擇性地輸出從L S B 0處 及L S B 1處理部分別輸出的第2及第3測試資料中的任 料，而作為第4測試資料輸入記憶體。 根據該構成，由時脈選擇部選擇第2時脈與第2時 反轉時脈的任一時脈，按照所選擇的時脈而由測試資 擇部選擇第2及第3測試資料中的任一資料，因此， 將時脈選擇部的選擇狀態設為相反，即可將分別選擇 及第3測試資料的時序設為相反。其結果，可增高測 案的品質的同時，在供給位址信號以作為測試圖案時 擇性進行位址信號的增量及減量。其他效果則與第3 相同。 第5發明之半導體積體電路，具備：記憶體，以第 脈進行動作；記憶元件，依第1時脈之1 / 2頻率的第 脈而取入與第1時脈同步從記憶體輸出的第1輸出資 及期待值比較部，依第2時脈進行動作，而將從記憶 輸出的第2輸出資料與在第1輸出資料之後立即從記 輸出的第3輸出資料，和各自指定的期待值進行比較 根據該構成，藉由供給記憶體的第1時脈之1 / 2頻 第2時脈的反轉時脈，取入與第1時脈同步從記憶體 的第1輸出資料。然後，在期待值比較部藉由第2時 312/發明說明書(補件)/92-11 /92123710 在由 為最 擇第 料選 理部 一資 脈的 料選 利用 第2 試圖 可選 發明 1時 2時 料； 元件 憶體 〇 率的 輸出 脈將 11 1287796 從記憶元件輸出的第2輸出資料與在第1輸出資料之後立 即從記憶體輸出的第3輸出資料，和各自指定的期待值進 行比較。藉此，即使在將記憶元件及期待值比較部的動作 速度抑制在記憶體的動作速度的1 / 2，仍可以實際動作速 度進行記憶體的測試。因為記憶元件及期待值比較部的動 作速度遲亦無妨，因此可為小驅動能力，電路面積亦可較 小，從而可將消耗電力抑制在很小。 第6發明之半導體積體電路，具備：雙資料傳輸率記憶 體，以第1時脈進行動作；第1測試圖案生成部，以與第 1時脈相同頻率的第2時脈進行動作，而生成第1測試資 料；第2測試圖案生成部，以作為第2時脈的反轉時脈的 第3時脈進行動作，而生成第2測試資料；及測試資料選 擇部，按照第2時脈信號值及第3時脈信號值中任一信號 值選擇性地輸出從第1測試圖案生成部及第2測試圖案生 成部分別輸出的第1及第2測試資料中的任一資料，而作 為第3測試資料輸入雙資料傳輸率記憶體。 根據該構成，按照供給雙資料傳輸率記憶體的與第1時 脈的相同頻率的第2時脈，在第1測試圖案生成部生成第 1測試資料。又，按照反轉第2時脈的第3時脈，在第2 測試圖案生成部生成第2測試資料。然後，藉由測試資料 選擇部按照第2時脈信號值及第3時脈信號值中任一信號 值選擇第1及第2測試資料中的任一資料，而作為第3測 試資料輸入雙資料傳輸率記憶體。藉此，即使將第1及第 2測試圖案生成部及測試資料選擇部的動作速度抑制在與 12 312/發明說明書(補件)/92-11 /92123710 1287796 雙資料傳輸率記憶體的動作速度相同的狀態，仍可以實際 動作速度進行雙資料傳輸率記憶體的測試。因為第1及第 2測試圖案生成部及測試資料選擇部的動作速度遲亦無 妨，因此可為小驅動能力，電路面積亦可較小，從而可將 消耗電力抑制在很小。 第7發明之半導體積體電路，具備：雙資料傳輸率記憶 體，以第1時脈進行動作；第1測試圖案生成部，以與第 1時脈相同頻率的第2時脈進行動作，而生成第1測試資 料；第2測試圖案生成部，以第2時脈進行動作，而生成 第2測試資料；及測試資料選擇部，按照第2時脈信號值 選擇性地輸出從第1測試圖案生成部及第2測試圖案生成 部分別輸出的第1及第2測試資料中的任一資料，而作為 第3測試資料輸入雙資料傳輸率記憶體。 根據該構成，按照供給雙資料傳輸率記憶體的與第1時 脈相同頻率的第2時脈，在第1測試圖案生成部生成第1 測試資料。又，按照第2時脈，在第2測試圖案生成部生 成第2測試資料。然後，藉由測試資料選擇部按照第2時 脈信號值選擇第1及第2測試資料中的任一資料，而作為 第3測試資料輸入雙資料傳輸率記憶體。藉此，即使將第 1及第2測試圖案生成部及測試資料選擇部的動作速度抑 制在與雙資料傳輸率記憶體的動作速度相同的狀態，仍可 以實際動作速度進行雙資料傳輸率記憶體的測試。因為第 1及第2測試圖案生成部及測試資料選擇部的動作速度遲 亦無妨，因此可為小驅動能力，電路面積亦可較小，從而 13 312/發明說明書(補件)/92-11 /92123710 1287796 可將消耗電力抑制在很小。 第8發明之半導體積體電路，具備··雙資料傳輸率 體，以第1時脈進行動作；測試圖案生成部，以與第 脈相同頻率的第2時脈進行動作，而生成第1測試資 L S B 0處理部，在由測試圖案生成部所生成的第1測試 附加數值0作為最下階位元，而生成第2測試資料； 處理部，在由測試圖案生成部所生成的第1測試資料 數值1作為最下階位元，而生成第3測試資料；及測 料選擇部，按照第2時脈信號值選擇性地輸出從L S B 0 部及LSB 1處理部分別輸出的第2及第3測試資料中的 資料，而作為第4測試資料輸入雙資料傳輸率記憶體 根據該構成，按照供給雙資料傳輸率記憶體的與第 脈的相同頻率的第2時脈，在測試圖案生成部生成第 試資料。又，藉由L S B 0處理部而在第1測試資料附加 0作為最下階位元而生成第2測試資料，藉由L S B 1處 而在第1測試資料附加數值1作為最下階位元而生成 測試資料。然後，藉由測試資料選擇部按照第2時脈 值選擇性輸出第2及第3測試資料中的任一資料。藉 即使將測試圖案生成部、L S B 0處理部、L S B 1處理部及 資料選擇部的動作速度抑制在與雙資料傳輸率記憶體 作速度相同的狀態，仍可以實際動作速度進行雙資料 率記憶體的測試。因為測試圖案生成部、LSBO處理部、 處理部及測試資料選擇部的動作速度遲亦無妨，因此 小驅動能力，電路面積亦可較小，從而可將消耗電力 312/發明說明書(補件)/92-11 /92123710 記憶 1時 料； 資料 LSB1 附加 試資 處理 任一 〇 1時 1測 數值 理部 第3 信號 此， 測試 的動 傳輸 LSB1 可為 抑制 14 1287796 在很小。 上述第8發明之構成中，也可設置延遲電路，用以延遲 第2時脈，並作為延遲時脈供給測試資料選擇部。 根據該構成，因為延遲第2時脈，而可對於第1時脈確 保同步時間，因而可對高速動作的雙資料傳輸率記憶體施 加穩定的測試圖案。 第9發明之半導體積體電路，具備··雙資料傳輸率記憶 體，以第1時脈進行動作；測試圖案生成部，以與第1時 脈相同頻率的第2時脈進行動作，而生成第1測試資料； LSBO處理部，在由測試圖案生成部所生成的第1測試資料 附加數值0作為最下階位元，而生成第2測試資料；L S B1 處理部，在由測試圖案生成部所生成的第1測試資料附加 數值1作為最下階位元，而生成第3測試資料；時脈選擇 部，可選擇第2時脈與第2時脈之反轉時脈的任一時脈； 及測試資料選擇部，按照時脈選擇部的輸出選擇性地輸出 從L S B 0處理部及L S B 1處理部分別輸出的第2及第3測試 資料中的任一資料，而作為第4測試資料輸入雙資料傳輸 率記憶體。 根據該構成，由時脈選擇部選擇第2時脈與第2時脈之 反轉時脈的任一時脈，按照所選擇的時脈而由測試資料選 擇部選擇第2及第3測試資料中的任一資料，因此，利用 將時脈選擇部的選擇狀態設為相反，即可將分別選擇第2 及第3測試資料的時序設為相反。其結果，可增高測試圖 案的品質的同時，在供給位址信號以作為測試圖案時可選 312/發明說明書(補件)/92-11 /92123710 15 1287796 擇性進行位址信號的增量及減量。其他效果則與第8發明 相同。 第1 0發明之半導體積體電路，具備··雙資料傳輸率記 憶體，以第1時脈進行動作；記憶元件，依與第1時脈相 同頻率的第2時脈取入與第1時脈同步從雙資料傳輸率記 憶體輸出的第1輸出資料；及期待值比較部，依第2時脈 進行動作，而將從記憶元件輸出的第2輸出資料與在第1 輸出資料之後立即從雙資料傳輸率記憶體輸出的第3輸出 資料，和各自指定的期待值進行比較。 根據該構成，藉由供給雙資料傳輸率記憶體的與第1時 脈相同頻率的第2時脈的反轉時脈，取入與第1時脈同步 從雙資料傳輸率記憶體輸出的第1輸出資料。然後，在期 待值比較部藉由第2時脈將從記憶元件輸出的第2輸出資 料與在第1輸出資料之後立即從雙資料傳輸率記憶體輸出 的第3輸出資料，和各自指定的期待值進行比較。藉此， 即使在將記憶元件及期待值比較部的動作速度抑制在與記 憶體的動作速度相同的狀態，仍可以實際動作速度進行雙 資料傳輸率記憶體的測試。因為記憶元件及期待值比較部 的動作速度遲亦無妨，因此可為小驅動能力，電路面積亦 可較小，從而可將消耗電力抑制在很小。 第1 1發明之記憶體之測試方法，係為以第1時脈進行 動作的記憶體的測試方法，其以第1時脈之1 / 2頻率的第 2時脈生成第1測試資料，同時以作為第2時脈之反轉時 脈的第3時脈生成第2測試資料，並按照第2時脈信號值 16 312/發明說明書(補件)/92-11/92123710 1287796 及第3時脈信號值中任一信號值選擇第1及第2測試資料 中的任一資料，並作為第3測試資料輸入記憶體。 根據該方法，可由第1時脈之1 / 2頻率的第2時脈執行 在第1時脈動作的記憶體的測試。此時，因為第2時脈的 頻率可較低，因此進行測試用的電路的驅動能力可為較 小，而且電路面積亦可較小，從而可減少進行測試用的消 耗電力。 第1 2發明之記憶體之測試方法，係為以第1時脈進行 動作的記憶體的測試方法，以第1時脈之1 / 2頻率的第2 時脈生成第1測試資料，在第1測試資料附加數值0作為 最下階位元而生成第2測試資料，同時，在第1測試資料 附加數值1作為最下階位元而生成第3測試資料，按照第 2時脈信號值選擇第2及第3測試資料中的任一資料輸入 記憶體。 根據該方法，可獲得與第1 1發明相同的作用效果。 第1 3發明之記憶體之測試方法，係為以第1時脈進行 動作的記憶體的測試方法，依第1時脈之1 / 2頻率的第2 時脈，保持與第1時脈同步從記憶體輸出的第1資料以作 為第2資料，且依第2時脈，將第2資料及在第1資料之 後與第1時脈同步立即從記憶體輸出的第3資料，和各自 指定的期待值進行比較。 根據該方法，可獲得與第1 1發明相同的作用效果。 第1 4發明之記憶體之測試方法，係為以第1時脈進行 動作的雙資料傳輸率記憶體的測試方法，其以與第1時脈 17 312/發明說明書(補件)/92-11/92123710 1287796 相同頻率的第2時脈生成第1測試資料，以作為第2時脈 之反轉時脈的第3時脈生成第2測試資料，按照第2時脈 信號值及第3時脈信號值中任一信號值選擇第1及第2測 試資料中的任一資料作為第3測試資料輸入雙資料傳輸率 記憶體。 根據該方法，可由與第1時脈相同頻率的第2時脈執行 在第1時脈動作的雙資料傳輸率記憶體的測試。此時，無 將第2時脈的頻率設為第1時脈第2倍的必要，因為第2 時脈的頻率可較低，因此進行測試用的電路的驅動能力可 較小，而且電路面積亦可較小，從而可減少進行測試用的 消耗電力。 第1 5發明之記憶體之測試方法，係為以第1時脈進行 動作的雙資料傳輸率記憶體的測試方法，其以與第1時脈 的相同頻率的第2時脈生成第1測試資料，在第1測試資 料附加數值0作為最下階位元而生成第2測試資料，同時， 在第1測試資料附加數值1作為最下階位元而生成第3測 試資料，按照第2時脈信號值選擇第2及第3測試資料中 的任一資料輸入雙資料傳輸率記憶體。 根據該方法，可獲得與第1 4發明相同的作用效果。 第1 6發明之記憶體之測試方法，係為以第1時脈進行 動作的雙資料傳輸率記憶體的測試方法，其依與第1時脈 相同頻率的第2時脈保持與第1時脈同步從雙資料傳輸率 記憶體輸出的第1資料以作為第2資料，並依第2時脈， 將第2資料與在第1資料之後立即從雙資料傳輸率記憶體 18 312/發明說明書(補件)/92-11 /92123710 1287796 輸出的第3資料，和各自指定的期待值進行比較。 根據該方法，可獲得與第1 4發明相同的作用效果。 在上述第1、第2、第6及第7發明之構成中，也可設 置延遲電路，用以延遲第2時脈，並作為延遲時脈供給測 試資料選擇部。 根據該構成，因為延遲第2時脈，而可對於第1時脈確 保同步時間，因而可對高速動作的記憶體施加穩定的測試 圖案。 第1 7發明之半導體積體電路，具備：記憶體，以第1 時脈進行動作；第1測試圖案生成部，以第1時脈之1 / 2 頻率的第2時脈進行動作，而生成第1測試資料；第2測 試圖案生成部，以作為第2時脈之反轉時脈的第3時脈進 行動作，而生成第2測試資料；時脈選擇部，可選擇第2 時脈與第2時脈之反轉時脈的任一時脈；及測試資料選擇 部，按照時脈選擇部的輸出選擇性地輸出從第1測試圖案 生成部及第2測試圖案生成部分別輸出的第1及第2測試 資料中的任一資料，而作為第3測試資料輸入記憶體。 第1 8發明之半導體積體電路，具備：記憶體，以第1 時脈進行動作；第1測試圖案生成部，以第1時脈之1 / 2 頻率的第2時脈進行動作，而生成第1測試資料；第2測 試圖案生成部，以第2時脈進行動作，而生成第2測試資 料；時脈選擇部，可選擇第2時脈與第2時脈之反轉時脈 的任一時脈；及測試資料選擇部，按照時脈選擇部的輸出 選擇性地輸出從第1測試圖案生成部及第2測試圖案生成 19 312/發明說明書(補件)/92-11 /92123710 1287796 部分別輸出的第1及第2測試資料中的任一資料，而作為 第3測試資料輸入記憶體。 第1 9發明之半導體積體電路，具備：雙資料傳輸率記 憶體，以第1時脈進行動作；第1測試圖案生成部，以與 第1時脈的相同頻率的第2時脈進行動作，而生成第1測 試資料；第2測試圖案生成部，以作為第2時脈之反轉時 脈的第3時脈進行動作，而生成第2測試資料；時脈選擇 部，可選擇第2時脈與第2時脈之反轉時脈的任一時脈； 及測試資料選擇部，按照時脈選擇部的輸出選擇性地輸出 從第1測試圖案生成部及第2測試圖案生成部分別輸出的 第1及第2測試資料中的任一資料，而作為第3測試資料 輸入雙資料傳輸率記憶體。 第2 0發明之半導體積體電路，具備：雙資料傳輸率記 憶體，以第1時脈進行動作；第1測試圖案生成部，以與 第1時脈的相同頻率的第2時脈進行動作，而生成第1測 試資料；第2測試圖案生成部，以第2時脈進行動作，而 生成第2測試資料；時脈選擇部，可選擇第2時脈與第2 時脈的反轉時脈的任一時脈；及測試資料選擇部，按照時 脈選擇部的輸出選擇性地輸出從第1測試圖案生成部及第 2測試圖案生成部分別輸出的第1及第2測試資料中的任 一資料，而作為第3測試資料輸入雙資料傳輸率記憶體。 根據該構成，由時脈選擇部選擇第2時脈與第2時脈之 反轉時脈的任一時脈，按照所選擇的時脈而由測試資料選 擇部選擇第1及第2測試資料中的任一資料，因此，利用 20 312/發明說明書(補件)/92-11 /92123710 1287796 將時脈選擇部的選擇狀態設為相反，即可將 及第2測試資料的時序設為相反。其結果， 案的品質的同時，在供給位址信號以作為測 擇性進行位址信號的增量及減量。其他效果 2、第6或第7的發明相同。 在上述說明中，記憶體意味著可與時脈的 任一端緣同步進行動作的通常的資料傳輸率 料傳輸率記憶體意味著可與時脈的上升及下 別同步進行動作。 【實施方式】 以下，參照圖式來說明本發明之實施形態 相同或相當部分則賦予相同的元件符號，並 (第1實施形態） 圖1為說明本發明之第1實施形態之半導 記憶體的測試方法用的方塊圖，圖2為圖1 序圖。 圖1中，元件符號1 0 1顯示與輸入時脈的 動作的第1測試圖案生成部。符號1 0 2顯示 上升端緣同步動作的第2測試圖案生成部。 反轉時脈生成用的反相器。符號1 0 4顯示測 部。此等構成B I S T電路。符號1 0 5顯示成j 的通常的傳輸率記憶體，其與輸入時脈的上 行動作。 第1時脈C K1係為供給記憶體1 0 5的時脈 分別選擇第1 可增高測試圖 試圖案時可選 則與第1、第 上升及下降的 記憶體，雙資 降的兩端緣分 。又，對圖中 省略其說明。 體積體電路及 中各元件的時 上升端緣同步 與輸入時脈的 符號1 0 3顯示 試資料選擇 b B I S T的對象 升端緣同步進 信號。第2時

312/發明說明書(補件)/92-11 /92123710 21 1287796 脈C Κ 2係為供給第1測試圖案生成部1 Ο 1的時脈信號，其 頻率為第1時脈CK1的頻率的1/2。第3時脈CK3係為藉 由反相器1 0 3而將第2時脈C Κ 2反轉的時脈信號，為第2 測試圖案生成部1 0 2的時脈信號。 在第1測試圖案生成部1 Ο 1中，如圖2之時序圖所示， 與第2時脈C Κ 2的上升端緣同步動作，生成在時刻10為 「0 0 0」、時刻t 2為「010」、時刻t 4為「10 0」、時刻16 為「1 1 0」的位址信號TP 1，用作為測試資料。 另外，在第2測試圖案生成部1 0 2中，如圖2之時序圖 所示，與第3時脈C K 3的上升端緣同步動作，生成在時刻 11為「0 0 1」、時刻t 3為「0 1 1」、時刻t 5為「1 0 1」、時刻 t 7為「1 1 1」的位址信號TP2，用作為測試資料。 測試資料選擇部1 0 4，係按照第2時脈C K 2的邏輯值 0 / 1，在第1測試圖案生成部1 0 1及第2測試圖案生成部 1 0 2，交錯選擇分別生成的位址信號TP 1、TP2，而作為測 試資料、亦即位址信號TP 3輸出。又，測試資料選擇部1 0 4 也可按照第3時脈CK 3的邏輯值0 / 1進行選擇動作。 若在第2時脈C K 2為邏輯值1的情況選擇位址信號TP 1， 而為邏輯值0的情況選擇位址信號T P 2，則在記憶體1 0 5 作為測試資料輸入的位址信號T P 3，在時刻t 0成為「0 0 0」、 時刻11成為「0 0 1」、時刻t 2成為「0 1 0」、時刻t 3成為 「0 1 1」、時刻t 4成為「1 0 0」、時刻t 5成為「1 0 1」、時刻 t6成為「110」、時刻t7為「111」，而可成為與記憶體105 的第1時脈C K 1的上升端緣同步生成測試圖案（一連串的位 22 312/發明說明書(補件)/92-11 /92123710 1287796 址信號）。 如上所述，根據本實施形態，設置藉由第2時脈 反轉此時脈CK2的第3時脈CK3分別進行動作的第 2測試圖案生成部1 0 1、1 0 2，藉由採用按照第2及 脈C K 2、C K 3的任一狀態而由測試資料選擇部1 0 4 及第2測試圖案生成部1 0 1、1 0 2的輸出的任一者輸 體1 0 5的構成，而使得對第1及第2測試圖案生成· 1 0 2的2倍的頻率進行動作的記憶體1 0 5，以實際動 施加測試圖案成為可能。亦即，不會將屬Β I S Τ電辟 及第2測試圖案生成部1 0 1、1 0 2的動作頻率上升為 而可進行以高頻進行動作的記憶體1 0 5的測試。據 行Β I ST用的第1及第2測試圖案生成部1 0 1、1 0 2 能力可較小，因此，電路面積亦可較小，從而消耗 可減小。 又，在記憶體1 0 5為D D R記憶體的情況，如圖3 圖所示，利用對供給DDR記憶體的第1時脈CK 1與供 電路的第2時脈C Κ 2輸入相同頻率的時脈信號，可 C Κ1的上升端緣與下降端緣的兩端緣同步將測試圖 DDR記憶體，而可獲得與本實施形態相同的效果。 不會將屬Β I ST電路的第1及第2測試圖案生成部1 的動作頻率上升為2倍，而可進行DDR記憶體的測 此，進行ΒI ST用的第1及第2測試圖案生成部1 0 的驅動能力可為較小，因此，電路面積亦可較小， 力也可減小。 312/發明說明書(補件)/92-11/92123710 CK2及 1及第 第3時 ί擇第1 入記憶 部1 0卜 作速度 r的第1 7 2倍， 此，進 的驅動 電力也 之時序 給 BIST 與時脈 案輸入 亦即， 0卜 1 02 試。據 卜102 消耗電 23 1287796 另外，圖1之構成中，雖為將由反相器1 Ο 3令第2時脈 C Κ 2反轉而得到的第3時脈C Κ 3供給第2測試圖案生成部 1 0 2的構成，但即便直接供給第2時脈CK 2，也可獲得與供 給第3時脈C Κ 3的情況相同的位址信號Τ Ρ 3。該情況，位 址信號Τ Ρ 2與圖2的時序相比成為以第2時脈C Κ 2的一半 週期行進的狀況。 (第2實施形態） 圖4為說明本發明之第2實施形態之半導體積體電路及 記憶體的測試方法用的方塊圖，圖5為時序圖。 以下，參照圖7之流程圖來說明圖4所示半導體積體電 路的記憶體的測試方法。 圖4中，元件符號2 Ο 1顯示與輸入時脈的上升端緣同步 動作的測試圖案生成部。符號2 0 2顯示L S Β 0處理部。符號 2 0 3顯示L S Β 1處理部。符號2 0 4顯示測試資料選擇部。此 等組成Β I S Τ電路。符號2 0 5顯示成為Β I S Τ的對象的通常 的傳輸率記憶體，其與輸入時脈的上升端緣同步進行動作。 第1時脈C Κ1係為供給記憶體2 0 5的時脈信號。第2時 脈C Κ 2係為供給測試圖案生成部2 Ο 1的時脈信號，其頻率 為第1時脈C Κ 1的頻率的1 / 2。 圖7中，最初進行測試圖案生成處理S Τ 3 01。與第2時 脈C Κ 2的上升端緣同步在測試圖案生成部2 Ο 1中，生成測 試資料。具體而言，在時刻10，作為測試資料、亦即位址 信號Τ P 0而生成{ 0 0 }，在時刻t 2作為位址信號Τ P 0而生成 { Ο 1 }，在時刻t 4作為位址信號Τ P 0而生成{ 1 0 }，在時刻 24 312/發明說明書(補件)/92-11 /92123 710 1287796 t 6作為位址信號Τ P 0而生成{ 1 1 }。 接著，進行L S Β處理S Τ 3 0 2。亦即，進行在由測試圖案 生成部2 Ο 1所生成的位址信號Τ Ρ 0附加數值0或1作為最 下階位元而生成位址信號ΤΡ1、ΤΡ2的處理。 具體而言，在LSBO處理部2 0 2中，在位址信號ΤΡΟ附 加數值0作為最下階位元而生成位址信號Τ Ρ 1。在L S Β 1處 理部2 0 3中，在位址信號Τ Ρ 0附加數值1作為最下階位元 而生成位址信號ΤΡ2。在此，關於LSBO處理部202及LSB1 處理部2 0 3，不進行依時脈的同步，而單單僅是於測試圖 案生成部2 0 1的輸出的LSB附加邏輯值「0」或「1」。若以 ν e r i 1 〇 g來記述的話，則成為如下。 assign TP1={TP0，0}; assign TP2={TP0,1}； 如圖5之時序圖所示，在時刻tO，對作為位址信號ΤΡΟ 所生成的2位元位址{ 0 0 }，在L S Β 0處理部2 0 2中，附加數 值0作為最下階位元，作為位址信號Τ Ρ1而生成3位元的 位址{ 0 0 0 }。另外，在L S Β 1處理部2 0 3中，在位址信號Τ Ρ 0 附加數值1作為最下階位元，作為位址信號ΤΡ2而生成3 位元的位址{ 0 0 1 }。 在時刻 t 2，對作為位址信號Τ Ρ 0所生成的2位元位址 { 0 1 }，在L S B 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ Ρ 1而生成3位元的位址{ 0 1 0 }。另外，在 L S Β 1處理部2 0 3中，在位址信號Τ P 0附加數值1作為最下 階位元，作為位址信號Τ P 2而生成3位元的位址{ 0 1 1 }。 25 312/發明說明書(補件)/92-11/92123710 1287796 在時刻t4，對作為位址信號TPO所生成的2位元位址 { 1 0 }，在L S Β 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ Ρ 1而生成3位元的位址{ 1 0 0 }。另外，在 L S Β 1處理部2 0 3中，在位址信號Τ Ρ 0附加數值1作為最下 階位元，作為位址信號Τ Ρ 2而生成3位元的位址{ 1 0 1 }。 在時刻t 6，對作為位址信號Τ Ρ 0所生成的2位元位址 { 1 1 }，在L S B 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ Ρ 1而生成3位元的位址{ 1 1 0 }。另外，在 L S Β 1處理部2 0 3中，在位址信號Τ P 0附加數值1作為最下 階位元，作為位址信號Τ P 2而生成3位元的位址{ 1 1 1 }。 接著，進行測試資料選擇處理S T 3 0 3。在此，由L S B 0處 理部2 0 2所生成的屬測試資料的位址信號Τ Ρ 1，與由L S Β 1 處理部2 0 3所生成的屬測試資料的位址信號Τ P 2，係藉由 第2時脈CK2的信號值而作為位址信號TP3被選擇性輸出。 在測試資料選擇部2 0 4中，在第2時脈C K 2為邏輯值1 時選擇位址信號TP1輸出給記憶體2 0 5，在第2時脈CK 2 為邏輯值0時選擇位址信號TP2輸出給記憶體2 0 5。 從第2時脈C K 2之邏輯值為1的區間的時刻10至時刻 11為止間，係從測試資料選擇部2 0 4作為屬測試資料的位 址信號TP3而輸出{ 0 0 0 }。從第2時脈CK2之邏輯值為0 的區間的時刻11至時刻12為止間，係從測試資料選擇部 2 0 4作為位址信號Τ P 3而輸出{ 0 0 1 }。 從第2時脈C K 2之邏輯值為1的區間的時刻t 2至時刻 t 3為止間，係從測試資料選擇部2 0 4作為位址信號Τ P 3而 26 312/發明說明書(補件)/92-11 /92123710 1287796 輸出{ Ο 1 Ο }。從第2時脈C Κ 2之邏輯值為0的區間的時刻 t 3至時刻14為止間，係從測試資料選擇部2 0 4作為位址 信號TP3而輸出{ 0 1 1 }。 從第2時脈C K 2之邏輯值為1的區間的時刻14至時刻 t 5為止間，係從測試資料選擇部2 0 4作為位址信號T P 3而 輸出{ 1 0 0 }。從第2時脈C K 2之邏輯值為0的區間的時刻 t 5至時刻t 6為止間，係從測試資料選擇部2 0 4作為位址 信號丁P3而輸出{ 1 01 }。 從第2時脈C K 2之邏輯值為1的區間的時刻16至時刻 t 7為止間，係從測試資料選擇部2 0 4作為位址信號T P 3而 輸出{ 1 1 0 }。從第2時脈CK 2之邏輯值為0的區間的時刻 t 7至時刻18為止間，係從測試資料選擇部2 0 4作為位址 信號TP3而輸出{ 1 1 1 }。 接著，進行測試圖案施加處理S T 3 0 4。在此，從測試資 料選擇部2 0 4輸出的位址信號TP 3係施加於記憶體2 0 5。 如上所述，根據本實施形態，設置藉由第2時脈C K 2進 行動作的單一測試圖案生成部2 0 1，設置對從測試圖案生 成部2 0 1輸出的位址信號T P 0，附加數值0作為最下階位 元的L S B 0處理部2 0 2，及附加數值1作為最下階位元的 L S B 1處理部2 0 3，再設置選擇L S B 0處理部2 0 2的位址信號 T P 1與L S B 1處理部2 0 3的位址信號T P 2的任一方輸出的測 試資料選擇部2 0 4。藉此，對由測試圖案生成部2 0 1的2 倍的頻率進行動作的記憶體2 0 5，而可以實際動作速度施 加測試圖案。亦即，不會將屬B I S T電路的測試圖案生成部 27 312/發明說明書(補件)/92-11 /92123710 1287796 201、LSB0處理部202及LSB1處理部203的動作頻 為2倍，而可進行以高頻進行動作的記憶體2 0 5的 據此，進行B I S T用的測試圖案生成部2 0 1、L S B 0 Z 2 0 2及L S B 1處理部2 0 3的驅動能力可較小，因此， 積亦可較小，從而可減少消耗電力。 又，在記憶體2 0 5為D D R記憶體的情況，如圖6 圖所示，利用對供給D D R記憶體的第1時脈C K 1與供 電路的第2時脈C K 2輸入相同頻率的時脈信號，可 C K 1的上升端緣與下降端緣的兩端緣同步將測試圖 DDR記憶體，而可獲得與本實施形態相同的效果。 不會將屬B I S T電路的測試圖案生成部2 0 1的動作頻 為2倍，而可進行.D D R記憶體的測試。據此，進行 用的測試圖案生成部2 (Π、L S B 0處理部2 0 2及L S B 1 2 0 3的驅動鸫力可為較小，因此，電路面積亦可較 耗電力也可減小。 (第3實施形態） 圖8為說明本發明之第3實施形態之半導體積體 記憶體的測試方法用的方塊圖，圖9為時序圖。 以下，參照圖7之流程圖來說明圖8所示半導體 路的記憶體的測試方法。 與圖4之半導體積體電路的差異點，係在具備延 時脈CK2而生成延遲時脈CK2’的延遲電路206方面 該延遲電路2 0 6，例如，使用串聯複數個排列的緩； 反相器而保持一定時間延遲的電路、或可產生一定 312/發明說明書(補件)/92-11 /92123710 率上升 測試。 I理部 電路面 之時序 給 BIST 與時脈 案輸入 亦即， 率上升 BIST 處理部 小，消 電路及 積體電 遲第2 。作為 銜器、 時間延 28 1287796 遲的延遲元件。 以下，說明本實施形態中的測試資料選擇處理S T 3 0 3及 測試圖案施加處理S T 3 0 4。 在測試資料選擇處理S T 3 0 3中，藉由利用延遲電路2 0 6 將第2時脈CK2延遲的延遲時脈CK2 ’，選擇性輸出由LSBO 處理部2 0 2所生成的位址信號T P 1，及由L S B 1處理部2 0 3 所生成的位址信號T P 2。該選擇處理係藉由測試資料選擇 部2 0 4所進行。 在測試資料選擇部2 0 4中，在延遲時脈C K 2 ’為邏輯值1 時選擇位址信號T P 1，而在延遲時脈C K 2 ’為邏輯值0時選 擇位址信號T P 2。 從延遲時脈C K 2 ’之邏輯值為1的區間的時刻t 0 ’至時刻 11 ’為止間，係從測試資料選擇部2 0 4作為位址信號T P 3 而輸出{ 0 0 0 }，從延遲時脈C K 2 ’之邏輯值為0的區間的時 刻1: Γ至時刻t 2 ’為止間，係從測試資料選擇部2 0 4作為位 址信號T P 3而輸出{ 0 0 1 }。 從延遲時脈C K 2 ’之邏輯值為1的區間的時刻t 2 ’至時刻 t 3 ’為止間，係從測試資料選擇部2 0 4作為位址信號T P 3 而輸出{ 0 1 0 }，從延遲時脈C K 2 ’之邏輯值為0的區間的時 刻t 3 ’至時刻 t 4 ’為止間，係從測試資料選擇部2 0 4作為位 址信號TP3而輸出{0 1 1 }。 從延遲時脈C K 2 ’之邏輯值為1的區間的時刻t 4 ’至時刻 t 5 ’為止間，係從測試資料選擇部2 0 4作為位址信號T P 3 而輸出{ 1 0 0丨，從延遲時脈C K 2 ’之邏輯值為0的區間的時 29 312/發明說明書(補件)/92-11 /92123710 1287796 刻 t 5 ’至時刻t 6 ’為止間，係從測試資料選擇部2 Ο 4作為位 址信號Τ Ρ 3而輸出{ 1 Ο 1 }。 從延遲時脈C Κ 2 ’之邏輯值為1的區間的時刻t 6 ’至時刻 t 7 ’為止間，係從測試資料選擇部2 0 4作為位址信號Τ P 3 而輸出U 1 0 }，從延遲時脈C K 2 ’之邏輯值為0的區間的時 刻t 7 ’至時刻t 8 ’為止間，係從測試資料選擇部2 0 4作為位 址信號TP3而輸出{ 1 1 1 }。 在測試圖案施加處理S T 3 0 4中，從測試資料選擇部2 0 4 輸出的位址信號Τ P 3係施加於與由第1時脈C Κ1的上升端 緣同步進行動作的記憶體2 0 5。 如上所述，根據本實施形態，藉由利用延遲電路2 0 6而 使第2時脈C K 2延遲的延遲時脈C K 2 ’，選擇性輸出由L S B 0 處理部2 0 2所生成的位址信號Τ Ρ 1，及由L S B 1處理部2 0 3 所生成的位址信號TP 2的任一方。藉此，輸入記憶體2 0 5 之測試資料、亦即位址信號Τ P 3係保持一定的延遲值輸入 記憶體2 0 5之時脈C Κ 1，可對時脈C Κ 1確保同步時間，因 而可對高速動作的記憶體2 0 5施加穩定的測試圖案。 在此，說明同步時間及準備時間。記憶體2 0 5係與時脈 C Κ 1的上升端緣同步進行動作。此時，輸入記憶體2 0 5的 位址或資料輸入信號，係在較時脈C K 1的上升端緣的一定 時間前，而若未決定該值的話則在時脈C K 1的上升端緣不 將此等資料取入記憶體2 0 5。稱該時間為準備時間。另外， 在時脈C K 1的上升端緣後也有保持一定的時間資料的必 要。稱該時間為同步時間。 30 312/發明說明書(補件)/92-11 /92123710 1287796 另外，藉由利用時脈C Κ 2進行動作的單一測試圖案生成 部2 0 1，對以測試圖案生成部2 0 1的2倍頻率進行動作的 記憶體2 0 5，也可以實際動作速度施加測試圖案之點，也 與第2實施形態相同。 又，在由時脈C Κ 2的2倍頻率的時脈C Κ1使記憶體動作 的情況，作為延遲電路2 0 6，如圖1 1所示，即便使用在時 .脈CΚ 1的下降端緣進行動作的正反器，或如圖1 2所示，使 用在時脈C Κ1的高位準區間時使資料通過的閂鎖器，也可 獲得與本實施形態相同的效果。 又，在記憶體2 0 5為D D R記憶體的情況，如圖1 0之時 序圖所示，利用對供給D D R記憶體的第1時脈C Κ1與供給 BIST電路的第2時脈CK 2輸入,相同頻率的時脈信號，可與 時脈C K 1的上升端緣與下降端緣的兩端緣同步將測試圖案 輸入DDR記憶體，而可獲得與本實施形態相同的效果。 (第4實施形態） 圖1 3為說明本發明之第4實施形態之半導體積體電路 及記憶體的測試方法用的方塊圖，圖1 4為時序圖。 以下，參照圖7之流程圖來說明圖1 3所示半導體積體 電路的記憶體的測試方法。 與圖4之半導體積體電路的差異點，係在具備時脈選擇 部207的方面。 時脈選擇部2 0 7係為選擇第2時脈CK2或第2時脈CK 2 的反轉信號而作為時脈CK4予以輸出的電路。在測試資料 選擇部2 0 4中，按照從時脈選擇部2 0 7輸出的時脈C K 4的 31 312/發明說明書(補件)/92-11 /92123710 1287796 信號值，選擇由L S B 0處理部2 Ο 2所生成的位址信號Τ P 1， 及由L S B 1處理部2 Ο 3所生成的位址信號T P 2中的任一值。 以下，說明由時脈選擇部2 0 7選擇時脈C K 2的反轉信號 的情況。 第1時脈C K 1係為與輸入時脈的上升端緣同步進行動作 的記憶體2 0 5的時脈信號。第2時脈C K 2係為與輸入時脈 的上升端緣同步進行動作的測試圖案生成部2 Ο 1的時脈信 號，其頻率為時脈C K 1的頻率的1 / 2。 在測試圖案生成處理S T 3 Ο 1中，與時脈C K 2的上升端緣 同步在測試圖案生成部2 Ο 1中，生成位址信號Τ P 0。具體 而言，在時刻10，作為位址信號T P 0而生成{ 1 1 }，在時刻 t 2作為位址信號Τ P 0而生成{ 1 0 }，在時刻t 4作為位址信 號Τ P 0而生成{ Ο 1 }，在時刻t 6作為位址信號Τ P 0而生成 { 00 }。 接著，在LSB處理ST 3 0 2中，進行在由測試圖案生成部 2 0 1所生成的位址信號TP 0附加數值0或1作為最下階位 元的處理。在L S B 0處理部2 0 2中，在位址信號Τ P 0附加數 值0作為最下階位元而生成位址信號Τ P1。另外，在L S B1 處理部2 0 3中，在位址信號Τ P 0附加數值1作為最下階位 元而生成位址信號Τ P 2。 如圖1 4之時序圖所示，在時刻t 0，對作為位址信號Τ P 0 所生成的2位元位址{ 1 1 }，在L S B 0處理部2 0 2中，附加數 值0作為最下階位元，作為位址信號Τ P1而生成3位元的 位址{ 1 1 0 }。另外，在L S B 1處理部2 0 3中，在位址信號Τ P 0 32 312/發明說明書(補件)/92-11/92123710 1287796 附加數值1作為最下階位元，作為位址信號Τ P 2而生成3 位元的位址{ 1 1 1 }。 在時刻12，對作為位址信號Τ P 0所生成的2位元位址 { 1 ，在L S B 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ P 1而生成3位元的位址{ 1 0 0 }。另外，在 LSB1處理部2 0 3中，在位址信號TP 0附加數值1作為最下 階位元，作為位址信號Τ P 2而生成3位元的位址{ 1 0 1 }。 在時刻t4，對作為位址信號TPO所生成的2位元位址 { 0 1 }，在L S B 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ P 1而生成3位元的位址{ 0 1 0 }。另外，在 L S B 1處理部2 0 3中，在位址信號Τ P 0附加數值1作為最下 階位元，作為位址信號Τ P 2而生成3位元的位址{ 0 1 1 }。 在時刻t 6，對作為位址信號Τ P 0所生成的2位元位址 { 0 0 }，在L S B 0處理部2 0 2中，附加數值0作為最下階位元， 作為位址信號Τ P 1而生成3位元的位址{ 0 0 0 }。另外，在 L S B 1處理部2 0 3中，在位址信號Τ P 0附加數值1作為最下 階位元，作為位址信號Τ P 2而生成3位元的位址{ 0 0 1 }。 在時脈選擇部2 0 7中，選擇時脈C K 2或時脈C K 2的反轉 信號輸出，在測試資料選擇部2 0 4中，按照從時脈選擇部 2 0 7輸出的時脈C K 4的信號值，選擇由L S B 0處理部2 0 2所 生成的位址信號Τ P 1，及由L S B 1處理部2 0 3所生成的位址 信號TP2中的任一值。 亦即，在測試資料選擇處理S T 3 0 3中，藉由時脈選擇部 2 0 7輸出的時脈C K 4的信號值，選擇由L S B 0處理部2 0 2所 33 312/發明說明書(補件)/92-11 /92123710 1287796 生成的位址信號Τ P 1，與由L S B 1處理部2 Ο 3所生成的位址 信號ΤΡ2中任一者予以輸出。 在測試資料選擇部2 0 4中，在時脈C Κ 4為邏輯值1時選 擇位址信號Τ Ρ1，而在時脈C Κ 4為邏輯值0時選擇位址信 號 ΤΡ2。 作為時脈選擇部2 0 7輸出的時脈C Κ 4，選擇時脈C Κ 2的 反轉信號，從時脈C Κ 2之邏輯值為1、亦即時脈C Κ 4之邏 輯值為0的區間的時刻10至時刻11為止間，係從測試資 料選擇部2 0 4作為位址信號TP 3而輸出{ 1 1 1 }。另外，從時 脈C K 2之邏輯值為0、亦即時脈C K 4之邏輯值為1的區間 的時刻11至時刻12為止間，係從測試資料選擇部2 0 4作 為位址信號Τ P 3而輸出{ 1 1 0 }。 從時脈C K 2之邏輯值為1、亦即時脈C K 4之邏輯值為0 的區間的時刻t 2至時刻13為止間，係從測試資料選擇部 2 0 4作為位址信號TP 3而輸出{ 1 Ο 1 }。另外，從時脈CK 2之 邏輯值為0、亦即時脈CK4之邏輯值為1的區間的時刻13 至時刻t 4為止間，係從測試資料選擇部2 0 4作為位址信號 TP3而輸出{ 1 00 }。 從時脈C K 2之邏輯值為1、亦即時脈C K 4之邏輯值為0 的區間的時刻14至時刻15為止間，係從測試資料選擇部 2 0 4作為位址信號TP 3而輸出{ 0 1 1 }。另外，從時脈CK 2之 邏輯值為0、亦即時脈C K 4之邏輯值為1的區間的時刻15 至時刻t 6為止間，係從測試資料選擇部2 0 4作為位址信號 TP3而輸出{010}。 34 312/發明說明書(補件)/92-11 /92123710 1287796 從時脈C Κ 2之邏輯值為1、亦即時脈C Κ 4之邏輯值為Ο 的區間的時刻t 6至時刻t 7為止間，係從測試資料選擇部 2 0 4作為位址信號T P 3而輸出{ Ο Ο 1 }。另外，從時脈C K 2之 邏輯值為0、亦即時脈C K 4之邏輯值為1的區間的時刻17 至時刻18為止間，係從測試資料選擇部2 0 4作為位址信號 TP3而輸出{ 0 0 0 }。 在測試圖案施加處理ST3 0 4中，從測試資料選擇部204 輸出的位址信號T P 3係施加於記憶體2 0 5。 如上所述，根據本實施形態，藉由利用時脈C K 2進行動 作的單一測試圖案生成部2 0 1，對以測試圖案生成部2 0 1 的2倍頻率進行動作的記憶體2 0 5，而可以實際動作速度 施加測試圖案。其他效果與第2實施形態相同。 另外，本實施例中，作為時脈選擇部2 0 7，係使用由選 擇器2 0 7 b來選擇時脈CK2及藉由反相器2 0 7 a將時脈CK2 反轉的信號的電路。但是，即便取代此，作為時脈選擇部 208而如圖16所示，在使用“OR” 電路208a，使用可選擇 時脈C K 2與時脈C K 2的反轉信號中任一信號的電路的情 況，仍可獲得與本實施形態相同的效果。 另外，利用設置時脈選擇部2 0 7或2 0 8，在測試資料選 擇部2 0 4中，可切換時脈C K 2之邏輯值為0時所選擇的信 號，及時脈C K 2之邏輯值為1時所選擇的信號。為此，不 僅為在時脈C K 2之邏輯值為1時，對記憶體2 0 5施加偶數 位址，在時脈C K 2之邏輯值為0時，對記憶體2 0 5施加奇 數位址的構成，而且還可構成為在時脈C K 2之邏輯值為1 35 312/發明說明書(補件)/92-11 /92123710 1287796 時，對記憶體2 Ο 5施加奇數位址，在時脈CK 2之邏 0時，對記憶體2 0 5施加偶數位址。因此，不僅測 之品質增高，同時，還可實施位址的增量及減量。 又，測試圖案之品質如下述。也就是說，在實際ft 在時脈CK 2高時（在雙資料傳輸率的記憶體的情況， 時脈C K 1高時），無論是偶數位址還是奇數位址均應 取。在測試時，時脈CK2高時只有偶數位址進行存 況，稱不上是良質的測試。因為時脈C K 2高時奇數 法進行存取測試，因此表現為測試的品質不良。本 態中，因為可在奇數位址及偶數位址的兩方進行測 此可表現出較高的測試圖案品質。 又，在記憶體2 0 5為D D R記憶體的情況，如圖1 : 序圖所示，利用對供給D D R記憶體的時脈C K1與供 電路的時脈C K 2輸入相同頻率的時脈，可與D D R記 時脈CK1的上升端緣與下降端緣的兩端緣同步輸入 案，而可獲得與本實施形態相同的效果。 (第5實施形態） 圖1 7為說明本發明之第5實施形態之半導體積骨 及記憶體的測試方法用的方塊圖，圖1 8為時序圖《 以下，參照圖2 0之流程圖來說明圖1 7所示半導 電路的記憶體的測試方法。 圖1 7中，元件符號2 0 5顯示與輸入時脈的上升與 步動作的記憶體。符號6 Ο 1顯示與輸入時脈的上升 步動作的期待值比較部。符號6 0 2顯示與輸入時脈 312/發明說明書(補件)/92-11/92123710 輯值為 試圖案 f作中， 相當於 進行存 取之情 位址無 實施形 試，因 5之時 給 BIST 憶體的 測試圖 I電路 ) 體積體 緣同 端緣同 的下升 36 1287796 端緣同步動作的記憶元件。該記憶元件6 Ο 2如由正反器 6 0 2 a所構成。 第1時脈C K1係為供給記憶體2 0 5的時脈信號。第2時 脈C K 2係為供給期待值比較部6 Ο 1及記憶元件6 0 2的時脈 信號，其頻率為時脈CK1的頻率的1 / 2。 在記憶資料輸出處理S T 7 Ο 1中，在時刻t 0、11、t 2、t 3、 t4、t5、t6、t7、t8，與時脈CK1的上升端緣同步從記憶 體2 0 5的資料輸出埠DOUT輸出資料信號610。 在時刻t 0，與時脈C K 1的上升端緣同步從記憶體2 0 5輸 出的資料信號6 1 0，係在資料暫時取入處理S T 7 0 2中，與 時脈CK2的下降端緣同步，而於時刻tl取入正反器602a。 然後，作為資料信號6 1 1而於期待值比較處理ST 7 0 3中， 進入期待值比較部6 0 1，而於時刻12與期待值作比較。 另外，在時刻11，與時脈C K1的上升端緣同步從記憶體 2 0 5輸出的資料，係作為資料信號6 1 0而進入期待值比較 部6 0 1，而於時刻12與期待值作比較。 以下相同，在時刻12，與時脈C K1的上升端緣同步從記 憶體2 0 5輸出的資料，係在資料暫時取入處理ST 7 0 2中， 與時脈CK2的下降端緣同步，而於時刻t3取入正反器 6 0 2 a。然後，作為資料信號6 1 1進入期待值比較部6 0 1， 而於時刻t4與期待值作比較。 另外，在時刻13，與時脈CK 1的上升端緣同步從記憶體 2 0 5輸出的資料，係作為資料信號6 1 0而於期待值比較處 理S T 7 0 3中，進入期待值比較部6 0 1，而於時刻t 4與期待 37 312/發明說明書(補件)/92-11 /92123710 1287796 值作比較。 在時刻t 4，與時脈C K 1的上升端緣同步從記憶體2 0 5輸 出的資料，係在資料暫時取入處理ST 7 0 2中，與時脈CK2 的下降端緣同步，而於時刻t 5取入正反器6 0 2 a。然後， 作為資料信號6 1 1進入期待值比較部6 0 1，而於時刻t 6與 期待值作比較。 另外，在時刻t 5，與時脈C K1的上升端緣同步從記憶體 2 0 5輸出的資料，係作為資料信號6 1 0而於期待值比較處 理ST 7 0 3中，進入期待值比較部6 0 1，而於時刻t 6與期待 值作比較。 在時刻t 6，與時脈C K 1的上升端緣同步從記憶體2 0 5輸 出的資料，係在資料暫時取入處理ST 7 0 2中，與時脈CK2 的下降端緣同步，而於時刻17取入正反器6 0 2 a。然後， 作為資料信號6 1 1進入期待值比較部6 0 1，而於時刻18與 期待值作比較。 另外，在時刻17，與時脈CK1的上升端緣同步從記憶體 2 0 5輸出的資料，係作為資料信號6 1 0而於期待值比較處 理S T 7 0 3中，進入期待值比較部6 0 1，而於時刻t 8與期待 值作比較。 如上所述，根據本實施形態，於期待值比較處理S T 7 0 3 進行期待值的比較，僅在係時脈C K 2的時脈的上升時序， 使得對於以期待值比較部6 0 1的動作的2倍頻率進行動作 的記憶體2 0 5，不改變期待值比較部6 0 1的動作速度，而 以實際動作速度施加測試圖案成為可能。 38 312/發明說明書(補件)/92-11 /92123710 1287796 又，本實施形態中，作為記憶元件6 Ο 2係使用在時脈C Κ 2 的時脈的下降端緣進行動作的正反器，但即便使用在時脈 C Κ 2的高位準區間時使資料通過的閂鎖器，也可獲得與本 實施形態相同的效果。 又，在記憶體2 0 5為D D R記憶體的情況，如圖1 9之時 序圖所示，關於利用對供給D D R記憶體的時脈C Κ1與供給 Β I S Τ電路的時脈C Κ 2輸入相同頻率的時脈信號，而與D D R 記憶體的時脈C Κ 1的上升端緣與下降端緣的兩端緣同步輸 出的記憶體2 0 5的資料信號，僅在時脈C Κ 2的上升時序進 行期待值比較，即可獲得與本實施形態相同的效果。 如上述說明，根據上述本發明之實施形態的半導體積體 電路及記憶體的測試方法，按照Β I S Τ電路的時脈的邏輯 值，利用切換輸入資料，即使以記憶體2 0 5之時脈頻率的 1 / 2的時脈頻率使Β I S Τ電路動作，仍可以記憶體2 0 5之實 際動作速度施加測試圖案。 另外，在期待值比較中，藉由使用記憶元件6 0 2以保持 記憶體2 0 5的資料輸出，接著，與所輸出之資料輸出一起 與期待值進行比較，使用以記憶體之時脈頻率的1 / 2的時 脈頻率進行動作的期待值比較部6 Ο 1，即可使記憶體以實 際動作速度進行期待值比較。 另外，如DDR記憶體，對與時脈的上升及下降的兩端緣 同步進行動作的高速記憶體，也可以與DDR記憶體的時脈 頻率相同的時脈頻率使Β I S Τ電路動作，進行D D R記憶體的 實際動作速度的測試。 39 312/發明說明書(補件)/92-11 /92123710 1287796 態 形 施 實 6 第 路 電 體 積 體 導 半 之 態 形 施 實 6 第 之 明 發 本 明 說 為 3 2 圖 圖 塊 方 的 用 法 方 試 測 的 體 憶 記 及 2 第 遲 延 備 具 在 係 點 異 差 的 路 電 體 積 體 導 半 之 IX 圖 與 脈 時 遲 延 成 生 而 2 Κ C 脈 時 路 電 遲 延 的 延 該 ο 面 方 3 第 與 路 電 遲 延 之 態 形 施6 實10 路 電 遲 作延 動置 。 及設果 成由效 構藉用 的，作 6 此的 ο 1 因同 路 。 相 電同態 遲相形 第 與 得 獲 可 施 實 延遲電路1 Ο 6之具體例，與第3實施形態中說明的延遲 電路相同，並顯示於圖24或圖25中。 (第7實施形態） 圖2 6為說明本發明之第7實施形態之半導體積體電路 及記憶體的測試方法用的方塊圖。 與圖1之半導體積體電路的差異點，係在具備時脈選擇 部1 0 7的方面。時脈選擇部1 0 7的構成及動作，與第4實 施形態之時脈選擇部2 0 7相同。因此，藉由設置時脈選擇 部1 0 7，可獲得與第4實施形態相同的作用效果。 也可取代時脈選擇部1 0 7，而使用圖2 7所示時脈選擇部 1 0 8。該時脈選擇部1 0 8與第4實施形態中說明的延遲電路 相同。 【圖式簡單說明】 圖1為顯示本發明之第1實施形態之半導體積體電路的 構成的方塊圖。 圖2為說明本發明之第1實施形態之半導體積體電路的 40 312/發明說明書(補件)/92-11 /92123710 1287796 動作用的時序圖表。 圖3為說明本發明之第1實施形態之半導體積體電路的 動作用的時序圖表。 圖4為顯示本發明之第2實施形態之半導體積體電路的 構成的方塊圖。 圖5為說明本發明之第2實施形態之半導體積體電路的 動作用的時序圖表。 圖6為說明本發明之第2實施形態之半導體積體電路的 動作用的時序圖表。 圖7為顯示第1、第2、第3及第4之實施形態之記憶 體的測試方法的流程圖。 圖8為顯示本發明之第3實施形態之半導體積體電路的 構成的方塊圖。 圖9為說明本發明之第3實施形態之半導體積體電路的 動作用的時序圖表。 圖1 0為說明本發明之第3實施形態之半導體積體電路 的動作用的時序圖表。 圖1 1為顯示本發明之第3實施形態之半導體積體電路 的延遲電路的第1具體例的方塊圖。 圖12為顯示本發明之第3實施形態之半導體積體電路 的延遲電路的第2具體例的方塊圖。 圖1 3為顯示本發明之第4實施形態之半導體積體電路 的構成的方塊圖。 圖1 4為說明本發明之第4實施形態之半導體積體電路 41 312/發明說明書(補件)/92-11 /92123710 1287796 的動作用的時序圖表。 圖1 5為說明本發明之第4實施形態之半導體積體電路 的動作用的時序圖表。 圖1 6為顯示本發明之第4實施形態之半導體積體電路 的時脈選擇部的其他構成的方塊圖。 圖1 7為顯示本發明之第5實施形態之半導體積體電路 的構成的方塊圖。 圖1 8為說明本發明之第5實施形態之半導體積體電路 的動作用的時序圖表。 圖1 9為說明本發明之第5實施形態之半導體積體電路 的動作用的時序圖表。 圖2 0為說明本發明之第5實施形態之記憶體的測試方 法的流程圖。 圖2 1為顯示習知技術的方塊圖。 圖2 2為顯示習知技術的動作的流程圖。 圖2 3為顯示本發明之第6實施形態之半導體積體電路 的構成的方塊圖。 圖2 4為說明本發明之第6實施形態之半導體積體電路 的延遲電路的第1具體例的方塊圖。 圖25為顯示本發明之第6實施形態之半導體積體電路 的延遲電路的第2具體例的方塊圖。 圖2 6為顯示本發明之第7實施形態之半導體積體電路 的構成的方塊圖。 圖2 7為顯示本發明之第7實施形態之半導體積體電路 42 312/發明說明書(補件)/92-11 /92123710 1287796 的時脈選擇 部 的 其 他 構 成 的 方 (元件符 號說明） CK1 第 1 時 脈 CK2 第 2 時 脈 CK25 延 遲 時 脈 CK3 第 3 時 脈 CK4 時 脈 ΤΡ0 位 址 信 號 ΤΡ1 位 址 信 號 ΤΡ2 位 址 信 號 ΤΡ3 位 址 信 號 101 第 1 測 試 圖 案 生 成 部 1 02 第 2 測 試 圖 案 生 成 部 1 03 反 相 器 1 04 測 試 資 料 選 擇 部 1 05 傳 輸 率 記 憶 體 1 06 延 遲 電 路 1 07 時 脈 選 擇 部 1 08 時 脈 選 擇 部 20 1 測 試 圖 案 生 成 部 202 LSB0 處 理 部 203 LSB1 處 理 部 204 測 試 資 料 選 擇 部 205 傳 罕刖 率 記 憶 體 312/發明說明書(補件)/92-11 /92123710 1287796 206 延 遲 電 路 207 時 脈 選 擇 部 2 0 7 a 反 相 器 2 0 7 b 選 擇 器 208 時 脈 選 擇 部 2 0 8 a “ OR ” 電 路 40 1 BIST電路 402 記 憶 體 60 1 期 待 值 比 較部 602 記 憶 元 件 6 0 2 a 正 反 器 610 資 料 信 號 61 1 資 料 信 號 312/發明說明書(補件)/92-11 /92123710

Claims (1)

1287796 拾、申請專利範圍： 1. 一種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 第1測試圖案生成部，以上述第1時脈之1 / 2頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以作為上述第2時脈之反轉時脈 的第3時脈進行動作，而生成第2測試資料；及 測試資料選擇部，按照上述第2時脈信號值及上述第3 時脈信號值中任一信號值選擇性地輸出從上述第1測試圖 案生成部及上述第2測試圖案生成部分別輸出的第1及第 2測試資料中的任一資料，而作為第3測試資料輸入上述 記憶體。 2. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 第1測試圖案生成部，以上述第1時脈之1 / 2頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以上述第2時脈進行動作，而生 成第2測試資料；及 測試資料選擇部，按照上述第2時脈信號值選擇性地輸 出從上述第1測試圖案生成部及上述第2測試圖案生成部 分別輸出的上述第1及第2測試資料中的任一資料，而作 為第3測試資料輸入上述記憶體。 3. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 45 312/發明說明書(補件)/92-11 /92123710 1287796 測試圖案生成部，以上述第1時脈之1 / 2頻率的第2時 脈進行動作，而生成第1測試資料； LSBO處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值0作為最下階位元，而生成第2測試 資料； L S B 1處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值1作為最下階位元，而生成第3測試 資料；及 測試資料選擇部，按照上述第2時脈信號值選擇性地輸 出從上述LSBO處理部及上述LSB1處理部分別輸出的上述 第2及第3測試資料中的任一資料，而作為第4測試資料 輸入上述記憶體。 4. 如申請專利範圍第3項之半導體積體電路，其中，設 置延遲電路，用以延遲上述第2時脈，並作為延遲時脈供 給上述測試資料選擇部。 5. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 測試圖案生成部，以上述第1時脈之1 / 2頻率的第2時 脈進行動作，而生成第1測試資料； LSBO處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值0作為最下階位元，而生成第2測試 資料； LSB1處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值1作為最下階位元，而生成第3測試 46 312/發明說明書(補件)/92-11 /92123710 1287796 資料； 時脈選擇部，可選擇上述第2時脈與上述第2時脈的反 轉時脈的任一時脈；及 測試資料選擇部，按照上述時脈選擇部的輸出選擇性地 輸出從上述L S B 0處理部及上述L S B 1處理部分別輸出的上 述第2及第3測試資料中的任一資料，而作為第4測試資 料輸入上述記憶體。 6. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 記憶元件，依上述第1時脈之1 / 2頻率的第2時脈而取 入與上述第1時脈同步從上述記憶體輸出的第1輸出資 料，及 期待值比較部，依上述第2時脈進行動作，而將從上述 記憶元件輸出的第2輸出資料與在上述第1輸出資料之後 立即從上述記憶體輸出的第3輸出資料，和各自指定的期 待值進行比較。 7. —種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 第1測試圖案生成部，以與上述第1時脈相同頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以作為上述第2時脈之反轉時脈 的第3時脈進行動作，而生成第2測試資料；及 測試資料選擇部，按照上述第2時脈信號值及第3時脈 信號值中任一信號值選擇性地輸出從上述第1測試圖案生 47 312/發明說明書(補件)/92-11 /92123710 1287796 成部及上述第2測試圖案生成部分別輸出的上述第1及第 2測試資料中的任一資料，而作為第3測試資料輸入上述 雙資料傳輸率記憶體。 8. —種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 第1測試圖案生成部，以與上述第1時脈相同頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以上述第2時脈進行動作，而生 成第2測試資料；及 測試資料選擇部，按照上述第2時脈信號值選擇性地輸 出從上述第1測試圖案生成部及上述第2測試圖案生成部 分別輸出的上述第1及第2測試資料中的任一資料，而作 為第3測試資料輸入上述雙資料傳輸率記憶體。 9. 一種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 測試圖案生成部，以與上述第1時脈相同頻率的第2時 脈進行動作，而生成第1測試資料； LSBO處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值0作為最下階位元，而生成第2測試 資料； L S B 1處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值1作為最下階位元，而生成第3測試 資料；及 測試資料選擇部，按照上述第2時脈信號值選擇性地輸 48 312/發明說明書(補件)/92-11 /92123710 1287796 出從上述L S B 0處理部及上述L S B 1處理部分別輸出的上述 第2及第3測試資料中的任一資料，而作為第4測試資料 輸入上述雙資料傳輸率記憶體。 1 0 .如申請專利範圍第9項之半導體積體電路，其中， 設置延遲電路，用以延遲上述第2時脈，並作為延遲時脈 供給上述測試資料選擇部。 11. 一種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 測試圖案生成部，以與上述第1時脈相同頻率的第2時 脈進行動作，而生成第1測試資料； LSBO處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值0作為最下階位元，而生成第2測試 資料； L S B 1處理部，在由上述測試圖案生成部所生成的上述第 1測試資料附加數值1作為最下階位元，而生成第3測試 資料； 時脈選擇部，可選擇上述第2時脈與上述第2時脈之反 轉時脈的任一時脈；及 測試資料選擇部，按照上述時脈選擇部的輸出選擇性地 輸出從上述L S B 0處理部及上述L S B 1處理部分別輸出的上 述第2及第3測試資料中的任一資料，而作為第4測試資 料輸入上述雙資料傳輸率記憶體。 12. —種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 49 312/發明說明書(補件)/92-11 /92123710 1287796 記憶元件，依與上述第1時脈相同頻率的第2時脈而取 入與上述第1時脈同步從上述雙資料傳輸率記憶體輸出的 第1輸出資料；及 期待值比較部，依上述第2時脈進行動作，而將從上述 記憶元件輸出的第2輸出資料與在上述第1輸出資料之後 立即從上述雙資料傳輸率記憶體輸出的第3輸出資料，和 各自指定的期待值進行比較。 1 3. —種記憶體之測試方法，係為以第1時脈進行動作 者，其特徵為： 以第1時脈之1 / 2頻率的第2時脈生成第1測試資料， 同時以作為上述第2時脈之反轉時脈的第3時脈生成第2 測試資料，並按照上述第2時脈信號值及上述第3時脈信 號值中任一信號值選擇上述第1及第2測試資料中的任一 資料，並作為第3測試資料輸入上述記憶體。 1 4. 一種記憶體之測試方法，係為以第1時脈進行動作 者，其特徵為： 以上述第1時脈之1 / 2頻率的第2時脈生成第1測試資 料，在上述第1測試資料附加數值0作為最下階位元而生 成第2測試資料，同時在上述第1測試資料附加數值1作 為最下階位元而生成第3測試資料，且按照上述第2時脈 信號值選擇上述第2及第3測試資料中的任一資料並輸入 上述記憶體。 1 5 . —種記憶體之測試方法，係為以第1時脈進行動作 者，其特徵為： 50 312/發明說明書(補件)/92-11 /92123710 1287796 依第1時脈之1 / 2頻率的第2時脈，保持與上述第 脈同步從記憶體輸出的第1資料以作為第2資料，且 述第2時脈，將上述第2資料及在上述第1資料之後 述第1時脈同步立即從上述記憶體輸出的第3資料， 自指定的期待值進行比較。 1 6. —種記憶體之測試方法，係為以第1時脈進行I 的雙資料傳輸率記憶體的測試方法，其特徵為： 以與上述第1時脈相同頻率的第2時脈生成第1測 料，同時以作為上述第2時脈之反轉時脈的第3時脈 第2測試資料，且按照上述第2時脈信號值及上述第 脈信號值中任一信號值選擇上述第1及第2測試資料 任一資料並作為第3測試資料輸入上述雙資料傳輸率 體。 1 7. —種記憶體之測試方法，係為以第1時脈進行I 的雙資料傳輸率記憶體的測試方法，其特徵為： 以與上述第1時脈相同頻率的第2時脈生成第1測 料，在上述第1測試資料附加數值0作為最下階位元 成第2測試資料，同時在上述第1測試資料附加數值 為最下階位元而生成第3測試資料，並按照上述第2 信號值選擇上述第2及第3測試資料中的任一資料輸 述雙資料傳輸率記憶體。 1 8 . —種記憶體之測試方法，係為以第1時脈進行重 的雙資料傳輸率記憶體的測試方法，其特徵為： 依與上述第1時脈相同頻率的第2時脈，保持與第 312/發明說明書(補件)/92-11 /92123710 1時 依上 與上 和各 ύ作 試資 生成 3時 中的 記憶 “乍 試資 而生 1作 時脈 入上 Η乍 1時 51 1287796 脈同步從雙資料傳輸率記憶體輸出的第1資料以作為第2 資料，並依上述第2時脈，將上述第2資料及在上述第1 資料之後立即從雙資料傳輸率記憶體輸出的第3資料，和 各自指定的期待值進行比較。 1 9.如申請專利範圍第1項之半導體積體電路，其中， 設置延遲電路，用以延遲上述第2時脈，並作為延遲時脈 供給上述測試資料選擇部。 2 0 .如申請專利範圍第2項之半導體積體電路，其中， 設置延遲電路，用以延遲上述第2時脈，並作為延遲時脈 供給上述測試資料選擇部。 2 1 .如申請專利範圍第7項之半導體積體電路，其中， 設置延遲電路，用以延遲上述第2時脈，並作為延遲時脈 供給上述測試資料選擇部。 2 2 .如申請專利範圍第8項之半導體積體電路，其中， 設置延遲電路，用以延遲上述第2時脈，並作為延遲時脈 供給上述測試資料選擇部。 23. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 第1測試圖案生成部，以上述第1時脈之1 / 2頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以作為上述第2時脈之反轉時脈 的第3時脈進行動作，而生成第2測試資料； 時脈選擇部，可選擇上述第2時脈與上述第2時脈之反 轉時脈的任一時脈；及 52 312/發明說明書(補件)/92-11 /92123710 1287796 測試資料選擇部，按照上述時脈選擇部的輸出選擇性地 輸出從上述第1測試圖案生成部及上述第2測試圖案生成 部分別輸出的上述第1及第2測試資料中的任一資料，而 作為第3測試資料輸入上述記憶體。 24. —種半導體積體電路，其包含有： 記憶體，以第1時脈進行動作； 第1測試圖案生成部，以上述第1時脈之1 / 2頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以上述第2時脈進行動作，而生 成第2測試資料； 時脈選擇部，可選擇上述第2時脈與上述第2時脈之反 轉時脈的任一時脈；及 測試資料選擇部，按照上述時脈選擇部的輸出選擇性地 輸出從上述第1測試圖案生成部及上述第2測試圖案生成 部分別輸出的上述第1及第2測試資料中的任一資料，而 作為第3測試資料輸入上述記憶體。 25. —種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 第1測試圖案生成部，以與上述第1時脈相同頻率的第 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以作為上述第2時脈之反轉時脈 的第3時脈進行動作，而生成第2測試資料； 時脈選擇部，可選擇上述第2時脈與上述第2時脈之反 轉時脈的任一時脈；及 53 312/發明說明書(補件)/92-11/92123710 1287796 測試資料選擇部，按照上述時脈選擇部的輸出 輸出從上述第1測試圖案生成部及上述第2測試 部分別輸出的上設第1及第2測試資料中的任一 作為第3測試資料輸入上述雙資料傳輸率記憶體 26. —種半導體積體電路，其包含有： 雙資料傳輸率記憶體，以第1時脈進行動作； 第1測試圖案生成部，以與上述第1時脈相同 2時脈進行動作，而生成第1測試資料； 第2測試圖案生成部，以上述第2時脈進行動 成第2測試資料； 時脈選擇部，可選擇上述第2時脈與上述第2 轉時脈的任一時脈；及 測試資料選擇部，按照上述時脈選擇部的輸出 輸出從上述第1測試圖案生成部及上述第2測試 部分別輸出的上述第1及第2測試資料中的任一 作為第3測試資料輸入上述雙資料傳輸率記憶體 選擇性地 圖案生成 資料，而 頻率的第 作，而生 時脈之反 選擇性地 圖案生成 資料，而 312/發明說明書(補件)/92-11/92123710 54