CN1260655C - 数据的锁存时刻调整装置 - Google Patents

Abstract

一种数据的锁存时刻调整装置，读出控制部(104)读出写入存储器(100)中的检查用数据保管部(102)的最初的检查用数据，并且把闩脉冲信号(s104c)向延迟选择部(105)输出。选择部(105a)把用开始的延迟电路(1051)延迟了所述闩脉冲信号(s104c)的延迟脉冲信号向门闩电路(106)输出。门闩电路(106)在接收延迟脉冲信号时，锁存来自存储器(100)的检查用数据。下次，从存储器(100)读出下一数据，并且选择部(105a)把通过位于下一级的延迟电路(1052)延迟的延迟脉冲信号向门闩电路(106)输出。一边把应该设置的门闩电路的个数限制在很少，一边自动调整数据的锁存时刻。

Description

数据的锁存时刻调整装置

技术领域

本发明涉及调整从存储器和LSI(大规模集成电路)等半导体电路输出的数据的锁存时刻的数据锁存时刻调整装置。

背景技术

一般，从存储器读出数据的时刻在设计时被确定，所以存储器的配置地方或特性、周围温度等的影响会引起数据读出时刻产生变化，若用固定的锁存时刻锁存该读出的数据，就发生数据的锁存错误。因此，有必要调整读出数据的锁存时刻。在以往，为了调整读出数据的锁存时刻，通过设置开关来调整存储器的输出数据，以便能正常锁存。

可是，在所述方法中，因存在要进行这种调整的步骤的问题，所以例如在专利文献1中，提出自动调整来自存储器的读出数据的锁存时刻的锁存时刻调整电路。

图16表示所述专利文献1的时刻调整电路的框图。图16是调整来自存储器a的读出数据的锁存时刻的电路，写入控制部b，在存储器a中的用于检查而预先决定的地址中写入给定数据。这时，在写入数据保存部c中保存通过所述写入控制部b写入所述地址中的数据。

此外，读出控制部d向所述存储器a输出定时信号，读出写入存储器a中的所述地址的数据，并且把用于锁存由该定时信号而从所述存储器a读出的数据的闩脉冲信号向闩脉冲延迟部e输出。闩脉冲延迟部e具有n+1个延迟电路e0～en，使来自所述读出控制部d的闩脉冲信号延迟相互不同的时间，生成并输出多个延迟脉冲信号。n+1个门闩电路f0～fn分别接收来自所述存储器a的读出数据和来自所述闩脉冲延迟部e的闩脉冲信号和n个延迟脉冲信号中对应的信号，根据接收的脉冲信号，锁存来自存储器a的读出数据。n+1个比较电路g0～gn把来自对应的门闩电路f0～fn的锁存数据与所述写入数据保存部c中保管的对应数据比较。判定部h根据所述各比较电路g0～gn的比较结果，从来自所述闩脉冲延迟部e的闩脉冲信号和延迟脉冲信号中，判定来自存储器a的读出数据的锁存时刻为最佳的脉冲信号。选择部i根据所述判定部h的判定结果，选择n+1个门闩电路f0～fn中接收了最佳锁存时刻的门闩电路的输出。

这样，在专利文献1中，通过判定存储器a的读出数据的最佳锁存时刻，进行自动调整。

[专利文献1]

特开2001-350668号公报(图1)

可是，如果存储器的动作今后进一步高速化，则来自存储器的数据读出也高速化，与此相应，来自存储器的读出数据的确定时间缩短。因此，为了正常锁存来自存储器的读出数据，有必要进行极细的延迟调整。

可是，在所述专利文献1的技术中，为了进行极细的延迟调整，或扩大可调整的范围，在闩脉冲延迟部e中，具有小的延迟的多个延迟电路成为必要，以便生成具有微小的延迟差的多个脉冲延迟信号。结果，就存在具有的多个门闩电路和比较电路，需要与所述多个延迟脉冲信号对应地设置多个的缺点。该缺点并不局限于来自所述存储器的读出数据的锁存时刻，来自LSI的数据锁存时刻也同样存在。

发明内容

本发明是为了解决所述问题而提出的，其目的在于：提供即使在存储器或LSI的动作高速化，或扩大锁存时刻的可调整范围时，也不需要像上述那样增加门闩电路或比较电路的个数，并能提高延迟调整的精度的数据的锁存时刻调整装置。

为了达到上述目的，在本发明中，即使具有信号延迟用的多个延迟电路，通过设置对这些延迟电路中的1个依次选择的延迟选择部，由该延迟选择部依次选择延迟电路，同时锁存所选择的延迟电路的信号即存储器的读出数据等，从而减少判定电路及比较电路的个数。

也就是说，本发明1的数据的锁存时刻调整装置，调整输出的数据的锁存时刻，其特征在于：包括：以多个延迟量使所述输出数据延迟，生成多个延迟输出数据，选择其中任意一个输出的延迟选择部；接收由所述延迟选择部选择的延迟输出数据和闩脉冲信号，在接收闩脉冲信号的接收时刻锁住所述延迟输出数据的门闩电路；每次对所述门闩电路输入所述闩脉冲信号时，控制所述延迟选择部，从所述延迟选择部向所述门闩电路输入与上次不同的延迟量的延迟输出数据的延迟控制部。

发明2所述的发明根据发明1所述的数据的锁存时刻调整装置，其特征在于：所述延迟选择部具有串联的多个延迟电路。

发明3所述的发明根据发明1所述的数据的锁存时刻调整装置，其特征在于：所述延迟选择部具有DLL。

发明4所述的发明根据发明1所述的数据的锁存时刻调整装置，其特征在于：包括：把所述门闩电路的门闩数据和对应的检查用数据比较，判定两数据的一致的比较电路；接收所述比较电路的比较结果，根据该比较结果，判定在所述门闩电路中的数据锁存适当时的在所述延迟选择部的延迟量的判定部。

发明5所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述判定部当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中位于中心的延迟量判定为适当的延迟量。

发明6所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述判定部当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中最短的延迟量判定为适当的延迟量。

发明7所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述判定部当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中比位于中心的延迟量更偏向考虑了周围温度变化倾向的一侧的延迟量判定为适当的延迟量。

发明8所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述判定部综合所述比较电路的多个比较结果，把与选择概率高的比较结果对应的所述延迟选择部的延迟量判定为适当的延迟量。

发明9所述的发明根据发明1所述的数据的锁存时刻调整装置，其特征在于：所述输出数据是从存储器读出的数据；所述门闩电路设置在接收来自所述存储器的所述读出数据的LSI中。

发明10所述的发明根据发明1所述的数据的锁存时刻调整装置，其特征在于：所述输出数据是从第一LSI输出的数据；所述门闩电路设置在接收来自所述第一LSI的所述输出数据的第LSI。

发明11所述的发明根据发明9或10所述的数据的锁存时刻调整装置，其特征在于：所述存储器或所述第一LSI与时钟信号同步工作；输入到所述延迟选择部中的闩脉冲信号由所述时钟信号代替。

发明12所述的发明根据发明9所述的数据的锁存时刻调整装置，其特征在于：所述存储器是与数据的输出一起也输出选通信号的存储器；输入到所述延迟选择部中的闩脉冲信号由来自所述存储器的选通信号代替。

发明13所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：输出数据是n(n是2以上的整数)位的数据；所述门闩电路和所述比较电路分别设置多个。

发明14所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：输出数据是n(n为2以上的整数)位的数据；设置n个所述门闩电路；只设置一个所述比较电路；在所述n个门闩电路和所述比较电路之间配置选择所述n个门闩电路中的任意一个。

发明15所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述门闩电路在闩脉冲信号的上升沿和下降沿双方锁存所述输出数据；所述延迟选择部、所述门闩电路和所述比较电路具有所述闩脉冲信号的用于上升和用于下降的两组。

发明16所述的发明根据发明15所述的数据的锁存时刻调整装置，其特征在于：所述输出数据是从输出数据和选通信号的存储器读出的数据；所述闩脉冲信号由来自所述存储器的选通信号代替。

发明17所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述门闩电路在闩脉冲信号的上升沿和下降沿双方锁存所述输出数据；所述门闩电路和所述比较电路设置了用于所述闩脉冲信号的上升沿和用于所述闩脉冲信号的下降沿的两组；所述延迟选择部只设置一个；由所述延迟选择部选择的延迟输出数据输入到所述用于上升沿的门闩电路和所述用于下降沿的门闩电路。

发明18所述的发明根据发明17所述的数据的锁存时刻调整装置，其特征在于：在所述延迟选择部输入所述闩脉冲信号。

发明19所述的发明根据发明17所述的数据的锁存时刻调整装置，其特征在于：在所述延迟选择部输入所述输出数据信号。

发明20所述的发明根据发明4所述的数据的锁存时刻调整装置，其特征在于：所述输出数据是从存储器读出的数据；所述检查用数据预先保管在检查用数据保管部中，当从所述存储器读出数据时，在该读出之前，把保管在所述检查用数据保管部中的检查用数据写入存储器中，然后从该存储器把所述检查用数据作为所述输出数据读出。

发明21所述的发明根据发明20所述的数据的锁存时刻调整装置，其特征在于：保管在所述检查用数据保管部中的检查用数据以考虑了存储器的相邻位间的串扰的结构保管。

发明22所述的发明根据发明5所述的数据的锁存时刻调整装置，其特征在于：所述延迟控制部在所述判定部判定所述延迟选择部的适当延迟量后，在下次的锁存时刻调整时，控制所述延迟选择部，以所述适当的延迟量为基准依次使延迟量增减。

发明23所述的发明根据发明22所述的数据的锁存时刻调整装置，其特征在于：所述延迟控制部在以所述适当的延迟量为基准依次使延迟量增减时，把增减的延迟量的范围限制在给定范围中。

发明24所述的发明根据发明5所述的数据的锁存时刻调整装置，其特征在于：所述延迟选择部依次选择所述延迟选择部中的多个延迟量中一部分的延迟量，其中，把位于良好地锁存了数据的多个延迟量的延迟量的范围作为下次的选择对象；下次，依次选择所述选择对象的延迟量范围内包含的延迟量，其中，根据良好地锁存了数据的一个或多个延迟量，最终决定适当的延迟量。

如上所述，在发明1～24记载的发明中，同一时刻的闩脉冲信号输入到门闩电路中，并且多个数据延迟了分别不同的延迟量后，输入到门闩电路中，由所述同一时刻的闩脉冲信号锁存。而且，由比较电路检测出门闩电路的锁存数据与对应的检查用数据之间的一致、不一致。因此，即使锁存时刻调整的精度提高或扩大锁存时刻的调整范围时，门闩电路或比较电路分别为一个就可以了，所以能有效抑制电路规模的增大。

特别是在发明1所述的发明中，在门闩电路中输入同一时刻的闩脉冲信号，所以来自输出数据端子的数据的输出时刻也不变化。因此，锁存从所述输出数据端子输出的数据的外围电路的设计变得容易。

此外，在发明7所述的发明中，能判定与进行下次的锁存时刻调整之前的周围温度变化预先对应的最佳锁存时刻。

在发明14所述的发明中，当数据为n位时，设置了n个门闩电路，但是这些门闩电路的锁存数据一个一个被选择部选择，并依次在比较电路中与对应的检查用数据比较，所以比较电路只要一个就够了，能进一步抑制电路规模的增大。

并且，在发明20所述的发明中，当预先在存储器中保存有检查用数据时，由于噪声等的影响检查用数据有时被破坏或消失，但是在进行锁存时刻的调整时，先向存储器中写入检查用数据，然后读出这些检查用数据，所以能读出正常的检查用数据，即使存在噪声等的影响，也能有效防止锁存时刻的误调整。

此外，在发明21所述的发明中，从存储器同时读出多位数据时，保管在检查用数据保管部中的检查用数据，由于是以考虑了存储器的相邻位间的串扰的模式进行保存的，所以即使存在存储器的位间的信号变化的影响，也能判定最佳的锁存时刻。

在发明22～24所述的发明中，在延迟选择部中能只使用一部分的延迟量调整锁存时刻，所以没必要依次选择全部的延迟量，锁存时刻的调整在短时间结束。

如上所述，根据发明1～24所述的发明的数据的锁存时刻调整装置，由于是只用一个门闩电路检查并调整数据的适当的锁存时刻，所以即使在锁存时刻调整的精度提高或扩大锁存时刻的调整范围时，也没必要增加门闩电路的个数，能有效抑制电路规模的增大。

特别是根据发明1所述的发明，由于是将闩脉冲信号始终保持同一时刻的同时，调整数据的锁存时刻，所以无论锁存时刻的调整前后，能把来自输出数据端子的数据输出时刻保持为同一时刻，能容易设计锁存从输出数据端子输出的数据的外围电路。

此外，根据发明7所述的发明，即使是周围温度变化的状况，也能判定与该周围温度变化预先对应的数据的最佳锁存时刻。

根据发明15所述的发明，当数据为n位的数据时，一边依次一个一个选择由门闩电路锁存的n个锁存数据，一边在比较电路中与对应的检查用数据比较，所以设置的比较电路可以只有一个，能进一步抑制电路规模扩大。

并且，根据发明20所述的发明，在锁存时刻的调整时，先向存储器写入检查用数据，然后，读出这些检查用数据，所以不会象预先在存储器中存储检查用数据时那样，由于噪声等的影响，检查用数据破坏或消失，不受噪声等的影响，能调整适当的锁存时刻。

此外，根据发明21所述的发明，当同时从存储器读出多位的数据时，以考虑了存储器的相邻的位间的串扰的模式存储应该保管在检查用数据保管部中的检查用数据，所以即使存在存储器的位间的信号变化的影响，也能判定最佳的锁存时刻。

根据发明22～24所述的发明，能在延迟选择部中只使用一部分的延迟量调整锁存时刻，所以能在短时间中调整锁存时刻。

附图说明

图1是表示本发明实施例1的数据的锁存时刻调整装置结构的框图。

图2是表示本发明实施例1的变形例1的数据的锁存时刻调整装置结构的框图。

图3是表示同一变形例的数据的锁存时刻调整装置中设置DLL电路的内部结构的框图。

图4是表示本发明实施例1的变形例2的数据的锁存时刻调整装置结构的框图。

图5是表示本发明实施例1的变形例3的数据的锁存时刻调整装置结构的框图。

图6是表示本发明实施例1的变形例4的数据的锁存时刻调整装置结构的框图。

图7是表示本发明实施例1的变形例5的数据的锁存时刻调整装置结构的框图。

图8是表示本发明实施例2的数据的锁存时刻调整装置结构的框图。

图9是表示本发明实施例2的变形例1的数据的锁存时刻调整装置结构的框图。

图10是表示本发明实施例2的变形例2的数据的锁存时刻调整装置结构的框图。

图11是表示本发明实施例3的数据的锁存时刻调整装置结构的框图。

图12是表示本发明实施例3的变形例1的数据的锁存时刻调整装置结构的框图。

图13是表示本发明实施例3的变形例2的数据的锁存时刻调整装置结构的框图。

图14是表示本发明实施例3的变形例3的数据的锁存时刻调整装置结构的框图。

图15是表示本发明实施例4的数据的锁存时刻调整装置结构的框图。

图16是表示以往的数据的锁存时刻调整装置结构的框图。

图17是说明本发明实施例1的锁存时刻调整装置动作的图。

图18是说明本发明实施例2的锁存时刻调整装置动作的图。

图19是表示本发明实施例3的变形例4的数据的锁存时刻调整装置结构的框图。

图20是表示本发明实施例5的锁存时刻调整装置中设置的延迟选择部的结构的框图。

图中：

100-存储器；s100-n位数据；101-输出端子；102-检查用数据保管部；103-写入控制部；104-读出控制部；s104c-闩脉冲信号；105、105A、105B、10051-1005n-延迟选择部；105a-选择部1051-105n-延迟电路；106、106A、106B-门闩电路107、107A、107B-比较电路；108、108A、108B-判定部109、109A、109B-延迟控制部；110、200a-检查用数据；200-第一LSI；201-第二LSI；606-门闩部；6061-606n-门闩电路；607-比较部；6071～607n、707-比较电路；710-选择部；CLK-时钟信号；QDS-选通信号。

具体实施方式

下面，参照附图，说明本发明实施例的数据的锁存时刻调整装置。

(实施例1)

图1表示本发明实施例1的锁存时刻调整装置。同图的调整装置调整来自存储器100的输出数据(读出数据)的锁存时刻，存储器100及门闩电路111以外的电路集成在一个LSI中。

在图1中，102是检查用数据保管部，预先保管进行来自存储器100的读出数据的锁存时刻调整时使用的检查用数据。从存储器100同时读出多位检查用数据时，以考虑了该存储器100中的相邻位间的干扰即串扰的模式预先保管该检查用数据。例如，对于进行锁存时刻调整的位，考虑与该位相邻或邻近的信号以同相位变化的情形和以反相变化的情形，进行保管。

103是写入控制部，即接收模式选择信号，当该模式选择信号指示通常动作模式时，把输入数据写入存储器100的给定地址，当指示锁存时刻调整模式时，把保管在所述检查用数据保管部102中的数据写入存储器100中。具体而言，写入控制部103把定时信号103a、地址s103b、数据(输入数据或检查用数据)s103c提供给存储器100，在存储器100的给定地址写入该数据。

104是读出控制部，即接收所述模式选择信号，在通常动作模式和锁存时刻调整模式时，把定时信号s104a和地址信号s104b提供给存储器100，从存储器100读出给定的数据s100，并且把用于锁存从存储器100读出的数据的闩脉冲信号s104c向后面描述的延迟选择部105输出，当锁存时刻调整模式的结束时，向后面描述的判定部108和延迟控制部109输出延迟决定信号。

105是延迟选择部，具有串联的多个延迟电路1051、1052～105n、选择部105a，通过这些延迟电路1051-105n依次把来自所述读出控制部104的闩脉冲信号s104c延迟，生成延迟值不同的多个延迟脉冲信号，并且通过选择部105a选择这些延迟电路1051-105n的输出的任意一个输出。

此外，106是一个门闩电路，接收来自所述存储器100的读出数据s100，并且接收由所述延迟选择部105的选择部105a选择的任意的延迟电路的延迟脉冲信号，在该延迟脉冲信号的接收时刻，锁存来自所述存储器100的读出数据s100。在通常动作模式时，从输出端子101输出由该门闩电路106锁存的数据。107是比较电路，比较由所述门闩电路106锁存的读出数据和所述检查用数据保管部102中保管的对应数据的一致、不一致。

108是判定部，在锁存时刻调整模式的结束时，接收来自所述读出控制部104的延迟决定信号，根据所述比较电路107中的多个比较结果，判定所述多个延迟电路1051-105n中由门闩电路106良好地锁存了来自存储器100的读出数据时的一个延迟电路即具有最佳延迟量的延迟脉冲信号。

这里，说明判定部108的具体判定方法。当比较电路107的多个比较结果中，两个数据一致的比较结果为一个时，判定与此对应的延迟电路的延迟脉冲信号。此外，当两个数据一致的比较结果为连续的给定个时，把与这些连续的一致判定对应的多个延迟电路的中心即最稳定的延迟脉冲信号判定为最佳，做把与这些对应的延迟电路中位于最前级的延迟电路的延迟脉冲信号判定为最佳。当选择位于最前级的延迟电路时，能使来自存储器100的读出数据的锁存时刻加快。根据在比较电路107的多次比较结果选择从其中选择的概率高的一个比较结果，把与该选择的比较结果对应的延迟电路的延迟脉冲信号判定为最佳，综合数次的判定结果。例如，存储比较电路107的多次(例如5次)判定结果，当两个数据一致的比较结果连续给定次(例如3次)，或不连续也包含给定次(例如4次)时，这时，首先更新选择的延迟电路。这时，能除去由于噪声等的影响而误判定的情况，能取得稳定的动作。并且，当两个数据一致的比较结果连续给定个时，按照使用存储器100的地区是寒冷地区或温暖地区等环境、存储器100的周围是否存在发热的电器，能适当选择一个延迟电路。例如，当延迟脉冲信号的延迟比读出数据的延迟大时，如果存储器100的周围温度伴随着电器的动作而上升，则预先考虑延迟脉冲信号和读出数据的延迟差，进行预测，选择可选择的多个延迟电路中比位于中心的延迟电路更偏向考虑了周围温度的变化倾向的一侧即输出延迟量小的一侧的延迟脉冲信号(即更前级一侧的)的延迟电路。

此外，在图1中，109是延迟控制部，在锁存时刻调整模式中，控制选择部105a，从多个延迟电路1051-105n中从开始依次一个一个选择，输出与上次不同的延迟量的延迟脉冲信号，并且在锁存时刻调整模式结束时，从所述读出控制部104接收延迟决定信号，控制选择部105a，选择由判定部108判定的任意延迟电路的输出(即最佳延迟脉冲信号)。

在图1中，111是配置在LSI的外部的门闩电路，接收从所述LSI内部的门闩电路106经输出端子101输出的数据和来自读出控制部104的闩脉冲信号s104c，在接收到该闩脉冲信号s104c时，锁存来自所述输出端子101的数据。

下面，说明图1所示的数据的锁存时刻调整装置的锁存时刻调整。

首先，在进行锁存时刻调整时，预先决定向存储器100存储检查用数据保管部102的检查用数据的地址。

接着，在来自存储器100的读出数据的锁存时刻调整时，把模式选择信号变更为指示锁存时刻调整模式。向锁存时刻调整模式的指示可以在每次接通电源时进行，计算设定时间周期地进行，或当来自存储器100的读出数据为图象信号时，对每一画面进行，也能对图象信号切换为下一图象信号的每一瞬间进行，也可以组合这些进行。在锁存时刻调整时，从写入控制部103向存储器100提供检查用数据保管部102的检查用数据s103c、把它存储在存储器100中的地址s103b、写入定时信号s103a，向存储器100的给定地址写入检查用数据s103c。重复这些动作，把检查用数据保管部102的多个检查用数据s103c写入存储器100中。这样，在进行数据的锁存时刻调整时，在各时刻调整，在该时刻调整之前，把检查用数据保管部102的多个检查用数据s103c写入存储器100中。

然后，通过读出控制部104，把指定存储检查用数据的地址的地址信号s104b、读出定时信号s104a提供给存储器100，从存储器100读出检查用数据，并且对延迟选择部105输出闩脉冲信号s104c。然后，重复多次以上的动作，依次读出写入存储器100中的多个数据。此时，延迟控制部109从读出控制部104接收控制信号，在每次从存储器100读出数据时，对选择部105a输出延迟选择信号，以便在每次从存储器100读出数据时，在延迟选择部105内，从位于开始的延迟电路1051按顺序选择延迟电路的延迟脉冲信号。

结果，门闩电路106当初从存储器100接收最初的读出数据，并且从延迟选择部105接收来自开始的延迟电路1051的延迟脉冲信号，在该延迟脉冲信号的接收时刻，把所述最初的读出数据锁存，在来自延迟选择部105内的第二个延迟电路1052的延迟脉冲信号的接收时刻锁存接着从存储器100接收的第二个读出数据，然后依次在第k个延迟脉冲信号的接收时刻锁存第k(k＝3～n)个读出数据。

在比较电路107中，比较门闩电路106的锁存数据和与该锁存数据对应的检查用数据保管部102的检查用数据，依次检测两信号的一致、不一致。在锁存时刻调整的结束时，从读出控制部104向判定部108输出延迟决定信号。在判定部108中，根据所述比较电路107的多个比较结果，从延迟选择部105的多个延迟电路1051-105n中，判定门闩电路106恰当地锁存读出信号时的一个延迟电路。如果该延迟电路的判定即判定了最佳的时刻，则延迟控制部109从读出控制部104接收延迟决定信号，控制选择部105a，把所述判定部108判定的一个延迟电路的输出作为最佳的延迟脉冲信号而选择。

然后，如果模式选择信号变更为指示通常动作模式，则来自存储器100的读出数据在门闩电路106中在由延迟选择部105的选择部105a选择的最佳延迟脉冲信号的接收时刻被锁存，从输出端子101输出。

这里，在延迟选择部105中，通过多个延迟电路1051-105n生成多个延迟脉冲信号，但是为了锁存时刻调整精度的提高或时刻调整范围的扩大，设置多个延迟电路时，通过选择部105a依次一个一个选择这些延迟脉冲信号，向门闩电路106输入，所以门闩电路106和比较电路107分别为一个就可以了，没必要设置多个门闩电路和比较电路。因此，只通过增加延迟电路的个数的稍微的电路增加，就能谋求锁存时刻调整精度的提高或时刻调整范围的扩大。

此外，保管在检查用数据保管部102中的检查用数据预先以考虑了存储器100中的相邻位间的串扰的模式保存，所以例如相邻的位彼此间以同相变化时，数据的变化加快，相反，以反相变化时，数据的变化变慢，但是能进行考虑这些的锁存时刻调整。

此外，在图1中，门闩电路111虽然设置在LSI的外部，但不必说，也可设置在LSI内部。

(实施例1的变形例1)

下面，参照图2说明所述实施例1的变形例1。在本变形例中，变更延迟选择部105的结构。

即在图2中，延迟选择部105具有选择部105a、DLL(Delay LockedLoop)电路105b，所述图1所示的多个延迟电路1051-105n由DLL电路105b构成。

图3表示所述DLL电路105b的内部结构。在图3中，DLL电路105b具有即使温度或电压等条件变化，也使延迟量保持一定的功能，具有多个延迟缓存器105c1～105cn、相位检测器105d、充电泵和低通滤波器105e、偏压电路105f，所述多个延迟缓存器105c1～105cn的个数出作为多个延迟脉冲信号输出到选择部105a。

因此，在本变形例中，通过DLL电路105b生成多个延迟脉冲信号，所以能进行精度高的锁存时刻调整。

(实施例1的变形例2)

接着，参照图4说明所述实施例1的变形例2。在本变形例中，表示表示存储器100由与时钟信号CLK同步工作的SDRAM构成时的变形例。

存储器100着眼于与时钟信号CLK同步工作，把该时钟信号CLK作为闩脉冲信号的代用输入到延迟选择部105中。

因此，在本变形例中，没必要如图1所示，读出控制部104生成闩脉冲信号，能简易构成读出控制部104的电路。

(实施例1的变形例3)

接着，参照图5说明所述实施例1的变形例3。在本变形例中，表示存储器100由输出数据和用于取入该数据的选通信号的存储器构成时的变形例。

在图5中，存储器100是与数据s100一起输出一个或多个选通信号(DQS)的结构，所以把该选通信号作为闩脉冲信号向延迟选择部105输入。所述选通信号为多个时，例如读出数据为32位时，每8位与一个选通信号对应，输出合计4个选通信号。

因此，在本变形例中，读出控制部104没必要生成闩脉冲信号，能使简易构成读出控制部104的电路。因为选通信号是指示取入数据的时刻的信号，所以能把延迟选择部105具有的延迟电路个数限制在很少。

(实施例1的变形例4)

接着，参照图6说明所述实施例1的变形例4。在本变形例中，表示来自所述存储器100的读出数据s100由n(n为2以上的整数)位数据构成时的变形例。

即在图6中，伴随着存储器100输出n位读出数据s100，在门闩部606中设置n个门闩电路6061-606n，并且在比较部607中设置n个比较电路6071～607n。此外，检查用数据保管部602中，与n位读出数据s100对应，预先保管多组n位检查用数据。所述各门闩电路6061-606n接收来自存储器100的n位读出数据中的第对应位的数据，并且在接收由延迟选择部105的选择部105a选择的延迟脉冲信号，在延迟脉冲信号的接收时刻锁存对应位的数据。在延迟选择部105中，选择部105a在从存储器100选择最初的一组n位数据时，选择开始的延迟电路1051的延迟脉冲信号，然后，在从存储器100读出下一组n位数据时，选择后一级的延迟电路的延迟脉冲信号。

所述各比较电路6071～607n对于保管在检查用数据保管部102中的各组检查用数据，接收该n位检查用数据中第对应位的数据，并且接收n个门闩电路6061-606n中对应的门闩电路的锁存数据，比较这两个数据，检测它的一致、不一致。

判定部108从所述n个比较电路6071～607n，对于各组接收n个比较结果，判定n个比较结果都为“一致”时的选择部105a的选择状态即多个比较电路6071～607n中输出最佳延迟脉冲信号的一个延迟电路。其他结构与所述实施例1同样，所以省略了它的说明。

因此，在本变形例中，来自存储器100的读出数据例如为3(n＝3)位的数据时，用同一延迟的延迟脉冲信号锁存该1组的3位数据，对于其他各组的3位数据，每前进到下一组，就用依次增大延迟量而变更的延迟脉冲信号重复锁存，从能正常锁存3位数据的全部时的延迟脉冲信号中选择最佳延迟脉冲信号。

(实施例1的变形例5)

接着，参照图7说明所述实施例1的变形例5。本变形例是改良了所述图6所示的变形例4。

即在图6中，在比较部607中设置n个比较电路6071～607n，在本变形例中，只设置一个比较电路707，由n个门闩电路6061-606n公用比较电路707。在该比较电路707的前级配置选择部710。该选择部710由读出控制部104控制，如果n个门闩电路6061-606n的锁存动作结束，则从开始依次一个一个选择这些门闩电路6061-606n，把选择的门闩电路的锁存数据向比较电路707输出。

因此，在本变形例中，从存储器100读出1组的n位数据，如果用n个门闩电路6061-606n锁存，则一边由选择部710依次一个一个选择这些门闩电路，一边向比较电路707输出，在该比较电路一位一位比较锁存数据和检查用数据的一致、不一致。如果通过比较电路707在1组的全部位中取得比较结果，读出控制部104就对存储器100输出定时信号s104a，以便从存储器100读出下一组的n位数据。

在本变形例中，另外设置选择部710，但是比较电路的个数从n个削减为1个，所以能使电路结构简单。

(实施例2)

下面，参照附图，说明本发明实施例2的数据的锁存时刻调整装置。

图8表示本发明实施例2的数据的锁存时刻调整装置。本实施例变更了延迟选择部105的配置位置。

即在所述图1中，延迟选择部105配置在把来自读出控制部104的闩脉冲信号向门闩电路106输入的路线中，生成多个延迟量的延迟脉冲信号，但是在本实施例中，把延迟选择部105的配置位置变更为把来自存储器100的读出数据向门闩电路106输入的路线，以多个延迟量把读出数据延迟，生成多个延迟输出数据。其他结构与图1同样，所以省略了其说明。

因此，在本实施例中，取得与实施例1同样的作用效果。在本实施例中，从读出控制部104输出的闩脉冲信号原封不动地输入门闩电路106中，所以在门闩电路106中的锁存时刻不变化，因此，从输出端子101输出的读出数据的输出时刻也不变化，所以锁存该读出数据的外围电路的设计也变得容易。

须指出的是，虽然未图示，但是，关于图8所示的本实施例，也可以进行与图2、图4、图5同样的变形。

图8所示的实施例2与图1所示的实施例1相比，具有以下优点。即如图17所示，来自图1的读出控制部104的闩脉冲信号s104c为A，由延迟选择部105延迟的延迟闩脉冲信号为A’，从存储器100输出的数据为B，从LSI内部的门闩电路106输出的数据为C，从LSI外部的门闩电路11输出的数据为D，当把闩脉冲信号A只延迟其1周期附近的延迟时间(在图8中用符号t表示)，生成延迟闩脉冲信号A’时，来自存储器100的数据B(其内容x)在所述延迟闩脉冲信号A’的上升时刻取入门闩电路106中，但是之后如果经过微小时间(在图8中用符号m表示)，则闩脉冲信号A的上升时刻到来，在该上升时刻，来自所述1si内部的门闩电路106的数据C(其内容x)被取入LSI外部的门闩电路111中。这时，当所述微小时间m低于为了所述LSI外部的门闩电路111的数据锁存而必要的界限时，LSI外部的门闩电路111无法取入正确的数据D(其内容x)。

而在本实施例中，来自存储器100的数据B由延迟选择部105延迟，成为延迟数据B’，并且如图18所示，LSI外部的门闩电路111能可靠取入正确的数据D(其内容x)。

(实施例2的变形例1)

接着，根据图9说明所述实施例2的变形例1。本变形例与所述图6同样，表示来自所述存储器100的读出数据s100由n(n为2以上的整数)位数据构成时的变形例。

即在图9中，在门闩部606中设置n个门闩电路6061-606n，并且在比较部607中设置n个比较电路6071～607n。伴随着延迟选择部105的配置位置变更到来自存储器100的读出数据输入到门闩电路106的路线中，在来自存储器100的n位数据的读出路线中配置n个延迟电路10051-1005n。

其他结构与图6同样，所以省略了其说明。

(实施例2的变形例2)

图10表示所述实施例2的变形例2。在本变形例2中，与所述图7同样，在表示所述变形例1的图9中，把设置了n个的比较电路6071～607n削减为1个。

(实施例3)

下面，说明本发明实施例3。

图11表示本发明实施例3的数据的锁存时刻调整装置。本实施例表示存储器100由与信号两沿同步工作的DDR(Double Data Rate)-SDRAM构成时的实施例。

即在图11中，存储器100接收时钟信号CLK，与该时钟信号CLK的上升沿以及下降沿同步输出数据。因此，在本实施例中，设置有两个延迟选择部105A、105B，把所述时钟信号CLK作为闩脉冲信号原封不动输入一方的延迟选择部105A中，并且所述时钟信号CLK经过倒相器INV倒相，输入另一方的延迟选择部105B中。因此，所述一方延迟选择部105A是用于在时钟信号CLK的上升沿的读出数据的锁存，另一方的延迟选择部105B是用于在时钟信号CLK的下降沿的读出数据的锁存。

与所述两个延迟选择部105A、105B对应，在一方的延迟选择部105A中配置门闩电路106A、比较电路107A、判定部108A延迟控制部109A和输出端子101A，在另一方的延迟选择部105B中也配置门闩电路106B、比较电路107B、判定部108B延迟控制部109B和输出端子101B。

因此，在本实施例中，组合用于在时钟信号CLK的上升沿的数据读出和用于在时钟信号CLK的下降沿的数据读出双方，配置两组延迟选择部105A、105B，所以分别使用不同的延迟选择部105A、105B，把与时钟信号CLK的上升沿同步的读出数据的锁存和与下降沿同步的读出数据的锁存调整为最佳的锁存时刻，能进行精度更高的锁存时刻调整。

(实施例3的变形例1)

图12表示所述实施例3的变形例1，是存储100由输出数据和选通信号的存储器构成时的变形例。

即在图12中，代替时钟信号CLK，把来自存储器100的选通信号DQS作为闩脉冲信号直接输入到一方的延迟选择部105A中，并且把所述选通信号DQS作为闩脉冲信号通过倒相器INV输入到另一方的延迟选择部105B中。其他结构与图11同样，所以关于同一部分省略了说明。

(实施例3的变形例2)

图13表示所述实施例3的变形例2。本变形例是进一步改良了所述图11所示的实施例3。

即在所述图11中，设置了两个延迟选择部105A、105B，而在本变形例中只设置一个延迟选择部105，把它的输出直接向门闩电路106A输出，而所述输出通过倒相器INV输出到门闩电路106B。须指出的是，在图13中，代替时钟信号CLK，读出控制部104把闩脉冲信号s104c向延迟选择部105输出。

因此，在本变形例中，与闩脉冲信号s104c的上升沿同步的读出数据的锁存、与下降沿同步的读出数据的锁存使用公共的延迟选择部105调整为一个适当的锁存时刻，但是这样，能使延迟选择部105、判定部108和延迟控制部109公用化，所以这部分取得了能简化电路结构的效果。

(实施例3的变形例3)

图13表示所述实施例3的变形例3。本变形例变更了延迟选择部105的配置位置。

即在图14中，以与信号两沿同步工作的存储器100为前提，设置两个延迟选择部105A、105B、两个门闩电路106A、106B、两个比较电路107A、107B、两个延迟控制部109A、109B。一方的延迟选择部105A配置在把来自存储器100的读出数据向一方的门闩电路106A输入的路线中，另一方的延迟选择部105B配置在把来自存储器100的读出数据向另一方的门闩电路106B输入的路线中。

读出控制部104输出闩脉冲信号s104c，该闩脉冲信号s104c直接输入到一方的门闩电路106A中，在其上升沿和下降沿双方锁存数据，并且通过倒相INV输入到另一方的门闩电路106B中。

因此，在本实施例中，取得与所述实施例3或变形例1同样的作用效果。

(实施例3的变形例4)

图19表示所述实施例3的变形例4。本变形例变更了图14所示的延迟选择部105A、105B。

即在表示所述变形例3的图14中，配置了两个延迟选择部105A、105B，但是在本变形例中，只配置一个延迟选择部105C，在该延迟选择部105C内，所述图14的延迟选择部105A、105B分别具有的延迟电路1051-105n不是2组，而是公用化为1组。选择部105a与图14同样配置有2个。

因此，在本变形例中，1组延迟电路1051-105n变为不要的部分使电路结构变得简单，并且变得廉价。

(实施例4)

下面，参照图15说明本发明实施例4。在本实施例中，说明了存储器和存储器控制电路(LSI)间的数据交换，而这里是适用于两个LSI间的数据交换。

即在图15中，200是第一LSI，201是第二LSI。在所述第一LSI200中预先保持数据锁存时刻调整用的检查用数据200a，并且在内部设置选择部200b和门闩电路200c。所述选择部200b接收模式选择信号，该模式选择信号指示锁存时刻调整时，选择所述检查用数据200a。所述门闩电路200c锁存所述选择部200b选择的数据，向第二LSI201输出。所述第一LSI200把所述门闩电路200c的锁存数据与时钟信号CLK一起向第二LSI201输出。

在所述第二LSI201中，与所述图1同样，具有延迟选择部105、门闩电路106、比较电路107、判定部108、延迟控制部109。在第二LSI201中预先保持第一LSI200保持的锁存时刻调整用的检查用数据200a和同一锁存时刻调整用的检查用数据110。在该第二LSI201中，把来自所述第一LSI200的时钟信号CLK向延迟选择部105输入。此外，第二LSI201的门闩电路106接收来自所述第一LSI200的数据，并且接收由延迟选择部105的选择部105a选择的延迟脉冲信号，在该延迟脉冲信号的接收时刻把来自所述第一LSI200的数据锁存。此外，比较电路107在锁存时刻调整模式时，接收来自门闩电路106的锁存数据和与该锁存数据对应的内部检查用数据110，重复进行两者的一致比较。判定部108接收所述模式选择信号，在锁存时刻调整模式时，在比较电路107的比较动作的重复结束后，判定多个比较结果，选定延迟选择部105的最佳1个延迟电路。此外，延迟控制部109接收所述模式选择信号，在锁存时刻调整模式中，如上所述，从开始的延迟电路1051按顺序一个一个，并且在锁存时刻调整模式的结束时，根据所述判定部108的判定结果，控制选择部105a，选择判定部108选定的一个延迟电路。

须指出的是，在所述第一和第二LSI200、LSI201中预先保持有检查用数据200a、110，判别比较电路107中的比较动作的重复的结束，能识别锁存时刻调整模式的结束，所以不需要图1所示的实施1中说明的延迟决定信号。

因此，在本实施例中，即使在两个LSI200、LSI201之间的数据收发中，在接收一侧的LSI201内设置延迟选择部105，分别只设置一个门闩电路106和比较电路107，能自动进行数据的锁存时刻调整。

须指出的是，在本实施例中，在来自延迟选择部105的延迟脉冲信号的上升沿，锁存数据，但是当然也可以采用在延迟脉冲信号的上升沿和下降沿的两个沿锁存数据的结构。把时钟信号CLK作为闩脉冲信号输入延迟选择部105中，但是代替时钟信号CLK，可以把来自第一LSI200的数据输入延迟选择部105中，生成延迟脉冲信号。这时，所述实施例和变形例的各种变更也同样适用。关于判定部108的判定方法，所述的判定方法也同样能适用。

(实施例5)

下面，说明本发明的实施例5。在以上的说明中，说明了在延迟选择部105中，从开始一个一个按顺序选择n个延迟电路1051-105n的情况，但是本实施例变更该选择的顺序。在本实施例，如图20所示，说明延迟选择部105具有8个延迟电路1051-1058时的情形。

在图20中，延迟控制部109具有存储电路109a。该存储电路109a存储在上次的锁存时刻调整时选择部105a选择的一个延迟电路。延迟控制部109在下次锁存时刻调整时，根据所述存储电路109a的存储内容，以已经选择的一个延迟电路(例如延迟电路1054)为基准，控制选择部105a，以便选择位于该延迟电路1054前后的延迟电路。具体而言，例如以延迟电路1054为基准，最初选择延迟电路1055，接着选择延迟电路1053，然后按顺序选择延迟电路1056、延迟电路1052、延迟电路1057、延迟电路1051。

这时，限制了依次选择的延迟电路的个数。例如如果良好地锁存来自存储器100的数据s100的次数变为给定次数，则在该时刻，可以结束延迟电路的依次选择。例如，在选择了5个延迟电路的时刻结束，则在所述例子中，选择了延迟电路1054、1055、1053、1056、1052后，不选择其他延迟电路。

因此，在本实施例中，没必要在延迟选择部105中依次选择全部的延迟电路，所以能以短时间结束锁存时刻的调整。

(实施例5的变形例)

下面，说明本发明实施例5的变形例。在本变形例中，使用图20所示的延迟选择部105进行说明。

在本变形例中，8个延迟电路的选择顺序如下所述。初次，即在接通电源后，依次选择延迟选择部105中设置的全部延迟电路1051-1058，进行锁存时刻的调整，选择一个延迟电路。

在下次以后的锁存时刻调整时，即例如每次经过给定时间，重复以下的动作。即最初依次选择延迟选择部105中设置的全部延迟电路1051-1058中的一部分延迟电路，把其中位于良好地锁存了数据的多个延迟电路间的延迟电路作为下一选择对象。然后，依次选择该选择对象的延迟电路，最终决定一个延迟电路。例如，最初依次选择第奇数个的四个延迟电路1051、1053、1055、1057，当其中良好地锁存了数据的延迟电路为两个延迟电路1053、1055时，就选择位于该延迟电路1053、1055件的延迟电路1054，当通过该延迟电路1054也能良好地锁存数据时，把位于这三个延迟电路1053～1055的中心的延迟电路1054最终作为最佳的延迟电路而选择。

因此，在本变形例中，没必要在延迟选择部105依次选择全部的延迟电路，所以能以短时间结束锁存时刻调整。

如上所述，本发明只用一个门闩电路进行数据的适当的锁存时刻的检测、调整，即使在锁存时刻调整的精度提高或锁存时刻调整范围扩大时，也没必要增加门闩电路的个数，能有效抑制电路规模的增大，所以作为数据的锁存时刻调整装置是有用的。

Claims (21)

1.一种数据的锁存时刻调整装置，调整输出的数据的锁存时刻，其特征在于：包括：

以多个延迟量使所述输出数据延迟，生成多个延迟输出数据，选择其中任意一个输出的延迟选择部；

接收由所述延迟选择部选择的延迟输出数据和闩脉冲信号，在接收闩脉冲信号的接收时刻锁住所述延迟输出数据的门闩电路；

每次对所述门闩电路输入所述闩脉冲信号时，控制所述延迟选择部，使从所述延迟选择部向所述门闩电路输入与上次不同的延迟量的延迟输出数据的延迟控制部；

把所述门闩电路的门闩数据和对应的检查用数据比较，判定两数据的一致的比较电路；以及

接收所述比较电路的比较结果，根据该比较结果，判定在所述门闩电路中的数据锁存适当时的在所述延迟选择部的延迟量的判定部，

所述输出数据是从存储器读出的数据；

所述门闩电路设置在接收来自所述存储器的所述读出数据的大规模半导体集成电路中。

2.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述延迟选择部具有串联的多个延迟电路。

3.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述判定部，当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中位于中心的延迟量判定为适当的延迟量。

4.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述判定部当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中最短的延迟量判定为适当的延迟量。

5.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述判定部当所述比较电路的多个比较结果包含连续的一致判定时，把与这些连续的一致判定对应的所述延迟选择部的多个延迟量中比位于中心的延迟量更偏向考虑了周围温度变化倾向的一侧的延迟量判定为适当的延迟量。

6.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述判定部综合所述比较电路的多个比较结果，把与选择概率高的比较结果对应的所述延迟选择部的延迟量判定为适当的延迟量。

7.一种数据的锁存时刻调整装置，调整输出的数据的锁存时刻，其特征在于：包括：

以多个延迟量使所述输出数据延迟，生成多个延迟输出数据，选择其中任意一个输出的延迟选择部；

接收由所述延迟选择部选择的延迟输出数据和闩脉冲信号，在接收闩脉冲信号的接收时刻锁住所述延迟输出数据的门闩电路；

每次对所述门闩电路输入所述闩脉冲信号时，控制所述延迟选择部，使从所述延迟选择部向所述门闩电路输入与上次不同的延迟量的延迟输出数据的延迟控制部；

把所述门闩电路的门闩数据和对应的检查用数据比较，判定两数据的一致的比较电路；以及

接收所述比较电路的比较结果，根据该比较结果，判定在所述门闩电路中的数据锁存适当时的在所述延迟选择部的延迟量的判定部，

所述输出数据是从第一大规模半导体集成电路输出的数据；

所述门闩电路设置在接收来自所述第一大规模半导体集成电路的所述输出数据的第二大规模半导体集成电路中。

8.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述存储器或所述大规模半导体集成电路与时钟信号同步工作；

输入到所述延迟选择部中的闩脉冲信号由所述时钟信号代替。

9.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述存储器是与数据的输出一起也输出选通信号的存储器；

输入到所述延迟选择部中的闩脉冲信号由来自所述存储器的选通信号代替。

10.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

输出数据是n位的数据，其中n是大于等于2的整数；

所述门闩电路和所述比较电路分别设置多个。

11.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

输出数据是n位的数据，其中n是大于等于2的整数；

设置n个所述门闩电路；

只设置一个所述比较电路；

在所述n个门闩电路和所述比较电路之间配置选择所述n个门闩电路中的任意一个。

12.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述门闩电路在闩脉冲信号的上升沿和下降沿双方锁存所述输出数据；

所述延迟选择部、所述门闩电路和所述比较电路具有所述闩脉冲信号的用于上升和用于下降的两组。

13.根据权利要求12所述的数据的锁存时刻调整装置，其特征在于：

所述输出数据是从输出数据和选通信号的存储器读出的数据；

所述闩脉冲信号由来自所述存储器的选通信号代替。

14.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

所述门闩电路在闩脉冲信号的上升沿和下降沿双方锁存所述输出数据；

所述门闩电路和所述比较电路设置了用于所述闩脉冲信号的上升沿和用于所述闩脉冲信号的下降沿的两组；

所述延迟选择部只设置一个；

由所述延迟选择部选择的延迟输出数据输入到所述用于上升沿的门闩电路和所述用于下降沿的门闩电路。

15.根据权利要求14所述的数据的锁存时刻调整装置，其特征在于：

在所述延迟选择部输入所述闩脉冲信号。

16.根据权利要求14所述的数据的锁存时刻调整装置，其特征在于：

在所述延迟选择部输入所述输出数据信号。

17.根据权利要求1所述的数据的锁存时刻调整装置，其特征在于：

还具有：预先保管所述检查用数据的检查用数据保管部，当从所述存储器读出数据时，在该读出之前，把保管在所述检查用数据保管部中的检查用数据写入存储器中，然后从该存储器把所述检查用数据作为所述输出数据读出。

18.根据权利要求17所述的数据的锁存时刻调整装置，其特征在于：

保管在所述检查用数据保管部中的检查用数据，是以考虑了存储器的相邻位间的串扰的结构后而进行保管的。

19.根据权利要求3所述的数据的锁存时刻调整装置，其特征在于：

所述延迟控制部，在所述判定部判定所述延迟选择部的适当延迟量后，在下次的锁存时刻调整时，控制所述延迟选择部，以所述适当的延迟量为基准依次使延迟量增减。

20.根据权利要求19所述的数据的锁存时刻调整装置，其特征在于：

所述延迟控制部，在以所述适当的延迟量为基准依次使延迟量增减时，把增减的延迟量的范围限制在给定范围中。

21.根据权利要求3所述的数据的锁存时刻调整装置，其特征在于：

所述延迟选择部依次选择所述延迟选择部中的多个延迟量中一部分的延迟量，把其中位于良好地锁存了数据的多个延迟量的延迟量的范围作为下次的选择对象；

下次，依次选择所述选择对象的延迟量范围内包含的延迟量，根据其中良好地锁存了数据的一个或多个延迟量，最终决定适当的延迟量。

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