KR20160104478A - 반도체장치 및 이를 포함하는 반도체시스템 - Google Patents

반도체장치 및 이를 포함하는 반도체시스템 Download PDF

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KR20160104478A
KR20160104478A KR1020150027587A KR20150027587A KR20160104478A KR 20160104478 A KR20160104478 A KR 20160104478A KR 1020150027587 A KR1020150027587 A KR 1020150027587A KR 20150027587 A KR20150027587 A KR 20150027587A KR 20160104478 A KR20160104478 A KR 20160104478A
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Abstract

반도체장치는 테스트인에이블신호에 응답하여 클럭으로부터 펄스폭이 다르게 설정되는 제1 구간펄스 및 제2 구간펄스를 포함하는 합성클럭을 생성하는 합성클럭생성부 및 상기 합성클럭에 응답하여 테스트신호를 래치하여 플래그신호를 생성하는 플래그신호생성부를 포함한다.

Description

반도체장치 및 이를 포함하는 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 셋업/홀드타임을 효율적으로 측정할 수 있는 반도체시스템에 관한 것이다.
동기식 디램(SDRAM)은 외부 클럭 신호에 동기된 내부 클럭 신호를 이용하여 데이터의 입출력을 행한다. 이러한 동기식 디램(SDRAM)은 내부 클럭 신호에 따라 데이터의 입출력이 행해지기 때문에, 고속으로의 데이터 전송이 가능해진다.
한편, 동기식 디램(SDRAM)에서 정상적으로 데이터를 리드/라이트 하기 위해서는 내부 클럭 신호에 대해 정상적인 셋업/홀드 타임(setup/hold time)을 확보하는 것이 중요하다. 여기서, 셋업 타임(setup time)은 입력되는 데이터들이 외부클럭 신호를 기준으로 일정시간 전에 인가되어지는 시간을 의미하고, 홀드 타임(hold time)은 입력되는 신호들이 외부 클럭 신호를 기준으로 일정시간 유지되는 시간을 의미한다. 즉, 셋업 타임(setup time) 및 홀드 타임(hold time)은 데이터의 유효 윈도우(data valid window)를 기준으로 앞, 뒤 시간을 의미한다.
본 발명은 셋업/홀드타임을 효율적으로 측정할 수 있도록 한 반도체시스템을 제공한다.
이를 위해 본 발명은 테스트인에이블신호에 응답하여 클럭으로부터 펄스폭이 다르게 설정되는 제1 구간펄스 및 제2 구간펄스를 포함하는 합성클럭을 생성하는 합성클럭생성부 및 상기 합성클럭에 응답하여 테스트신호를 래치하여 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 테스트인에이블신호, 클럭 및 테스트신호를 출력하는 제1 반도체장치 및 상기 테스트인에이블신호에 응답하여 상기 클럭으로부터 펄스폭이 다르게 설정되는 제1 구간펄스 및 제2 구간펄스를 포함하는 합성클럭을 생성하고, 상기 합성클럭에 응답하여 상기 테스트신호를 래치하여 플래그신호를 생성하는 제2 반도체장치를 포함하되, 상기 제2 반도체장치는 상기 플래그신호를 상기 제1 반도체장치에 인가하는 반도체시스템을 제공한다.
본 발명에 의하면 다수의 펄스폭을 갖는 펄스들을 포함하는 합성클럭을 이용하여 반도체장치의 내부신호의 셋업/홀드타임을 용이하게 측정할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 구간신호생성부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 내부클럭생성부의 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 신호합성부의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 합성신호생성부의 동작을 설명하기 위한 타이밍도 이다.
도 6은 도 1에 도시된 플래그신호생성부의 동작을 설명하기 위한 타이밍도 이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)를 포함할 수 있다.
제1 반도체장치(11)는 테스트인에이블신호(T_EN), 클럭(CLK) 및 테스트신호(TS)를 제2 반도체장치(12)에 인가할 수 있다. 테스트인에이블신호(T_EN)는 테스트신호(TS)의 셋업/홀드타임 측정을 위한 테스트가 수행되는 경우 인에이블 되도록 설정되는 것이 바람직하다. 테스트신호(TS)는 주기신호로 설정되는 것이 바람직하다. 테스트신호(TS)는 실시예에 따라 데이터, 어드레스, 커맨드 및 제2 반도체장치(12)의 내부신호 중 하나로 설정될 수 있다. 제1 반도체장치(11)는 실시예에 따라 컨트롤러 또는 테스트장치 등으로 구현될 수 있다.
제2 반도체장치(12)는 합성클럭생성부(121) 및 플래그신호생성부(122)를 포함할 수 있다. 합성클럭생성부(121)는 구간신호생성부(123), 내부클럭생성부(124) 및 신호합성부(125)를 포함할 수 있다. 구간신호생성부(123)는 테스트인에이블신호(T_EN)가 인에이블되는 구간에서 클럭(CLK)으로부터 순차적으로 인에이블되는 제1 내지 제4 구간신호(DEC<1:4>)를 생성할 수 있다. 내부클럭생성부(124)는 클럭(CLK)으로부터 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수 있다. 신호합성부(125)는 제1 내지 제4 구간신호(DEC<1:4>)와 제1 내지 제4 내부클럭(ICLK<1:4>)을 합성하여 합성클럭(CLK_TOTAL)를 생성할 수 있다. 구간신호생성부(123), 내부클럭생성부(124) 및 신호합성부(125)의 구체적인 구성 및 동작은 도 2 내지 5를 참고하여 후술한다.
플래그신호생성부(122)는 합성클럭(CLK_TOTAL)에 동기하여 테스트신호(TS)를 래치하여 플래그신호(FLAG)를 생성한다. 좀더 구체적으로, 플래그신호생성부(122)는 합성클럭(CLK_TOTAL)의 라이징에지에 동기하여 로직하이레벨의 테스트신호(TS)가 래치되는 경우, 로직하이레벨의 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성부(122)는 합성클럭(CLK_TOTAL)의 라이징에지에 동기하여 로직로우레벨의 테스트신호(TS)가 래치되는 경우, 로직로우레벨의 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성부(122)는 일반적인 플립플롭(Flip-Flop) 회로로 구현할 수 있다. 플래그신호생성부(122)의 구체적인 동작은 도 6를 참고하여 후술한다.
도 2를 참고하면, 구간신호생성부(123)는 카운터(21) 및 디코더(22)를 포함할 수 있다.
카운터(21)는 테스트인에이블신호(T_EN)가 인에이블 되는 구간에서 클럭(CLK)에 동기하여 카운팅되는 제1 및 제2 카운팅신호(COUNT<1:2>)를 생성할 수 있다. 좀 더 구체적으로, 카운터(21)는 클럭(CLK)의 레벨이 천이하는 시점에서 '00','01','10' 및 '11'의 논리레벨조합으로 순차적으로 업카운팅되는 제1 및 제2 카운팅신호(COUNT<1:2>)를 생성한다. 여기서,제1 및 제2 카운팅신호(COUNT<1:2>)가 '01'논리레벨조합을 갖는 경우 제1 카운팅신호(COUNT<1>)가 로직하이레벨이고, 제2 카운팅신호(COUNT<2>)가 로직로우레벨을 갖는 것을 의미한다. 제1 및 제2 카운팅신호(COUNT<1:2>)가 '11'의 논리레벨조합을 갖는 상태에서 클럭(CLK)에 동기하여 한번 더 업카운팅되는 경우 '00'의 논리레벨조합을 갖도록 설정되는 것이 바람직하다.
디코더(22)는 제1 및 제2 카운팅신호(COUNT<1:2>)를 디코딩하여 순차적으로 인에이블 되는 제1 내지 제4 구간신호(DEC<1:4>)를 생성할 수 있다. 좀 더 구체적으로, 디코더(22)는 제1 및 제2 카운팅신호(COUNT<1:2>)의 '00'의 논리레벨조합을 갖는 경우 로직하이레벨로 인에이블되는 제1 구간신호(DEC<1>)를 생성할 수 있고, '01'의 논리레벨조합을 갖는 경우 로직하이레벨로 인에이블되는 제2 구간신호(DEC<2>)를 생성할 수 있으며, '10'의 논리레벨조합을 갖는 경우 로직하이레벨로 인에이블되는 제3 구간신호(DEC<3>)를 생성할 수 있고, '11'의 논리레벨조합을 갖는 경우 로직하이레벨로 인에이블되는 제4 구간신호(DEC<4>)를 생성할 수 있다. 제1 내지 제4 구간신호(DEC<1:4>)를 선택적으로 인에이블시키는 제1 및 제2 카운팅신호(COUNT<1:2>)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
도 3을 참고하면, 내부클럭생성부(124)는 제1 지연부(31), 제2 지연부(32) 및 제3 지연부(33)를 포함할 수 있다. 내부클럭생성부(124)는 클럭(CLK)을 바이패스(bypass)하여 제1 내부클럭(ICLK<1>)으로 출력할 수 있다. 제1 지연부(31)는 제1 내부클럭(ICLK<1>)을 기설정된 구간만큼 지연시켜 제2 내부클럭(ICLK<2>)을 생성할 수 있다. 제2 지연부(32)은 제2 내부클럭(ICLK<2>)을 기설정된 구간만큼 지연시켜 제3 내부클럭(ICLK<3>)을 생성할 수 있다. 제3 지연부(33)은 제3 내부클럭(ICLK<3>)을 기설정된 구간만큼 지연시켜 제4 내부클럭(ICLK<4>)을 생성할 수 있다. 제1 내지 제3 지연부(31, 32, 33)의 지연구간은 실시예에 따라 다양하게 설정할 수 있다.
도 4를 참고하면, 신호합성부(125)는 래치클럭생성부(41) 및 클럭합성부(42)를 포함할 수 있다.
래치클럭생성부(41)는 앤드게이트들(AND41, AND42, AND43, AND44)를 포함할 수 있다. 래치클럭생성부(41)는 제1 구간신호(DEC<1>)가 인에이블 되는 구간에서 제1 내부클럭(ICLK<1>)을 래치하여 제1 래치클럭(CLK_LAT<1>)으로 출력할 수 있다. 래치클럭생성부(41)는 제2 구간신호(DEC<2>)가 인에이블 되는 구간에서 제2 내부클럭(ICLK<2>)을 래치하여 제2 래치클럭(CLK_LAT<2>)으로 출력할 수 있다. 래치클럭생성부(41)는 제3 구간신호(DEC<3>)가 인에이블 되는 구간에서 제3 내부클럭(ICLK<3>)을 래치하여 제3 래치클럭(CLK_LAT<3>)으로 출력할 수 있다. 래치클럭생성부(41)는 제4 구간신호(DEC<4>)가 인에이블 되는 구간에서 제4 내부클럭(ICLK<4>)을 래치하여 제4 래치클럭(CLK_LAT<4>)으로 출력할 수 있다. 래치클럭생성부(41)는 플립플롭이나 SR 래치 등의 회로로 구현할 수 있다.
클럭합성부(42)는 노어게이트들(NOR41, NOR42) 및 낸드게이트(NAND41)를 포함할 수 있다. 래치클럭생성부(42)는 제1 내지 제4 래치클럭(CLK_LAT<1:4>)을 합성하여 제1 내지 제4 래치클럭(CLK_LAT<1:4>)에 포함된 펄스를 모두 포함하는 합성클럭(CLK_TOTAL)를 생성할 수 있다.
앞서, 도 1 내지 도 4를 통해 살펴본 바와 같이 구성된 합성클럭생성부(121)의 동작을 도 5를 참고하여 구체적으로 살펴보면 다음과 같다.
우선, 테스트가 수행되어 테스트인에이블신호(T_EN)가 로직하이레벨로 인에이블 되면 제1 및 제2 카운팅신호(COUNT<1:2>)는 클럭(CLK)에 동기하여 순차적으로 업카운팅된다. 즉, 제1 및 제2 카운팅신호(COUNT<1:2>)는 제1 단위구간(T1~T2)에서 '00'의 논리레벨조합을 갖고, 제2 단위구간(T2~T3)에서 '01'의 논리레벨조합을 갖으며, 제3 단위구간(T3~T4)에서 '10'의 논리레벨조합을 갖고, 제4 단위구간(T4~T5)에서 '11'의 논리레벨조합을 갖는다.
다음으로, 제1 및 제2 카운팅신호(COUNT<1:2>)가 디코딩되어 선택적으로 로직하이레벨로 인에이블되는 제1 내지 제4 구간신호(DEC<1:4>)가 생성된다. 제1 단위구간(T1~T2)에서 '00'의 논리레벨조합을 갖는 제1 및 제2 카운팅신호(COUNT<1:2>)에 의해 제1 구간신호(DEC<1>)가 로직하이레벨로 인에이블된다. 제2 단위구간(T2~T3)에서 '01'의 논리레벨조합을 갖는 제1 및 제2 카운팅신호(COUNT<1:2>)에 의해 제2 구간신호(DEC<2>)가 로직하이레벨로 인에이블된다. 제3 단위구간(T3~T4)에서 '10'의 논리레벨조합을 갖는 제1 및 제2 카운팅신호(COUNT<1:2>)에 의해 제3 구간신호(DEC<3>)가 로직하이레벨로 인에이블된다. 제4 단위구간(T4~T5)에서 '11'의 논리레벨조합을 갖는 제1 및 제2 카운팅신호(COUNT<1:2>)에 의해 제4 구간신호(DEC<4>)가 로직하이레벨로 인에이블된다.
다음으로, 클럭(CLK)으로부터 제1 내지 제4 내부클럭(ICLK<1:4>)이 생성된다. 제1 내부클럭(ICLK<1>)은 제1 단위구간(T1~T2)에서부터 클럭(CLK)이 바이패스되어 출력된다. 제2 내부클럭(ICLK<2>)은 제2 단위구간(T2~T3)에서부터 클럭(CLK)을 제1 지연구간(TD1)만큼 지연시켜 생성된다. 제3 내부클럭(ICLK<3>)은 제3 단위구간(T3~T4)에서부터 클럭(CLK)을 제2 지연구간(TD2)만큼 지연시켜 생성된다. 제4 내부클럭(ICLK<4>)은 제4 단위구간(T4~T5)에서 클럭(CLK)을 제3 지연구간(TD3)만큼 지연시켜 생성된다.
다음으로, 제1 내지 제4 구간신호(DEC<1:4>)에 동기하여 제1 내지 제4 내부클럭(ICLK<1:4>)을 래치하여 제1 내지 제4 래치클럭(CLK_LAT<1:4>)을 생성할 수 있다. 제1 구간신호(DEC<1>)가 로직하이레벨로 인에이블된 구간에서 제1 내부클럭(ICLK<1>)이 래치되어 제1 단위구간(T1~T2)에서 로직하이레벨로 인에이블되는 제1 래치클럭(CLK_LAT<1>)이 생성된다. 제2 구간신호(DEC<2>)가 로직하이레벨로 인에이블된 구간에서 제2 내부클럭(ICLK<2>)이 래치되어 T2 시점에서 제1 지연구간(TD1)만큼 경과된 시점에서부터 T3 시점까지의 구간동안 로직하이레벨로 인에이블되는 제2 래치클럭(CLK_LAT<2>)이 생성된다. 제3 구간신호(DEC<3>)가 로직하이레벨로 인에이블된 구간에서 제3 내부클럭(ICLK<3>)이 래치되어 T3 시점에서 제2 지연구간(TD2)만큼 경과된 시점에서부터 T4 시점까지의 구간동안 로직하이레벨로 인에이블되는 제3 래치클럭(CLK_LAT<3>)이 생성된다. 제4 구간신호(DEC<4>)가 로직하이레벨로 인에이블된 구간에서 제4 내부클럭(ICLK<4>)이 래치되어 T4 시점에서 제3 지연구간(TD3)만큼 경과된 시점에서부터 T5 시점까지의 구간동안 로직하이레벨로 인에이블되는 제4 래치클럭(CLK_LAT<4>)이 생성된다.
마지막으로, 제1 내지 제4 래치클럭(CLK_LAT<1:4>)을 합성하여 합성클럭(CLK_TOTAL)을 생성할 수 있다. 합성클럭(CLK_TOTAL)은 제1 단위구간(T1~T2)에서 제1 래치클럭(CLK_LAT<1>)에 포함된 펄스, 제2 단위구간(T2~T3)에서 제2 래치클럭(CLK_LAT<2>)에 포함된 펄스, 제3 단위구간(T3~T4)에서 제3 래치클럭(CLK_LAT<3>)에 포함된 펄스 및 제4 단위구간(T4~T5)에서 제4 래치클럭(CLK_LAT<4>)에 포함된 펄스를 포함하는 신호로 합성된다.
도 6을 참고하여 플래그신호생성부(122)에서 플래그신호(FLAG)가 생성되는 동작을 살펴보면 다음과 같다.
앞서, 도 5에서 살펴본 바와 같이 합성클럭(CLK_TOTAL)은 제1 단위구간(T1~T2)에서 제1 구간펄스(PP1), 제2 단위구간(T2~T3)에서 제2 구간펄스(PP2), 제3 단위구간(T3~T4)에서 제3 구간펄스(PP3) 및 제4 단위구간(T4~T5)에서 제4 구간펄스(PP4)를 포함하여 생성된다. 제1 구간펄스(PP1)는 제1 단위구간(T1~T2)을 펄스폭으로 갖는다. 제2 구간펄스(PP2)는 T2 시점에서부터 제1 지연구간(TD1)이 경과된 시점부터 T3 시점까지의 구간을 펄스폭으로 갖는다. 제3 구간펄스(PP3)는 T3 시점에서부터 제2 지연구간(TD2)이 경과된 시점부터 T4 시점까지의 구간을 펄스폭으로 갖는다. 제4 구간펄스(PP4)는 T4 시점에서부터 제3 지연구간(TD3)이 경과된 시점부터 T5 시점까지의 구간을 펄스폭으로 갖는다.
이와 같이 생성된 합성클럭(CLK_TOTAL)에 의해 테스트신호(TS)가 래치되어 플래그신호(FLAG)가 생성된다. 플래그신호(FLAG)는 제1 단위구간(T1~T2)에서는 로직로우레벨을 유지하고, 제2 단위구간(T2~T3)에서는 T2 시점에서부터 제1 지연구간(TD1)이 경과된 시점에서 로직로우레벨에서 로직하이레벨로 천이한다. 플래그신호(FLAG)는 제3 단위구간(T3~T4)에서는 로직하이레벨을 유지하고, 제4 단위구간(T4~T5)에서는 T4 시점에서부터 제3 지연구간(TD3)이 경과된 시점에서 로직하이레벨에서 로직로우레벨로 천이한다.
테스트신호(TS)는 제1 단위구간(T1~T2), 제2 단위구간(T2~T3), 제3 단위구간(T3~T4) 및 제4 단위구간(T4~T5)에서 각각 동일한 시점에서 동일한 펄스폭으로 발생되는 제1 테스트펄스(TP1), 제2 테스트펄스(TP2), 제3 테스트펄스(TP3) 및 제4 테스트펄스(TP4)를 포함한다. 플래그신호(FLAG)가 로직로우레벨에서 로직하이레벨로 천이하는 것은 제2 테스트펄스(TP2)가 T2 시점에서부터 제1 지연구간(TD1)이 경과된 시점에서 안정적으로 로직하이레벨로 천이하였음을 의미한다. 즉, 제2 단위구간(T2~T3)에서 플래그신호(FLAG)가 로직로우레벨에서 로직하이레벨로 천이하는 시점을 제1 지연구간(TD1)을 제2 테스트펄스(TP2)의 셋업타임으로 확인할 수 있다. 또한, 플래그신호(FLAG)가 로직하이레벨에서 로직로우레벨로 천이하는 것은 제4 테스트펄스(TP4)가 T4 시점에서부터 제3 지연구간(TD3)이 경과된 시점에서 로직로우레벨로 천이하였음을 의미한다. 즉, 제4 단위구간(T4~T5)에서 플래그신호(FLAG)가 로직하이레벨에서 로직로우레벨로 천이하는 시점을 제3 지연구간(TD3)을 제4 테스트펄스(TP4)의 홀드타임으로 확인할 수 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 단위구간마다 다른 펄스폭을 갖는 구간펄스들을 포함하는 합성클럭(CLK_TOTAL)에 의해 테스트신호(TS)에 포함된 테스트펄스들의 셋업타임 및 홀드타임을 동시에 측정할 수 있다. 따라서, 셋업타임 및 홀드타임 측정이 필요한 신호를 주기신호로 변환하여 테스트신호(TS)로 인가하고, 합성클럭(CLK_TOTAL)에 의해 셋업타임 및 홀드타임을 동시에 측정함으로써, 테스트시간을 절감할 수 있다.
11: 제1 반도체장치 12: 제2 반도체장치
121: 합성클럭생성부 122: 플래그신호생성부
123: 구간신호생성부 124: 내부클럭생성부
125: 신호합성부 21: 카운터
22: 디코더 31: 제1 지연부
32: 제2 지연부 33: 제3 지연부
41: 래치클럭생성부 42: 클럭합성부

Claims (20)

  1. 테스트인에이블신호에 응답하여 클럭으로부터 펄스폭이 다르게 설정되는 제1 구간펄스 및 제2 구간펄스를 포함하는 합성클럭을 생성하는 합성클럭생성부; 및
    상기 합성클럭에 응답하여 테스트신호를 래치하여 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 테스트신호는 제1 테스트펄스 및 제2 테스트펄스를 포함하되, 상기 제1 테스트펄스는 제1 시점에서부터 제2 시점까지의 제1 단위구간내에서 발생하고, 상기 제2 테스트펄스는 상기 제2 시점에서부터 제3 시점까지의 제2 단위구간내에서 발생하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제1 단위구간 및 상기 제2 단위구간은 동일한 구간폭을 갖고, 상기 제1 테스트펄스 및 상기 제2 테스트펄스는 동일한 펄스폭을 가지며, 상기 테스트신호는 주기신호인 반도체장치.
  4. 제 2 항에 있어서, 상기 제1 구간펄스의 펄스폭은 상기 제1 시점에서 제1 지연구간만큼 지연된 시점부터 상기 제2 시점까지로 설정되고, 상기 제2 구간펄스의 펄스폭은 상기 제2 시점에서 제2 지연구간만큼 지연된 시점부터 상기 제3 시점까지로 설정되는 반도체장치.
  5. 제 4 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 짧게 설정되는 반도체장치.
  6. 제 1 항에 있어서, 상기 합성클럭생성부는
    상기 테스트인에이블신호에 응답하여 상기 클럭으로부터 제1 구간신호 및 제2 구간신호를 생성하는 구간신호생성부;
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하는 내부클럭생성부; 및
    상기 제1 및 제2 구간신호와 상기 제1 및 제2 내부클럭을 합성하여 상기 합성클럭을 생성하는 신호합성부를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 구간신호생성부는
    상기 테스트인에이블신호가 인에이블되는 구간에서 상기 클럭을 카운팅 하여 카운팅신호를 생성하는 카운터; 및
    상기 카운팅신호를 디코딩하여 순차적으로 인에이블되는 상기 제1 구간신호 및 상기 제2 구간신호를 생성하는 디코더를 포함하는 반도체장치.
  8. 제 6 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 기설정된 구간만큼 지연되는 반도체장치.
  9. 제 6 항에 있어서, 상기 신호합성부는
    상기 제1 구간신호에 응답하여 상기 제1 내부클럭을 래치하여 제1 래치클럭을 생성하고, 상기 제2 구간신호에 응답하여 상기 제2 내부클럭을 래치하여 제2 래치클럭을 생성하는 래치클럭생성부;
    상기 제1 래치클럭과 상기 제2 래치클럭을 합성하여 상기 합성클럭을 생성하는 클럭합성부를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 래치클럭생성부는 상기 제1 구간신호가 인에이블되는 구간에서 상기 제1 내부클럭을 래치하여 상기 제1 래치클럭으로 출력하고, 상기 제2 구간신호가 인에이블되는 구간에서 상기 제2 내부클럭을 래치하여 상기 제2 래치클럭으로 출력하는 반도체장치.
  11. 제 9 항에 있어서, 상기 합성클럭은 상기 제1 래치클럭에 포함된 펄스와 상기 제2 래치클럭에 포함된 펄스를 포함하는 반도체장치.
  12. 제 1 항에 있어서, 상기 플래그신호생성부는 상기 합성클럭의 라이징에지에 동기하여 상기 테스트신호를 래치하여 상기 플래그신호를 생성하는 반도체장치.
  13. 테스트인에이블신호, 클럭 및 테스트신호를 출력하는 제1 반도체장치; 및
    상기 테스트인에이블신호에 응답하여 상기 클럭으로부터 펄스폭이 다르게 설정되는 제1 구간펄스 및 제2 구간펄스를 포함하는 합성클럭을 생성하고, 상기 합성클럭에 응답하여 상기 테스트신호를 래치하여 플래그신호를 생성하는 제2 반도체장치를 포함하되, 상기 제2 반도체장치는 상기 플래그신호를 상기 제1 반도체장치에 인가하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 테스트신호는 제1 테스트펄스 및 제2 테스트펄스를 포함하되, 상기 제1 테스트펄스는 제1 시점에서부터 제2 시점까지의 제1 단위구간내에서 발생하고, 상기 제2 테스트펄스는 상기 제2 시점에서부터 제3 시점까지의 제2 단위구간내에서 발생하는 반도체시스템.
  15. 제 14 항에 있어서, 상기 제1 단위구간 및 상기 제2 단위구간은 동일한 구간폭을 갖고, 상기 제1 테스트펄스 및 상기 제2 테스트펄스는 동일한 펄스폭을 가지며, 상기 테스트신호는 주기신호인 반도체시스템.
  16. 제 14 항에 있어서, 상기 제1 구간펄스의 펄스폭은 상기 제1 시점에서 제1 지연구간만큼 지연된 시점부터 상기 제2 시점까지로 설정되고, 상기 제2 구간펄스의 펄스폭은 상기 제2 시점에서 제2 지연구간만큼 지연된 시점부터 상기 제3 시점까지로 설정되는 반도체시스템.
  17. 제 16 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 짧게 설정되는 반도체장치.
  18. 제 13 항에 있어서, 상기 제2 반도체장치는
    상기 테스트인에이블신호에 응답하여 상기 클럭으로부터 펄스폭이 다르게 설정되는 상기 제1 구간펄스 및 상기 제2 구간펄스를 포함하는 상기 합성클럭을 생성하는 합성클럭생성부; 및
    상기 합성클럭에 응답하여 상기 테스트신호를 래치하여 상기 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체시스템.
  19. 제 18 항에 있어서, 상기 합성클럭생성부는
    상기 테스트인에이블신호에 응답하여 상기 클럭으로부터 제1 구간신호 및 제2 구간신호를 생성하는 구간신호생성부;
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하는 내부클럭생성부; 및
    상기 제1 및 제2 구간신호와 상기 제1 및 제2 내부클럭을 합성하여 상기 합성클럭을 생성하는 신호합성부를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 플래그신호생성부는 상기 합성클럭의 라이징에지에 동기하여 상기 테스트신호를 래치하여 상기 플래그신호를 생성하는 반도체장치.
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