KR20130139349A - 측정 초기화 회로 - Google Patents

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KR20130139349A
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Abstract

측정 초기화 회로가 설명된다. 가변 지연 라인을 통한 시작 신호의 전파는 2개의 정지 신호 중 하나에 의해 정지될 수 있다. 하나의 정지 신호는 기준 클럭 신호의 상승 에지에 대응한다. 제 2 정지 신호는 기준 클럭 신호의 하강 에지에 대응한다. 시작 신호 전파는 제 1 및 제 2 정지 신호 중 첫 번째의 도달에 응답하여 정지된다. 따라서, 일부 실시예에서, 가변 지연 라인을 통한 시작 신호 전파는 기준 클럭 신호의 상승 또는 하강 에지에 응답하여 정지될 수 있다.

Description

측정 초기화 회로{MEASUREMENT INITIALIZATION CIRCUITRY}
발명의 실시예는 일반적으로 반도체 메모리에 관한 것이고, 특히, 지연 고정 루프에 사용될 수 있는 측정 초기화 회로에 관한 것이다.
동기식 집적 회로에서, 집적 회로는 외부 클럭 신호에 의해 클러킹될 수 있고, 인가되는 클럭 신호의 상승 및 하강 에지에 대해 지정 시기에 작동을 수행할 수 있다. 동기식 집적 회로의 예는 동기식 동적 랜덤 액세스 메모리("SDRAM"), 동기식 정적 랜덤 액세스 메모리("SSRAM"), 및 SLDRAM 및 RDRAM과 같은 패킷화 메모리, 등등과 같은 동기식 메모리 소자를 포함하며, 마이크로프로세서와 같이, 다른 타입의 집적 회로도 포함한다. 동기식 메모리 소자에 대해 외부의 신호들의 타이밍은 외부 클럭 신호에 의해 결정될 수 있고, 메모리 소자 내의 작동은 통상적으로 외부 작동에 대해 동기화된다. 예를 들어, 데이터 출력은 외부 클럭 신호와 동기화된 메모리 소자의 데이터 버스 상에 배치될 수 있고, 메모리 소자는 적절한 시기에 데이터를 출력할 수 있다. 적절한 타이밍에 데이터를 출력하기 위해, 내부 클럭 신호가 외부 클럭 신호에 응답하여 발전될 수 있고, 데이터 클러킹을 위해 통상적으로 메모리 소자 내에 실린 래치에 인가된다. 내부 클럭 신호 및 외부 클럭은 명령을 성공적으로 캡처하기 위해 내부 클럭 신호가 적절한 시기에 래치를 클러킹함을 보장하도록 동기화되어야 한다. 본 설명에서 "외부"는 메모리 소자 외부의 신호 및 작동을 나타내고, "내부"는 메모리 소자 내의 신호 및 작동을 나타낸다. 더욱이, 본 설명의 예들이 동기식 메모리 소자를 지향하지만, 여기서 설명되는 원리는 다른 타입의 동기식 집적 회로에도 동등하게 적용가능하다.
현대의 동기식 메모리 소자에서 외부 및 내부 클럭 신호를 동기화시키기 위해, 지연 고정 루프("DLL")를 포함한, 서로 다른 다수의 기법이 고려 및 이용되고 있다. 여기서 사용되는 바와 같이, "동기화"라는 용어는 일치하는 신호와, 서로에 대해 요망되는 지연을 갖는 신호를 포함한다. 도 1은 입력 및 출력 클럭 신호 사이의 위상차에 밀접하게 일치하는 근사 지연을 제공하기 위한 종래의 DLL 회로(100)의 개략도다. DLL 회로(100)는 위상차-관련 신호를 피드백하도록 작동하는 피드백 구조를 이용하여, 일 클럭 신호의 타이밍을 제 2 클럭 신호에 대해 고정시키도록 당기거나 지연시키기 위한, 가변 지연 라인(112)과 같은 하나 이상의 지연 라인을 제어할 수 있다.
외부 클럭 신호는 DLL 회로(100)에 최초에 인가되고, 입력 버퍼(104)에 의해 수신되며, 입력 버퍼(104)는 버퍼링된 클럭 신호(DLY_REF)를 DLL 회로(100)에 제공한다. DLY_REF 신호는 입력 버퍼(104)의 전파 지연으로 인해 외부 클럭 신호에 대해 지연된다. DLY_REF 신호는 그 후 가변 지연 라인(112)에 인가되고, 가변 지연 라인은, DLY_REF 신호의 위상 조정을 위해 측정된 지연을 인가하기 위해 시프트 레지스터(120)에 의해 선택되는 다수의 지연 스테이지를 포함한다. 시프트 레지스터(120)는 위상 검출기(130)로부터 제어 신호를 수신함에 응답하여 시프트 제어 신호(134)를 제공함으로써 가변 지연 라인(112)에 대한 조정을 제어한다. 시프트 제어 신호(134)에 응답하여, 가변 지연 라인(112)은 위상 고정 조건을 달성하기 위한 요망 위상 근처로 DLY_REF 신호의 위상을 조정하기 위해 측정 지연을 인가한다. 가변 지연 라인(112)은 출력 신호(CLK_OUT)를 발생시키고, 이 출력 신호의 위상은 DLY_REF 신호와 비교되어, 고정 조건이 실현되었는지를 결정한다. CLK_OUT 신호는 모델 지연 회로(140)에 제공되고, 모델 지연 회로는 입력 버퍼(104)와 같은 지연 루프를 통해 전파함에 따라 인가된 외부 클럭 신호에 추가되는 내재적 지연, 더하기, DLL 후에 나타날 수 있는 출력 경로 지연을 복제한다. 그 후 모델 지연 회로(140)는 피드백 신호(DLY_FB)를 위상 검출기(130)에 제공한다. 위상 검출기(130)는 DLY_REF 신호 및 DLY_FB 신호의 위상을 비교하여 시프트 레지스터(120)에 시프트 선택 신호(132)를 발생시켜서, 가변 지연 라인(112)을 제어한다. 시프트 선택 신호는 시프트 레지스터(120)로 하여금, DLY_FB 신호가 DLY_REF 신호에 선행할 때 가변 지연 라인(112)의 지연을 증가시키게 하고, 또는, 반대의 경우에 지연을 감소시키게 한다. 지연은 가변 지연 라인(112)에 사용되는 다수의 스테이지들을 더하거나 뺌으로써 증가 또는 감소될 수 있고, 가변 지연 라인(112)은 소정 개수의 지연 스테이지들을 포함한다. 이러한 방식으로, DLL(100)은 내부 클럭 신호(CLK_OUT)를 외부 클럭 신호와 동기화시킬 수 있다.
앞서 설명한 바와 같이, DLL(100)은 "고정" 조건을 실현하는데 소정의 시간이 걸릴 수 있다. 이러한 시간은 가변 지연 라인(112)이 내부 및 외부 클럭 신호의 동기화를 위해 예상되는 필요 지연에 근사하는 지연으로 최초에 설정될 경우 단축될 수 있다. 최소 지연은 낮은 전력 소모로 인해 고정 용도로 선호될 수 있다. 이러한 최초 지연을 제공하기 위해, 일부 DLL 회로는 측정 초기화 기능을 포함할 수 있다. 도 2는 측정 초기화를 위한 회로를 포함하는 DLL의 일부분의 개략도다. 측정 초기화 회로를 강조하기 위해, (위상 검출기와 같은) DLL 회로 중 일부만이 도 2에 도시된다.
외부 클럭 신호가 입력 버퍼(201)에 제공되어 ref_clk 신호를 발생시킨다. ref_clk 신호는 멀티플렉서(203)의 입력에 제공된다. 멀티플렉서(203)는 컨트롤러(210)로부터 수신한 제어 신호(MUX)에 대응하는 입력을 선택할 수 있다. 최초에, 멀티플렉서(203)는 ref_clk 신호를 가변 지연 라인(205)에 제공하도록 구성될 수 있다. 가변 지연 라인(205)은 도 2에 도시되는 tDLL 시간을 최소화시키도록 설정되는 최소 지연을 제공하도록 최초에 설정될 수 있어서, 최소 지연 스테이지가 사용될 수 있다. 가변 지연 라인(205)은 컨트롤러(210)로부터 제어 신호(vdl_ctrl)에 응답하여 이러한 방식으로 설정될 수 있다. ref_clk 신호가 가변 지연 라인(205)을 통과한 후, 모델 지연(212)에 제공된다. 모델 지연(212)은 입력 버퍼로부터의 지연, 등과 같은, 지연 루프 외부의 지연을 일반적으로 모델링할 수 있다. 그 후 모델 지연(212)은 tAC 트림 블록(214)에 신호를 제공한다. tAC 트림 블록(214)은 일반적으로, 특정 시스템에 의해 명시되는 바와 같은, 액세스 시간 지연을 보상할 수 있다. 그 후 tAC 트림 블록(214)은 래치(216)에 신호를 제공하여, 수신한 신호를 '시작' 신호로 변환한다. '시작' 신호는 버퍼(218)에 제공될 수 있고, 그 후, 버퍼는 이 신호를 멀티플렉서(203)의 제 2 입력에 제공할 수 있다. 멀티플렉서를 제어하여 그 후 '시작' 신호를 가변 지연 라인(205)에 제공할 수 있다. 이러한 방식으로, '시작' 신호는 가변 지연 라인(205)을 통해 전파하기 시작한다.
ref_clk 신호는 또한 tAC 트림 블록(214)에 직접 제공될 수 있다. tAC 트림 블록(214)은 그 후 지연된 신호를 래치(220)에 제공할 수 있고, 래치는 ref_clk 신호를 '정지' 신호(가령, 에지 또는 펄스)라 불리는 신호로 변환할 수 있다. '정지' 신호는 버퍼(222)에 제공될 수 있고, 그 후, 가변 지연 라인(205)의 스테이지에서 래치에 제공될 수 있다. 이러한 방식으로, '정지' 신호는 가변 지연 라인(205)을 전파함에 따라 '시작' 신호를 정지(가령, 래칭)시킬 수 있다. '정지' 신호 수신 전에 '시작'신호가 전파되어 거쳐간 스테이지의 수에 관한 정보는, '시작' 신호가 래칭된 스테이지를 표시하는 vdl_meas 신호 형태로 가변 지연 라인(205)에 의해 제공될 수 있다. 따라서, 컨트롤러(210)는 vdl_cntl 신호를 통해 해당 개수의 스테이지를 이용하도록 가변 지연 라인(205)을 설정할 수 있다. 이러한 방식으로, 가변 지연 라인(205)은 특정 개수의 스테이지로 초기화될 수 있다.
정상 작동 중, 멀티플렉서(203)는 가변 지연 라인(205)에 제공하기 위한 ref_clk 입력을 선택하도록 구성된다. 가변 지연 라인(205)의 출력은 출력 버퍼(225)에 제공되어 동기화된 출력 신호를 제공할 수 있다. 도 2에 도시되지 않지만, 위상 검출기를 이용하여 ref_clk 신호 및 clk_fb 신호의 위상을 비교할 수 있고, 작동 중 가변 지연 라인(205)의 지연을 조정할 수 있다. 고정 후, 외부 클럭 신호와 동기화된 출력 신호 사이의 지연은 N*tCK일 수 있다.
도 3은 도 2에 도시되는 측정 초기화 기법을 구현하기 위한 회로를 포함하는 DLL의 다른 일부분의 개략도다. 플립-플롭(302)은 그 D 입력에서 하이 신호(가령, 로직 '1", Vcc일 수 있음)를 수신할 수 있고, 그 클럭 입력에서 기준 클럭 신호(ref_clk)를 수신할 수 있다. 플립-플롭(302)은 도 2의 모델 지연(212)에서처럼, 지연을 모델링하는, 직렬 버퍼(304, 306)에 신호를 제공할 수 있다. 버퍼(306)의 출력은 '시작' 신호로 간주될 수 있고, 가변 지연 라인(310)에 제공될 수 있다. 버퍼(306)의 출력으로부터 '시작' 신호는 플립-플롭(312)의 D 입력에 또한 제공될 수 있다. ref_clk 신호는 플립-플롭(312)의 클럭 입력에 또한 인가될 수 있다. 이러한 방식으로, 플립-플롭(312)은 '시작' 신호의 수신에 이어 ref_clk 신호의 다음 상승 에지에서 '정지' 신호를 제공할 수 있다. '정지' 신호는 지연 라인(310)에 제공되어 '시작' 신호 전파를 래칭할 수 있다.
도 1은 종래의 DLL 회로의 개략도다.
도 2는 측정 초기화를 위한 회로를 포함하는 DLL의 일부분의 개략도다.
도 3은 도 2에 도시되는 측정 초기화 기법을 구현하기 위한 회로를 포함하는 DLL의 다른 부분의 개략도다.
도 4는 도 2 및 도 3에 도시되는 초기화 기법의 측정의 작동을 설명하는 일례의 타이밍도다.
도 5는 본 발명의 일 실시예에 따른 측정 초기화 회로를 포함하는 DLL의 개략도다.
도 6은 도 5에 도시되는 측정 초기화 기법을 구현하기 위한 회로를 포함하는 DLL의 다른 부분의 개략도다.
도 7은 도 5 및 도 6에 도시되는 초기화 기법의 측정의 작동을 설명하는 일례의 타이밍도다.
도 8은 본 발명의 실시예에 따라 클럭 인버전을 결정하는데 이용되는 회로를 포함하는 DLL 회로의 일부분의 개략도다.
도 9는 본 발명의 일 실시예에 따른 메모리의 일부분의 개략도다.
소정의 세부사항이 아래에 제시되어 발명의 실시예를 충분히 이해할 수 있게 한다. 그러나, 발명의 실시예가 이러한 다양한 특정 세부사항없이 실시될 수 있음은 당 업자에게 명백하다. 일부 예에서, 발명의 설명되는 실시예를 불필요하게 흐리는 것을 방지하기 위해, 잘 알려져 있는 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 작동이 세부적으로 도시되지 않는다.
도 2 및 도 3을 참조하여 앞서 설명한 바와 같이, '정지' 신호 수신 이전에 '시작' 신호가 전파하여 거쳐나간 스테이지의 수를 측정함으로써 가변 지연 라인의 스테이지의 최초 개수가 설정될 수 있다. 앞서 설명한 예는 '시작' 신호의 발생에 이어 기준 클럭 신호의 다음 상승 에지에 기초하여 '정지' 신호를 발생하였다. 이는 '시작' 신호의 발생에 이어 클럭 신호의 하강 에지가 첫 번째로 도달하는 상황에서 가변 지연 라인을 초기화할 때 불필요한 지연을 발생시킬 수 있다.
도 4는 도 2 및 도 3에 도시되는 초기화 기법의 측정의 작동을 설명하는 일례의 타이밍도다. 도 4는 ref_clk 신호(410)를 도시한다. ref_clk 신호의 제 1 상승 에지에 이은 지연의 시간 D1+D2에서, 시작 신호(415)는 하이로 전이한다. 시작 신호(415)의 하이 전이에 이어 ref_clk 신호의 다음 상승 에지에 대응하는 시간에서, 정지 신호(420)는 하이로 전이한다. 음영 블록(430)은 시작 신호(415)의 전이에 이어 ref_clk 신호의 다음 하강 에지의 시간을 넘어 불필요한 추가 지연을 나타낸다. 즉, ref_clk 신호의 하강 에지가 정지 신호(420)의 전이를 개시하는데 사용될 수 있을 경우, DLL의 가변 지연 라인을 통해 초기화 지연을 측정하는데 걸리는 시간이 감소할 수 있다.
따라서, 본 발명의 실시예는 기준 클럭 신호의 상승 또는 하강 에지를 이용하여 '정지' 신호를 발생 및 전파시키고, 그리고, 가변 지연 라인에서 '시작' 신호를 정지시킬 수 있다. 많은 경우에, 이는 '정지' 신호를 발생시키기 위해 클럭 신호의 상승 에지만을 이용하는 시스템에 비해 1/2 tCK의 지연을 절감할 수 있다.
도 5는 본 발명의 일 실시예에 따른 측정 초기화 회로를 포함하는 DLL의 개략도다. 측정 초기화 회로는 도 2에 도시된 것과 유사한 많은 구성요소들을 포함하며, 이는 단순화를 위해 여기서 다시 설명하지 않는다. 예를 들어, 입력 버퍼(501), MUX(503), tAC 트림 블록(514), 모델 지연(512), 출력 버퍼(525), 및 래치(526)는 도 2에 도시된 대응 구성요소들과 유사한 방식으로 작동한다. "시작" 신호는 래치(526)에 의해 발생될 수 있다. 그러나, "정지" 신호는 도 5의 실시예에서 다르게 발생될 수 있다. 래치(520)는 tAC 트립 블록(514)으로부터 지연된 ref_clk 신호를 수신하도록 구성된다. 래치(520)는 ref_clk 신호의 상승 및 하강 에지 모두에 대한 신호(가령, 펄스)를 발생시킨다. ref_clk 신호의 상승 에지에 대응하여 발생되는 신호는 버퍼(522)에 제공된다. ref_clk 신호의 하강 에지에 대응하여 발생되는 신호는 버퍼(523)에 제공된다. 이러한 방식으로, 2개의 '정지' 신호가 발생될 수 있으며, 그 중 하나는 ref_clk 신호의 상승 에지에 대응하고 다른 하나는 하강 에지에 대응한다.
버퍼(522)는 ref_clk 신호의 상승 에지에 응답하여 발생되는 '정지' 신호를 멀티플렉서(550, 552)에 제공한다. 버퍼(523)는 ref_clk 신호의 하강 에지에 응답하여 발생되는 '정지' 신호를 멀티플렉서(552)에 제공한다. 멀티플렉서(550)는 수신한 '정지' 신호를 측정 초기화 모드 중과 정규 작동 모드 중 모두 가변 지연 라인(505)의 홀수 래치에 제공할 수 있다. 멀티플렉서(550)는 멀티플렉서로 또는 버퍼로 구현될 수 있다. 그러나, 멀티플렉서(552)는 컨트롤러(510)로부터 제어 신호(MeasEn)을 수신하도록 구성된다. 제어 신호(MeasEn)가 측정 초기화 모드를 선택할 때, 멀티플렉서(552)는 ref_clk 신호의 하강 에지에 따라 발생되는 '정지' 신호(예를 들어, 버퍼(523)로부터의 '정지' 신호)를 가변 지연 라인(505)의 짝수 래치에 제공할 수 있다. 그러나, 제어 신호(MeasEn)가 정규 모드를 선택할 때, 멀티플렉서(552)는 상승 에지에 응답하여 발생되는 정지 신호를 짝수 래치에 제공한다. 따라서, 정규 작동 모드 중, 버퍼(522)는 가변 지연 라인(505)의 짝수 및 홀수 래치 모두에 '시프트 클럭' 신호를 제공한다. 그러나, 측정 초기화 모드 중, 홀수 래치는 버퍼(522)로부터 '정지' 신호를 수신하고, 짝수 래치는 버퍼(523)로부터 '정지' 신호를 수신한다.
따라서, ref_clk 신호의 상승 에지에 응답하여 발생되는, 버퍼(522)로부터 수신되는 '정지' 신호, 또는, ref_clk 신호의 하강 에지에 응답하여 발생되는, 버퍼(523)로부터 수신되는 '정지' 신호는, 가변 지연 라인(505)을 통해 '시작' 신호의 전파를 정지시킬 수 있다. 이러한 방식으로, '시작' 신호가 가변 지연 라인(505)을 통해 전파하기 시작한 후 ref_clk 신호의 하강 에지가 다음 에지일 때 1/2 tCK 시간이 절감될 수 있다. 즉, '시작' 신호가 가변 지연 라인(505)을 통해 전파하기 시작하면, 이는 ref_clk 신호의 다음 상승 에지 또는 ref_clk 신호의 다음 하강 에지의 처음 발생에 응답하여 가변 지연 라인(505)을 통한 전파를 정지시킬 것이다.
예를 들어, 멀티플렉서(503)는 최초에 ref_clk 신호를 가변 지연 라인(505)에 제공할 수 있음을 상기해보자. 가변 지연 라인(505)은 그 후, 지연된 버전의 ref_clk 신호를 모델 지연(512)에 제공할 수 있다. 모델 지연(512)은 ref_clk 신호의 더 지연된 버전을 tAC 트림 블록(514)에 제공할 수 있다. tAC 트림 블록(514)은 ref_clk 신호의 지연 버전을 래치(526)에 제공하여, '시작' 신호를 발생시킬 수 있고, 이는 예를 들어, 펄스 또는 에지일 수 있다. 이러한 '시작' 신호는 버퍼(518)에 제공되고, 버퍼는 이 신호를 멀티플렉서(503)에 제공한다. 멀티플렉서(503)는 측정 초기화 모드를 표시하는 컨트롤러(510)로부터 MUX 신호를 수신할 수 있고, 가변 지연 라인(505)에 제공하기 위해 버퍼(518)로부터 수신되는 입력(도 5의 아래쪽에 도시되는 입력)을 선택한다. 이에 응답하여, '시작' 신호는 가변 지연 라인(505)을 통해 전파되기 시작한다.
ref_clk 신호가 tAC 트림 블록(514)에 제공될 수 있음을 또한 상기해보자. 그 후, 지연된 ref_clk 신호가 래치(520)에 제공될 수 있고, 래치는 래치(520)에 의해 수신되는 ref_clk 신호의 상승 및 하강 에지 모두에 대해 응답하여 '정지' 신호를 발생시킨다. 상승 에지에 응답하여 발생되는 신호는 멀티플렉서(520)에 제공될 수 있고, 하강 에지에 응답하여 발생되는 신호는 멀티플렉서(552)에 제공될 수 있다. 측정 초기화 모드 중, 멀티플렉서(550)는 상승 에지에 응답하여 발생되는 신호를 가변 지연 라인(505)의 홀수 래치에 제공하도록 구성될 수 있고, 멀티플렉서(552)는 하강 에지에 응답하여 발생되는 신호를 가변 지연 라인(505)의 짝수 래치에 제공하도록 구성될 수 있다. '시작' 신호가 가변 지연 라인(505)을 통한 전파를 시작한 후 첫 번째로 도달하는 신호가 어떤 신호일지라도, 가변 지연 라인의 전파를 정지시킬 수 있다. vdl_meas 신호에 의해 표현될 수 있는, '시작' 신호를 전파시킬 수 있는 다수의 스테이지를 이용하여, 정규 작동 모드 중 가변 지연 라인의 초기 지연 크기를 설정할 수 있다. vdl_meas 신호는 전파되어 거쳐간 스테이지가 짝수 또는 홀수 스테이지인지 여부를 표시할 수 있다. 더 설명되겠지만, 이는 입력 클럭 인버전의 이용 여부를 결정하는데 사용될 수 있다.
이러한 방식으로, 외부 클럭과 동기화 출력 클럭 사이의 총 지연은 일부 예에서 (N - 1/2)tCK일 수 있고, 다른 예에서 NtCK일 수 있다. 따라서, 총 지연은 N'*.5tCK 로 도 5에서 기록되고, 이때, N'*.5 = (N - 1/2) 또는 (N) 이다.
도 6은 도 5에 도시되는 측정 초기화 기법을 구현하기 위한 회로를 포함하는 DLL의 다른 부분의 개략도다. 하이 신호(가령, 로직 '1', Vcc일 수 있음)가 플립-플롭(610)의 데이터 입력에 제공될 수 있고, 기준 클럭 신호가 플립-플롭(610)의 클럭 입력에 제공된다. 플립-플롭(610)의 Q 출력은 버퍼(612)에 연결될 수 있고, 버퍼는 다시 버퍼(614)에 연결된다. 버퍼(612, 614)는 D1 + D2의 지연을 제공한다. 버퍼(614)의 출력은 가변 지연 라인(620)을 통한 전파를 시작할 수 있는 '시작' 신호로 간주될 수 있다. 시작 신호는 (622)의 데이터 입력에 제공될 수 있고, ref_clk 신호는 (622)의 클럭 입력에 제공될 수 있다. 역전된 ref_clk 신호가 (622)의 다른 클럭 입력에 제공될 수 있다. (622)의 Q 출력은 그 후 지연 라인(620)에 '정지' 신호를 제공할 수 있다. (622)의 Q 출력에 의해 제공되는 '정지' 신호는 ref_clk 신호의 상승 에지에 대응할 수 있다. (622)의 Q 출력은 도 6에서 '정지2'로 도시되는 '정지' 신호를 가변 지연 라인(620)에 또한 제공할 수 있다. '정지2' 신호는 ref_clk 신호의 하강 에지에 대응할 수 있다. 이러한 방식으로, "정지" 또는 "정지2" 신호 중 첫 번째 도달하는 것은 가변 지연 라인(620)을 통한 '시작' 신호의 전파를 정지시킬 수 있다.
도 7은 도 5 및 도 6에 도시된 초기화 기법의 측정 작동을 설명하는 일례의 타이밍도다. ref_clk 신호(700)가 도시된다. ref_clk 신호(700)의 상승 에지 후 D1 + D2의 지연 주기에 이어, 시작 신호(710)가 '하이'로 전이한다. 정지 신호(715)는 ref_clk 신호(700)의 다음 하강 에지에서 '하이'로 전이한다. 정지 신호(715)의 전이는 가변 지연 라인을 통한 시작 신호의 전파를 정지시킬 수 있다. 도 4의 타이밍도에 반해, ref_clk 신호의 하강 에지에 응답하여 정지 신호를 발생시키기 위한 능력은, 가변 지연 라인을 통한 시작 신호 전파의 ref_clk 시간 주기의 1/2을 절감한다.
앞서 설명한 바와 같이, 본 발명의 실시예는 기준 클럭 신호의 상승 또는 하강 에지에서 가변 지연 라인을 통해 '시작' 신호의 전파를 중지시키도록 구성되는 측정 초기화 회로를 포함할 수 있다. 본 발명의 실시예는 DLL에 사용되는 클럭 신호를 역전시킬지 여부를 결정함에 있어서 '시작' 신호의 전파에 관한 정보를 더 이용할 수 있다. 일부 예에서, 어느 '정지' 신호가 '시작' 신호의 전파를 정지시켰는지에 관한 식별을 이용하여 클럭 인버전을 이용할 때를 결정할 수 있다.
도 8은 본 발명의 실시예에 따라 클럭 변환을 결정하는데 사용되는 회로를 포함하는 DLL 회로의 일부분의 개략도다. 도 8에 도시되는 측정 초기화 회로는 도 5에 도시되는 것과 동일하고, 동일한 도면 부호가 사용된다. 이러한 공통 요소들은 단순화를 위해 여기서 다시 설명되지 않는다. 그러나, 측정 초기화 모드에 이어, 가변 지연 라인(505)으로부터 vdl_meas 신호가, 측정 초기화 중 가변 지연 라인(505)을 통해 '시작' 신호가 얼마나 멀리 전파되었는지를 표시할 수 있다. '시작' 신호는 ref_clk 신호의 상승 또는 하강 에지를 이용하여 발생되는 '정지' 신호에 응답하여 정지될 수 있다. vdl_meas 신호는 어느 '정지' 신호가 전파를 중단시켰는지를 표시할 수 있다.
일부 예에서, DLL은 위상 검출기에 의한 비교 이전에 ref_clk 신호 또는 피드백 클럭 신호가 역전되는 경우 더 빠른 고정 조건을 달성할 수 있다. 본 발명의 예는 측정 초기화 모드 중 획득되는 정보에 기초하여 ref_clk 신호 또는 피드백 클럭 신호의 인버팅 여부에 관한 결정을 행할 수 있다. 도 8을 참조하면, 위상 검출기(805)가 도시되며, 정규 작동 중, 버퍼(501)로부터 ref_clk 신호를 수신하도록, 그리고, (TAC 트림 블록 다음의) 모델 지연 블록(512)으로부터 fb_clk 신호를 수신하도록 위상 검출기가 구성된다. 위상 검출기(805)는 그 후 ref_clk 및 fb_clk 신호의 위상을 비교하고, 위상-의존적 출력 신호를 가변 지연 라인(505)에 제공하여, 가변 지연 라인의 지연을 증가 또는 감소시킬 수 있다.
측정 초기화 모드 중 '시작' 신호가 전파하여 거쳐간 다수의 스테이지에 대응하는 vdl_meas 신호는 컨트롤러(510)에 제공될 수 있다. 컨트롤러(510)는 vdl_meas 신호에 기초하여 인버트(Invert) 신호를 발생시킬 수 있다. 특히, '시작' 신호가 ref_clk 신호의 하강 에지 상에서 래칭되었다고 vdl_meas 신호가 표시할 경우, 예를 들어, '시작' 신호는 가변 지연 라인(505)의 짝수 래치에 의해 래칭되었다. 즉, ref_clk 신호의 하강 에지에 따라 발생된, 그리고, 멀티플렉서(552)를 통해 가변 지연 라인(505)의 짝수 래치에 제공된, '정지 신호'가 '시작' 신호를 래칭한 경우, 이는 클럭 신호가 위상 검출 이전에 역전된 경우 정규 모드 중 DLL이 더 빠르게 고정될 수 있음을 표시할 수 있다. 따라서, 컨트롤러(510)는 위상 검출 이전에 클럭 신호를 역전시킬 수 있는 인버트 신호를 발생시킬 수 있다. 이는 다양한 방식으로 구현될 수 있고, 가변 지연 라인을 가로지르기 전에 또는 가로 지른 후에 ref_clk 신호의 역전을 포함한다. 일례에서, 인버트 신호가 입력 버퍼(501)에 제공되어, 입력 버퍼를 인버팅 버퍼로 기능하게 할 수 있고, 역전된 ref_clk 신호를 위상 검출기(805)에 제공할 수 있다. 다른 예에서, 인버트 신호가 멀티플렉서(503)에 제공되어, 멀티플렉서(503)를 인버팅 멀티플렉서로 기능하게 하고, 역전된 ref_clk 신호를 가변 지연 라인(505)에 전달할 수 있다. 역전용으로 다른 위치도 가능하지만, 역전 결정은 '시작' 신호의 래칭 위치에 기초하여 이루어질 수 있다. 즉, 입력 클럭은 지연 라인에 진입하기 전에, 또는, 지연 라인을 가로지른 후 위상 검출기에 입력되기 전에, 입력 버퍼에서 역전될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리(900)의 일부분의 개략도다. 메모리(900)는 예를 들어, DRAM 메모리 셀, SRAM 메모리 셀, 플래시 메모리 셀, 또는 일부 다른 타입의 메모리 셀일 수 있는, 메모리 셀들의 어레이(902)를 포함한다. 메모리 시스템(900)은 명령 디코더(906)를 포함하며, 상기 명령 디코더는 명령 버스(908)를 통해 메모리 명령을 수신하고, 메모리 시스템(900) 내에서 대응하는 제어 신호를 발생시켜서 다양한 메모리 작동을 수행할 수 있다. 명령 디코더(906)는 명령 버스(908)에 인가되는 메모리 명령에 응답하여, 메모리 어레이(902) 상에서 다양한 작동을 수행할 수 있다. 예를 들어, 명령 디코더(906)를 이용하여 내부 제어 신호를 발생시키고, 따라서, 메모리 어레이(902)로부터 데이터를 판독하고 메모리 어레이(902)에 데이터를 기록할 수 있다. 로우 및 칼럼 어드레스 신호는 어드레스 버스(920)를 통해 메모리 시스템(900)에 인가되고, 어드레스 래치(910)에 제공된다. 어드레스 래치는 그 후 분리된 칼럼 어드레스 및 분리된 로우 어드레스를 출력한다.
로우 및 칼럼 어드레스는 어드레스 래치(910)에 의해 각각 로우 어드레스 디코더(922) 및 칼럼 어드레스 디코더(928)에 제공된다. 칼럼 어드레스 디코더(928)는 각자의 칼럼 어드레스에 대응하는 어레이(902)를 통해 연장되는 비트 라인을 선택한다. 로우 어드레스 디코더(922)는 수신한 로우 어드레스에 대응하는 어레이(902) 내 각자의 로우의 메모리 셀을 활성화시키는 워드 라인 드라이버(924)에 연결된다. 수신한 칼럼 어드레스에 대응하는 선택된 데이터 라인(가령, 비트 라인 또는 워드 라인)이 판독/기록 회로(930)에 연결되어, 입-출력 데이터 버스(940)를 통해 데이터 출력 버퍼(934)에 판독 데이터를 제공한다. 기록 데이터는 데이터 입력 버퍼(944) 및 메모리 어레이 판독/기록 회로(930)를 통해 메모리 어레이(802)에 인가된다.
본 발명의 실시예에 따라 외부 클럭 신호를 수신하도록, 그리고, 동기화된 내부 클럭 신호를 발생시키도록, 클럭 신호 발생기(950)가 구성된다. 클럭 신호 발생기(950)는 예를 들어, 도 5, 6, 및/또는 8에 도시되는 DLL의 일부분을 포함하는, DLL를 포함할 수 있다. 클럭 신호 발생기(950)는 메모리 시스템(900)에 인가되는 외부 클럭 신호를 수신할 수 있고, 명령 디코더(906), 어드레스 래치(910), 및/또는 입력 버퍼(944)에 공급될 수 있는 동기화된 내부 클럭 신호를 발생시켜서, 외부 클럭에 따라 명령, 어드레스, 및 데이터 신호의 래칭을 촉진시킬 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 컴퓨팅 시스템, 전자 저장 시스템, 카메라, 전화, 무선 장치, 디스플레이, 칩 세트, 셋탑 박스, 또는 게임 시스템을 포함한, 그러나 이에 제한되지 않는, 다양한 전자 장치 중에 사용될 수 있다.
위 기재로부터, 발명의 구체적 실시예들이 설명을 위해 여기서 제시되었으나, 발명의 사상 및 범위로부터 벗어나지 않으면서 다양한 변형예가 실현될 수 있다.

Claims (34)

  1. 지연된 기준 클럭 신호를 수신하도록 구성되는 래치 - 상기 래치는 상기 지연된 기준 클럭 신호의 상승 에지에 응답하여 제 1 정지 신호를, 그리고, 상기 지연된 기준 클럭 신호의 하강 에지에 응답하여 제 2 정지 신호를, 발생시키도록 구성됨 - 와,
    입력부에서 시작 신호를 수신하여 상기 시작 신호를 전파시키도록 구성되는 가변 지연 라인 - 상기 가변 지연 라인은 상기 제 1 및 제 2 정지 신호를 수신하도록 구성되고, 상기 가변 지연 라인은 상기 제 1 및 제 2 정지 신호 중 첫 번째 한가 도달함에 응답하여 상기 시작 신호의 전파를 정지시키도록 구성됨 - 을 포함하는 측정 초기화 회로.
  2. 제 1 항에 있어서,
    상기 가변 지연 라인은 짝수 및 홀수 래치를 포함하고, 상기 측정 초기화 회로는 각자의 입력에서 상기 제 1 및 제 2 정지 신호를 수신하도록 구성되는 멀티플렉서를 더 포함하며, 상기 멀티플렉서는 또한 상기 가변 지연 라인에 연결되고, 상기 멀티플렉서는 측정 초기화 모드를 표시하는 제어 신호에 응답하여 상기 짝수 래치에 상기 제 2 정지 신호를 제공하도록 구성되는 측정 초기화 회로.
  3. 제 2 항에 있어서,
    상기 멀티플렉서에 연결되고, 상기 제어 신호를 발생시키도록 구성되는, 컨트롤러를 더 포함하는 측정 초기화 회로.
  4. 제 2 항에 있어서,
    상기 멀티플렉서는 정규 작동 모드를 표시하는 제어 신호에 응답하여 상기 짝수 래치에 상기 제 1 정지 신호를 제공하도록 또한 구성되는 측정 초기화 회로.
  5. 제 2 항에 있어서,
    상기 멀티플렉서는 제 1 멀티플렉서이고, 상기 측정 초기화 회로는
    상기 제 1 정지 신호를 수신하도록, 그리고, 상기 가변 지연 라인의 상기 홀수 래치에 상기 제 1 정지 신호를 제공하도록 구성되는 버퍼를 더 포함하는 측정 초기화 회로.
  6. 제 1 항에 있어서,
    상기 래치는 제 1 래치이고, 상기 측정 초기화 회로는,
    상기 가변 지연 라인의 출력으로부터 수신되는 출력 신호에 응답하여 상기 시작 신호를 발생시키도록 구성되는 제 2 래치를 더 포함하는 측정 초기화 회로.
  7. 제 1 항에 있어서,
    상기 가변 지연 라인은 상기 정지 신호들 중 하나를 수신하기 전에 상기 시작 신호가 전파되어 거쳐간 다수의 상기 가변 지연 라인을 표시하는 측정 신호를 발생시키도록 또한 구성되는 측정 초기화 회로.
  8. 제 1 항에 있어서,
    상기 가변 지연 라인은 상기 정지 신호들 중 어느 정지 신호가 전파를 정지시켰는지를 표시하는 측정 신호를 발생시키도록 또한 구성되는 측정 초기화 회로.
  9. 제 7 항에 있어서,
    적어도 부분적으로 상기 측정 신호에 기초하여, 인버트 신호를 발생시키도록 구성되는 컨트롤러를 더 포함하는 측정 초기화 회로.
  10. 제 9 항에 있어서,
    상기 기준 클럭 신호 및 피드백 신호를 수신하도록 구성되는 위상 검출기를 더 포함하며, 상기 인버트 신호는 상기 위상 검출기에서의 비교 이전에 상기 기준 클럭 신호 및 상기 피드백 신호 중 적어도 하나를 인버팅시키도록 구성되는 측정 초기화 회로.
  11. 제 10 항에 있어서,
    상기 인버트 신호는 입력 버퍼에서 상기 기준 클럭 신호를 인버팅함으로써 상기 기준 클럭 신호를 인버팅시키도록 구성되는 측정 초기화 회로.
  12. 제 10 항에 있어서,
    상기 인버트 신호는 상기 가변 지연 라인 내로 상기 기준 클럭 신호의 입력 이전에 상기 기준 클럭 신호를 인버팅시키도록 구성되는 측정 초기화 회로.
  13. 제 10 항에 있어서,
    상기 인버트 신호는 상기 가변 지연 라인을 통한 전파 후 클럭 신호를 인버팅시키도록 구성되는 측정 초기화 회로.
  14. 측정 초기화 회로에 있어서,
    클럭 입력에서 기준 클럭 신호를, 그리고, 데이터 입력에서 시작 신호를 수신하도록 구성되는 플립-플롭 - 상기 플립-플롭은 상기 기준 클럭 신호의 상승 에지에 대응하는 제 1 정지 신호와, 상기 기준 클럭 신호의 하강 에지에 대응하는 제 2 정지 신호를 제공하도록 또한 구성됨 - 과,
    상기 플립-플롭에 연결되고, 상기 시작 신호 및 상기 제 1 및 제 2 정지 신호를 수신하도록 구성되는 가변 지연 라인 - 상기 가변 지연 라인은 상기 제 1 또는 제 2 정지 신호의 수신시까지 상기 갑녀 지연 라인을 통해 상기 시작 신호를 전파시키도록 구성됨 - 을 포함하는 측정 초기화 회로.
  15. 제 14 항에 있어서,
    입력 신호를 수신하도록, 그리고, 상기 입력 신호의 수신에 응답하여 상기 시작 신호를 제공하도록 구성되는 버퍼를 더 포함하는 측정 초기화 회로.
  16. 제 15 항에 있어서,
    상기 플립-플롭은 제 1 플립-플롭이고, 상기 측정 초기화 회로는, 데이터 입력에서 하이 신호를, 그리고 클럭 입력에서 기준 클럭 신호를 수신하도록 구성되는 제 2 플립-플롭을 더 포함하며, 상기 제 2 플립-플롭은 상기 입력 펄스를 제공하도록 구성되는 측정 초기화 회로.
  17. 지연 고정 루프(DLL)의 초기화 방법에 있어서, 상기 방법은,
    시작 신호를 발생시키는 단계와,
    가변 지연 라인의 입력에 상기 시작 신호를 제공하는 단계와,
    상기 시작 신호의 발생에 이어, 기준 클럭 신호의 제 1 상승 에지에 응답하여 제 1 정지 신호를 발생시키는 단계와,
    상기 시작 신호의 발생에 이어, 상기 기준 클럭 신호의 제 1 하강 에지에 응답하여 제 2 정지 신호를 발생시키는 단계와,
    상기 제 1 및 제 2 정지 신호를 상기 가변 지연 라인에 제공하는 단계와,
    상기 제 1 및 제 2 정지 신호 중 첫 번째가 상기 가변 지연 라인에 도달함에 응답하여 상기 가변 지연 라인을 따라 상기 시작 신호의 전파를 정지시키는 단계를 포함하는 지연 고정 루프 초기화 방법.
  18. 제 17 항에 있어서,
    상기 시작 신호의 전파에 응답하여, 상기 지연 고정 루프에 사용되는 신호를 인버팅시킬지 여부를 결정하는 단계를 더 포함하는 지연 고정 루프 초기화 방법.
  19. 제 17 항에 있어서,
    상기 시작 신호를 발생시키는 단계는 지연된 출력 클럭 신호에 응답하여 시작 신호를 발생시키는 단계를 포함하는 지연 고정 루프 초기화 방법.
  20. 제 17 항에 있어서,
    상기 가변 지연 라인에 제 1 정지 신호를 제공하는 단계는, 상기 가변 지연 라인의 홀수 래치에 상기 제 1 정지 신호를 제공하는 단계를 포함하는 지연 고정 루프 초기화 방법.
  21. 제 20 항에 있어서,
    상기 가변 지연 라인에 제 1 정지 신호를 제공하는 단계는, 상기 가변 지연 라인의 짝수 래치에 상기 제 2 정지 신호를 제공하는 단계를 포함하는 지연 고정 루프 초기화 방법.
  22. 제 17 항에 있어서,
    제 1 정지 신호를 발생시키는 단계 및 제 2 정지 신호를 발생시키는 단계는, 상기 기준 클럭 신호를 래치에 제공하는 단계를 포함하는 지연 고정 루프 초기화 방법.
  23. 측정 초기화 및 클럭 인버팅 결정을 수행하기 위한 방법에 있어서, 상기 방법은, 측정 초기화 모드 중,
    가변 지연 라인을 통해 시작 신호를 전파하는 단계와,
    상기 가변 지연 라인의 홀수 래치에 제 1 정지 신호를 제공하는 단계와,
    상기 가변 지연 라인의 짝수 래치에 제 2 정지 신호를 제공하는 단계와,
    상기 제 1 및 제 2 정지 신호 중 첫 번째가 가변 지연 라인에 도달함에 응답하여 상기 시작 신호의 전파를 정지시키는 단계와,
    상기 제 1 및 제 2 정지 신호 중 어느 신호가 전파를 정지시켰는지를 식별하는 측정 신호를 발생시키는 단계와,
    정규 작동 모드 중,
    상기 제 2 정지 신호가 전파를 정지시켰음을 상기 측정 신호가 표시할 경우, 기준 클럭 신호 또는 피드백 클럭 신호 중 적어도 하나를 인버팅하는 단계를 포함하는 측정 초기화 및 클럭 인버팅 결정 수행 방법.
  24. 제 23 항에 있어서,
    상기 측정 신호는 정지되기 전에 시작 신호가 전파되어 거쳐간 가변 지연 라인의 다수의 지연 스테이지를 또한 식별하는 측정 초기화 및 클럭 인버팅 결정 수행 방법.
  25. 제 23 항에 있어서,
    기준 클럭 신호 또는 피드백 클럭 신호 중 적어도 하나를 인버팅하는 단계는, 인버팅 버퍼로 입력 버퍼를 작동시키는 단계를 포함하고, 상기 입력 버퍼는 기준 클럭 신호를 발생시키도록 구성되는 측정 초기화 및 클럭 인버팅 결정 수행 방법.
  26. 제 23 항에 있어서,
    기준 클럭 신호 또는 피드백 클럭 신호 중 저겅도 하나를 인버팅하는 단계는, 멀티플렉서를 인버팅 멀티플렉서로 작동시키는 단계를 포함하고, 상기 멀티플렉서는 상기 가변 지연 라인에 기준 클럭 신호를 제공하도록 구성되는 측정 초기화 및 클럭 인버팅 결정 수행 방법.
  27. 가변 지연 라인과,
    시작 신호를 발생시키도록 구성되는 시작 신호 발생기와,
    상기 기준 클럭 신호의 상승 에지에 응답하여 제 1 정지 신호를, 그리고, 상기 기준 클럭 신호의 하강 에지에 응답하여 제 2 정지 신호를, 발생시키도록 구성되는 정지 신호 발생기와,
    상기 가변 지연 라인에 연결되고, 기준 클럭 신호 및 상기 시작 신호를 수신하도록 구성되는 멀티플렉서 - 상기 멀티플렉서는 측정 초기화 모드에서 상기 가변 지연 라인에 상기 시작 신호를 제공하도록, 그리고, 정규 작동 모드에서 상기 가변 지연 라인에 상기 기준 클럭 신호를 제공하도록, 구성됨 - 와,
    위상 검출기를 포함하며,
    상기 가변 지연 라인은, 상기 제 1 및 제 2 정지 신호를 수신하도록 구성되고, 측정 초기화 모드에서, 상기 제 1 및 제 2 정지 신호 중 첫 번째가 도달함에 응답하여 상기 시작 신호의 전파를 중지시키도록 구성되며,
    상기 위상 검출기는 상기 기준 클럭 신호 및 피드백 클럭 신호를 수신하도록 구성되고, 상기 위상 검출기는 상기 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 비교하도록, 그리고, 상기 비교에 기초하여 상기 가변 지연 라인에 위상 의존적 제어 신호를 제공하도록, 구성되는 지연 고정 루프.
  28. 제 27 항에 있어서,
    상기 정지 신호 발생기는 래치를 포함하는 지연 고정 루프.
  29. 제 27 항에 있어서,
    측정 초기화 모드 중 시작 신호가 전파되어 거쳐간 다수의 지연 스테이지를 표시하는 신호를 수신하도록, 그리고, 상기 신호에 적어도 부분적으로 기초하여, 상기 위상 검출기에 의해 수신되기 전에, 상기 기준 클럭 신호 또는 상기 피드백 클럭 신호 중 적어도 하나를 인버팅하도록 구성되는 컨트롤러를 더 포함하는 지연 고정 루프.
  30. 제 27 항에 있어서,
    상기 제 1 정지 신호는 상기 가변 지연 라인의 홀수 래치에 제공되고, 상기 제 2 정지 신호는 상기 가변 지연 라인의 짝수 래치에 제공되는 지연 고정 루프.
  31. 가변 지연 라인에 있어서,
    상기 가변 지연 라인은 입력부에서 시작 신호를 수신하도록 구성되고 상기 가변 지연 라인을 통해 상기 시작 신호를 전파시키도록 구성되며,
    상기 가변 지연 라인은 상기 기준 클럭 신호의 상승 에지 또는 상기 기준 클럭 신호의 하강 에지 중 첫 번째가 발생함에 응답하여 상기 시작 신호의 전파를 정지시키도록 구성되는 가변 지연 라인.
  32. 제 31 항에 있어서,
    상기 가변 지연 라인은 상기 기준 클럭 신호의 상승 에지 또는 상기 기준 클럭 신호의 하강 에지 중 첫 번째의 발생을 수신하기 전에, 상기 시작 신호가 전파되어 거쳐간 가변 지연 라인의 다수의 지연 스테이지를 표시하는 측정 신호를 발생시키도록 또한 구성되는 가변 지연 라인.
  33. 제 31 항에 있어서,
    상기 가변 지연 라인은 홀수 및 짝수 래치를 포함하고, 상기 기준 클럭 신호의 상승 에지는 상기 홀수 래치에 의해 수신되며, 상기 기준 클럭 신호의 하강 에지는 상기 짝수 래치에 의해 수신되는 가변 지연 라인.
  34. 제 33 항에 있어서,
    상기 가변 지연 라인은 상기 시작 신호가 상기 홀수 래치들 중 하나 또는 상기 짝수 래치들 중 하나에 의해 정지되었는지 여부를 표시하는 측정 신호를 발생시키도록 또한 구성되는 가변 지연 라인.
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