JP2005136798A - クロック生成システム及び半導体集積回路 - Google Patents

クロック生成システム及び半導体集積回路 Download PDF

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Abstract

【課題】適切なクロックを生成する技術を提供する。
【解決手段】クロック生成回路１は基準クロックＲＣＬに基づいて論理回路用クロックＣＬＫを生成し、これを論理回路２へと出力する。クロック生成回路１及び論理回路２はいずれも電源供給手段４から電源が供給されている。電源供給手段４は電源制御手段３１からの制御信号ＣＮＴに基づいて、クロック生成回路１及び論理回路２に供給する電源の電圧値を変化させる。制御信号ＣＮＴは、電源制御手段３１において、クロック生成回路１から得られるカウンタ値Ｋに基づいて生成される。カウンタ値Ｋはクロック生成回路１が備える逓倍回路が有する遅延素子の遅延速度を設定するデジタルカウンタから得られる。
【選択図】図１

Description

この発明はクロックを生成する技術に関し、例えばデジタルＰＬＬ（Phase Lock Loop）やアナログＰＬＬに適用することができる。
半導体集積回路の動作に採用されるクロックを生成する手段として、従来からアナログＰＬＬ回路やデジタルＰＬＬ回路が提案されている。例えばデジタルＰＬＬ回路については特許文献１に紹介されている。
また、アナログＰＬＬ回路においてＶＣＯ（Voltage Controlled Oscillator）を制御する電圧を用いて電源電圧や電源電流を制御する技術が特許文献２〜４に紹介されている。
特開２０００−２４４３０９号公報 特開２００２−７３１８１号公報 特開平８−４４４６５号公報 特開２０００−３２３４号公報
半導体集積回路の製造でのデバイス特性のばらつきや、温度、電圧、周波数などの使用状況に応じて、回路の動作速度は変化する。そのため、これらの変化があっても正しく動作するように十分なマージンを持ってクロックの設計をする。このことによって通常状態での使用時にはオーバースペックになっている場合がある。例えば必要以上に電源電圧を加えて余分な電力を消費している場合や、それによってノイズが増える問題がある。また使用状況の変化によっては、誤動作をする危険性があるという問題がある。
本発明は上記の事情に鑑みてなされたもので、適切なクロックを生成する技術を提供することを目的としている。
この発明にかかる第１のクロック生成システムは、リングオシレータ及び制御回路を含む逓倍回路と、前記逓倍回路の動作電源を供給する電源供給手段とを備える。前記リングオシレータは、遅延素子及び論理ゲートを有し、前記論理ゲートから出力クロック信号を出力する。前記遅延素子はデジタル値に基づいて遅延量が制御される。前記論理ゲートは前記遅延素子の出力に対して論理演算を行う。前記制御回路は前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する。そして前記デジタル値に基づいて前記動作電源のパラメタが制御される。
この発明にかかる第２のクロック生成システムは、リングオシレータ及び制御回路を備える。前記リングオシレータは、遅延素子及び論理ゲートを有し、前記論理ゲートから出力クロック信号を出力する。前記遅延素子はデジタル値に基づいて遅延量が制御される。前記論理ゲートは前記遅延素子の出力に対して論理演算を行う。前記制御回路は前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する。そして前記デジタル値に基づいて前記出力クロックの周波数が制御される。
この発明にかかる第３のクロック生成システムは、リングオシレータ及び制御回路を含む逓倍回路と、分周回路とを備える。前記リングオシレータは、遅延素子及び論理ゲートを有し、前記論理ゲートから出力クロック信号を出力する。前記遅延素子はデジタル値に基づいて遅延量が制御される。前記論理ゲートは前記遅延素子の出力に対して論理演算を行う。前記制御回路は前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する。前記分周回路は前記出力クロックを分周する分周回路。そして前記デジタル値に基づいて前記分周回路の分周比及び前記逓倍回路の逓倍比のいずれか一方又は両方が制御される。
この発明にかかる第４のクロック生成システムは、クロック生成回路及び電源供給手段を備える。前記クロック生成回路は電圧制御発振器、位相比較器、及びループフィルタを含む。前記電圧制御発振器の発振周波数は制御電圧に基づいて制御される。前記位相比較器は、前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する。前記ループフィルタは、前記位相比較器の出力に基づいて前記制御電圧を出力する。電源供給手段は前記クロック生成回路の動作電源を供給する。そして前記制御電圧値に基づいて前記動作電源のパラメタが制御される。
この発明にかかる第５のクロック生成システムは、クロック生成回路を備える。前記クロック生成回路は電圧制御発振器、位相比較器、及びループフィルタを含む。前記電圧制御発振器の発振周波数は制御電圧に基づいて制御される。前記位相比較器は、前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する。前記ループフィルタは、前記位相比較器の出力に基づいて前記制御電圧を出力する。そして前記制御電圧に基づいて周波数が制御される出力クロックを生成する。
この発明にかかる第６のクロック生成システムは、アナログＰＬＬ回路及び分周回路を備える。前記アナログＰＬＬ回路は、電圧制御発振器、位相比較器、及びループフィルタを含む。前記電圧制御発振器の発振周波数は制御電圧に基づいて制御される。前記位相比較器は、前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する。前記ループフィルタは、前記位相比較器の出力に基づいて前記制御電圧を出力する。そして前記制御電圧に基づいて前記分周回路の分周比及び前記アナログＰＬＬ回路における分周比のいずれか一方又は両方が制御される。
この発明にかかる半導体集積回路は、この発明にかかる第１又は第４のクロック生成システムと、前記電源供給手段から動作電源が供給され、前記出力クロックに同期して動作する論理回路とを備える。
この発明にかかる第１のクロック生成システムによれば、動作電源のパラメタを制御することにより、動作マージンが多い場合には要求された性能を落とすことなく消費電力やノイズを削減し、動作マージンが少ない場合には動作不良に陥ることを回避できる。このように、デバイスの製造ばらつき、使用環境の変動に対して、動作電源のパラメタを適切に制御できるので、回路の設計時の過剰なマージンの考慮を削減することができ、ひいては高速かつ小規模で消費電力が低い回路の設計が可能となる。
この発明の第２、第３、第５、第６のクロック生成システムによれば、動作マージンが大きい場合には周波数を上昇させる制御を行って、要求された性能以上で出力クロックの供給先の回路を動作させることができる。また動作マージンが小さい場合には、周波数を低下させる制御を行って、出力クロックの供給先の回路の動作不良に陥ることを回避できる。
この発明にかかる第４のクロック生成システムによれば、製造テスト時において半導体集積回路の適切な電源のパラメタを決定して、保存しておくことにより、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適したパラメタで後に電源供給が可能となる。また、当該パラメタを用いて半導体集積回路の性能別に製品を分類することも容易となる。
この発明にかかる半導体集積回路では、その内部で多くの電力を消費する論理回路の低消費電力化の為に、論理回路の動作電源電圧や動作電源電流を下げる。
Ａ．デジタルＰＬＬへの適用．
実施の形態１．
図１は本発明の実施の形態１にかかるクロック生成技術を適用可能な構成を例示するブロック図である。クロック生成回路１は基準クロックＲＣＬに基づいて論理回路用クロックＣＬＫを生成し、これを論理回路２へと出力する。クロック生成回路１及び論理回路２は例えば同一の半導体基板上に形成されており、いずれも電源供給手段４から電源が供給されている。電源供給手段４は電源制御手段３１からの制御信号ＣＮＴに基づいて、クロック生成回路１及び論理回路２に供給する電源の電圧値を変化させる。電源供給手段４や電源制御手段３１は、クロック生成回路１及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
制御信号ＣＮＴは、電源制御手段３１において、クロック生成回路１から得られるカウンタ値Ｋに基づいて生成される。
図２はクロック生成回路１の構成を例示するブロック図である。クロック生成回路１はデジタルＰＬＬ回路１Ｐ及び分周回路１Ｑを備えている。
デジタルＰＬＬ回路１Ｐは、逓倍回路１１と、位相同期回路１２と、バッファ１３とを含んでいる。逓倍回路１１は基準クロックＲＣＬを入力して第１クロックＣＬＡ及びカウンタ値Ｋを出力する。カウンタ値Ｋは、逓倍回路１１が有する、後述のデジタルカウンタのカウンタ値である。位相同期回路１２は、基準クロックＲＣＬと第１クロックＣＬＡとの位相を同期させて出力する。バッファ１３は位相同期回路１２の出力をバッファリングして第２クロックＣＬＢとして出力する。第２クロックＣＬＢは位相同期回路１２へと戻る一方、分周回路１Ｑにも与えられる。
分周回路１Ｑは所定の分周比で第２クロックＣＬＢを分周することにより、論理回路用クロックＣＬＫを生成して出力する。
図３は逓倍回路１１の構成を例示するブロック図である。逓倍回路１１は、基準クロックＲＣＬを所定の逓倍比で逓倍することにより、第１クロックＣＬＡを生成して出力する。
逓倍回路１１は遅延回路１１０と論理ゲート１１８とを含むリングオシレータを備えている。論理ゲート１１８は例えばオアゲート１１６及びアンドゲート１１７で構成されている。
遅延回路１１０の出力DL-Outは制御信号DL-SETと共にオアゲート１１６に入力し、両者の論理和がオアゲート１１６から出力される。オアゲート１１６の出力は制御信号DL-ACTと共にアンドゲート１１６に入力し、両者の論理積が第１クロックＣＬＡとしてアンドゲート１１７から出力される。
逓倍回路１１は更に制御部１１５を備えており、これによって制御信号DL-ACT，DL-SETが、出力DL-Out及び基準クロックＲＣＬに基づいて生成される。
逓倍回路１１は更に位相比較器１１４を備えており、出力DL-Outと基準クロックＲＣＬの位相を比較する。
逓倍回路１１は更にデジタルカウンタ１１３を備えている。位相比較器１１４によって得られた、出力DL-Outと基準クロックＲＣＬの位相差に基づいて、より詳細には、出力DL-Outの立ち下がりと基準クロックＲＣＬの立ち上がりの位相差に基づいて、デジタルカウンタ１１３はそのカウンタ値Ｋ，Ｊを増減する。
カウンタ値Ｋ，Ｊはそれぞれデジタルカウンタの全体としてのカウンタ値の上位側ビット及び下位側ビットである。遅延回路１１０は例えば直列に接続されたデジタルディレイライン１１１とデレイ微調節回路１１２とを含んでおり、それぞれカウンタ値Ｋ，Ｊに基づいて遅延量が増減する。
図４は第１クロックＣＬＡが基準クロックＲＣＬの４倍に逓倍される場合の各信号の振る舞いを示すタイミングチャートである。ここでは遅延回路１１０の遅延量が大きくなることによって位相が揃って逓倍された場合が例示されている。
制御部１１５は、基準クロックＲＣＬの立ち上がりを契機として、制御信号DL-SETを短いパルス幅でアサートする。これにより、オアゲート１１６の出力は、強制的に“Ｈ”となる。制御部１１５は、基準クロックＲＣＬの立ち上がりを契機として制御信号DL-ACTをアサートし、出力DL-OutのＮ（Ｎは正整数）回目の立ち上がりを契機として制御信号DL-ACTをネゲートする。なお正整数Ｎは逓倍比であり、ここでは値４を採用しているが、１でもよい。
アンドゲート１１７の出力は制御信号DL-ACTがネゲートされている間は強制的に“Ｌ”となるので、第１クロックＣＬＡは基準クロックＲＣＬの一周期に４個のパルス波形を呈する。
このパルス幅は遅延回路１１０の遅延量が増大するほど広くなる。従ってデジタルカウンタ１１３のカウンタ値Ｋ、Ｊを増大させて第１クロックのパルス幅を広くする。しかし、出力DL-Outの立ち下がりと基準クロックＲＣＬの立ち上がりの位相差がゼロになると、位相比較器１１４はデジタルカウンタ１１３に対してカウンタ値の増大を止めさせる。これにより遅延回路１１０の遅延量の増大が止み、基準クロックＲＣＬに対して４倍に逓倍された第１クロックＣＬＡがロック状態になる。
図５は位相同期回路１２の構成を例示するブロック図である。位相同期回路１２は遅延回路１２０及び遅延回路１２５を備えており、これらによって第１クロックＣＬＡに対して遅延処理が施される。
より詳細には、遅延回路１２０は直列に接続された粗調整用ディレイライン（図５では“Coarse”と図示）１２１及び微調整用ディレイライン（図５では“Fine”と図示）１２２を有している。遅延回路１２５は粗調整用ディレイライン１２１の出力を遅延させる。
位相同期回路１２は更に出力セレクタ１２６を備えており、粗調整用ディレイライン１２１及び微調整用ディレイライン１２２によって遅延された第１クロックＣＬＡと、粗調整用ディレイライン１２１及び遅延回路１２５によって遅延された第１クロックＣＬＡとが選択され、バッファ１３に与えられる。
位相同期回路１２は更にデジタルカウンタ１２３及び位相比較器１２４を備えている。位相比較器１２４は基準クロックＲＣＬと第２クロックＣＬＢの位相を比較し、その位相差に基づいてデジタルカウンタ１２３のカウンタ値を制御する。デジタルカウンタ１２３のカウンタ値は粗調整用ディレイライン１２１及び微調整用ディレイライン１２２の遅延量を制御する。
図６は第２クロックＣＬＢが基準クロックＲＣＬと同期する場合の各信号の振る舞いを示すタイミングチャートである。第１クロックＣＬＡが位相同期回路１２内で受ける遅延処理、及びバッファ１３の遅延により、第２クロックＣＬＢは遅延量δだけ第１クロックＣＬＡよりも遅延している。デジタルカウンタ１２３のカウンタ値が増大することにより、遅延量δも増大する。位相比較器１２４によって、基準クロックＲＣＬの立ち上がりと第２クロックＣＬＢの立ち上がりの位相差がゼロになると、位相比較器１２４はデジタルカウンタ１２３に対してカウンタ値の増大を止めさせる。これにより遅延回路１２０の遅延量の増大が止み、基準クロックＲＣＬに対して４倍に逓倍された第２クロックＣＬＢがロック状態になる。
さて、デジタルディレイライン１１１は第１クロックＣＬＡを、カウンタ値Ｋで指定された段数分だけ単位遅延素子を通過する。この単位遅延素子を構成する半導体装置、例えばトランジスタの動作速度は、製造ばらつきや、温度、電源電圧などの使用状況に応じて変化する。つまり、第１クロックＣＬＡが同じパルス幅であっても、上記の使用条件により、デジタルＰＬＬ回路１Ｐが安定状態になった際のカウンタ値Ｋは異なる。
製造ばらつきで単位遅延素子の特性が良好である程、温度が低い程、電源電圧が高い程、単位遅延素子の処理速度が速くなり、よってカウンタ値Ｋは増大する。逆に単位遅延素子の特性が劣る程、温度が高い程、電源電圧が低い程、単位遅延素子の処理速度が遅く、よってカウンタ値Ｋは減少する。
以上のことから、前者の場合には電源電圧を低下させる制御を行って、要求された性能を落とさずに消費電力やノイズを低減できる。また後者の場合には、電源電圧を上昇させる制御を行って、動作不良に陥ることを回避できる。
かかる利点は、特に、論理回路２のように非常に多くの半導体装置（例えばトランジスタ）を含む回路が、クロック生成回路１と同一の半導体基板上に形成されている場合に顕著になる。同一の半導体基板上に形成された故、クロック生成回路１と論理回路２を構成する半導体装置は、温度などの使用環境に対して相互に類似した特性を呈すると考えられ、従って論理回路２における消費電力やノイズの低減、動作不良を回避できるからである。
図７は、本発明の実施の形態１の動作を例示するフローチャートであり、デジタルＰＬＬ回路１Ｐがロックしている状態において実行される。デジタルＰＬＬ回路１Ｐがロックしているか否かは上述のように、位相比較器１１４において出力DL-Outの立ち下がりと基準クロックＲＣＬの立ち下がりの位相差がゼロとなることを用いて検出することができる。
位相比較器１１４において出力DL-Outの立ち下がりと基準クロックＲＣＬの立ち下がりの位相差がゼロとなったと判断され、これによりデジタルカウンタ１１３のカウンタ値が変動しなくなると、ステップＦ００において、デジタルカウンタ１１３のカウンタ値Ｋが、電源制御手段３１へと読み出される（図１参照）。但し、カウンタ値Ｋのみならず、カウンタ値Ｊをも読み出して、以下の処理に供してもよい。
続いて処理がステップＦ０１１へと進み、カウンタ値Ｋ（あるいはカウンタ値Ｋ，Ｊ：以下の全てのフローチャートにおいて同様）が上限値よりも大きいか否かが電源制御手段３１において判断される。判断結果が肯定的な場合、即ちカウンタ値Ｋが上限値よりも大きい場合にはステップＦ０２１，Ｆ０３１の処理を経由してステップＦ００へと処理が戻る。判断結果が否定的な場合、即ちカウンタ値Ｋが上限値以下の場合には処理はステップ０２１，Ｆ０３１の処理を経由することなくステップＦ０４１へと進む。
ステップＦ０４１では、カウンタ値Ｋが下限値よりも小さいか否かが電源制御手段３１において判断される。判断結果が肯定的な場合、即ちカウンタ値Ｋが下限値よりも小さい場合にはステップＦ０５１，Ｆ０６１の処理を経由してステップＦ００へと処理が戻る。判断結果が否定的な場合、即ちカウンタ値Ｋが下限値以上の場合には処理はステップＦ０５１，Ｆ０６１の処理を経由することなくステップＦ００へと戻る。
以上のことから、カウンタ値Ｋの大きさによって分岐して３つの処理が施されることが判る。第１の分岐はカウンタ値Ｋが下限値以上、上限値以下の場合であり、この場合には電源制御手段３１はカウンタ値Ｋの大きさに依存した処理を行わない。第２の分岐はカウンタ値Ｋが上限値よりも大きい場合であり、電源電圧を低下させる処理が施される。第３の分岐はカウンタ値Ｋが下限値よりも小さい場合であり、電源電圧を上昇させる処理が施される。
電源電圧を低下させる処理は、上述のステップＦ０２１，Ｆ０３１において実行される。具体的には電源制御手段３１が、ステップＦ０２１において、カウンタ値Ｋが上限値を超える程度に鑑みて動作電源のパラメタの一つである電源電圧制御値を決定する。そしてその内容を含む制御情報ＣＮＴが電源供給手段４へと与えられる。そしてステップＦ０３１において、電源供給手段４がクロック生成回路１及び論理回路２に対し、それまでよりも低めた電源電圧で電源を供給する。
電源電圧を上昇させる処理は、上述のステップＦ０５１，Ｆ０６１において実行される。具体的には電源制御手段３１が、ステップＦ０５１において、カウンタ値Ｋが下限値を下回る超える程度に鑑みて電源電圧制御値を決定する。そしてその内容を含む制御情報ＣＮＴが電源供給手段４へと与えられる。そしてステップＦ０６１において、電源供給手段４がクロック生成回路１及び論理回路２に対し、それまでよりも高めた電源電圧で電源を供給する。
但し、ステップＦ０２１，Ｆ０５１において電源電圧制御値を決定する際、デジタルＰＬＬ回路１Ｐにおいて所望の周波数でロックがかかる範囲内で電源電圧制御値を決定することが望ましい。安定した周波数で論理回路用クロックＣＬＫを生成するためである。
ステップＦ０４１，Ｆ０６１，Ｆ０３１からステップＦ００へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ００を実行してもよい。短時間に電源電圧を変える必要性は少ないと考えられるからである。
以上の処理により、動作マージンが多い場合には、電源電圧を低下させることによって要求された性能を落とすことなく消費電力やノイズを削減できる。また動作マージンが少ない場合には電源電圧を上昇させることによって、動作不良に陥ることを回避できる。
このように、デバイスの製造ばらつき、使用環境の変動に対して、クロック生成回路１及び論理回路２に対して供給する電源の電圧を適切な値に制御できる。このことは更に、回路の設計時の過剰なマージンの考慮を削減することができ、ひいては高速かつ小規模で消費電力が低い回路の設計が可能となる。
なお、必ずしも定常的に電源電圧制御値を更新する必要はなく、例えばクロック生成回路１及び論理回路２を含む半導体集積回路に動作電源の供給の開始に伴って一旦決定すれば、その後は電源電圧を固定してもよい。
図８はかかる変形の動作を例示するフローチャートである。図７において示されたフローチャートに対して、ステップＦ０４１における判断結果が否定的な場合、ステップＦ０３１の処理が終了した場合、及びステップＦ０６１の処理が終了した場合の処理を修正したフローチャートとなっている。よってデジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始されることは、図７のフローチャートと同様である。
即ち、図７に示されたフローチャートでは、これらの場合はいずれも処理がステップＦ００へと戻り、新たな電源電圧の設定を行っていたが、図８に示されたフローチャートではステップＦ０７１へと進む。ステップＦ０７１では電源電圧が固定されて供給される。そして上記の半導体集積回路の通電が遮断されるまで、電源電圧制御値は更新されず、電源電圧は固定されたままとなる。
また、基準クロックＲＣＬと論理回路用クロックＣＬＫとは必ずしも位相を厳密に一致させる必要がない場合もある。その場合、図２において位相同期回路１２及びバッファ１３を省略してもよい。この場合には、第１クロックＣＬＡがそのまま第２クロックＣＬＢとして分周回路１Ｑに与えられる。
実施の形態２．
図９は本発明の実施の形態２のクロック生成技術を適用可能な構成を例示するブロック図である。図１に示された実施の形態１における構成に対し、電源制御情報記憶手段５を付加した構成を有している。そして電源制御手段３１から得られた制御信号ＣＮＴに基づいた電圧値で、電源供給手段４がクロック生成回路１及び論理回路２に対して電源を供給する。
例えばクロック生成回路１、論理回路２、電源制御手段３１、電源供給手段４、電源制御情報記憶手段５はチップ内に設けられ、制御信号ＣＮＴはチップの外部に読み出し可能である。テスト時には当該チップに対してテスタが接続され、当該テスタが制御信号ＣＮＴを読み出して記憶する。そしてチップの出荷時にテスタに記憶された制御信号ＣＮＴが電源制御情報記憶手段５に記憶される。
電源制御情報記憶手段５はフラッシュメモリなどの不揮発性メモリ、レーザートリミングされたメモリを用いて実現することができる。
図１０は本発明の実施の形態２の動作を例示するフローチャートである。図８に例示されたフローチャートに対して、ステップＦ０７１をステップＦ０８１に置換し、ステップＦ０３１，Ｆ０６１の処理を省略したフローチャートとなっている。ステップＦ０８１では電源制御情報記憶手段５が電源電圧制御値を記憶する。当該フローチャートにおいてもデジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。
図１１は電源制御情報記憶手段５に記憶された電源電圧制御値を用いて電源供給を行うフローチャートである。ステップＦ０９１において電源電圧制御値を電源制御情報記憶手段５から読み出し、ステップＦ１０１においてこれを電源供給手段４に対して設定する。これにより、一旦記憶された電源電圧制御値に基づいて、適切な電圧値でクロック生成回路１と論理回路２へと電源供給が可能となる。
図１０に示されたフローチャートは、例えばクロック生成回路１及び論理回路２を含む半導体集積回路の製造テスト時に採用することができる。製造テスト時において半導体集積回路の適切な電源電圧を決定して、電源制御情報記憶手段５に保存しておくことにより、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適した電圧値で後に電源供給が可能となる。
また、図１０に示されたフローチャートを実行した結果得られた電源電圧制御値を用いて半導体集積回路の性能別に製品を分類することは、電源電圧制御値が電源制御情報記憶手段５に記憶されていることから、容易となるという利点もある。
もちろん、一旦は電源電圧を固定したものの、温度などの使用環境に応じて適切な電圧値を得るため、実施の形態１に示された技術を併用することが望ましい。図９に例示された構成では、実施の形態１に示された技術も併用できるように、電源制御手段３１から電源制御情報記憶手段５へと与える経路とは別に、直接に電源供給手段４へと制御信号ＣＮＴを与える経路も示している。
実施の形態３．
本実施の形態では、実施の形態１において電源制御手段３１が担っていた機能を、ＣＰＵ（中央演算ユニット）に担わせる。
図１２は本発明の実施の形態３のクロック生成技術を適用可能な構成を例示するブロック図である。図１に示された実施の形態１における構成に対し、電源制御手段３１をＣＰＵ７で置換し、かつＣＰＵ７に対してクロック生成回路１（中でも逓倍回路１１）及び電源供給手段４をバス６で接続した構成を有している。ＣＰＵ７も電源制御手段３１や電源供給手段４と同様、クロック生成回路１及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
本実施の形態においても、実施の形態１と同様に図７及び図８に示されたフローチャートに従った動作が可能である。即ち、ステップＦ００において読み出されたカウンタ値Ｋはバス６を経由してＣＰＵ７へと与えられ、ステップＦ０２１，Ｆ０５１の処理はＣＰＵ７が実行する。そして制御信号ＣＮＴはＣＰＵ７からバス６を介して電源供給手段４に与えられる。
本実施の形態によれば、電源電圧制御値の決定をＣＰＵ７が実行するので、使用環境に応じてより適切な電圧値をより柔軟に決定することができる。
実施の形態４．
図１３は本発明の実施の形態４のクロック生成技術を適用可能な構成を例示するブロック図である。図１２に示された実施の形態３における構成を、二組設け、バス６を共有し、基準クロックＲＣＬを共用した構成を有している。
具体的には、いずれも基準クロックＲＣＬが与えられるクロック生成回路１Ａ，１Ｂと、クロック生成回路１Ａ，１Ｂからそれぞれ論理回路用クロックＣＬＫＡ，ＣＬＫＢが与えられる論理回路２Ａ，２Ｂと、クロック生成回路１Ａ及び論理回路２Ａに対して電源を供給する電源供給手段４Ａと、クロック生成回路１Ｂ及び論理回路２Ｂに対して電源を供給する電源供給手段４Ｂと、ＣＰＵ７Ａ，７Ｂとが設けられている。クロック生成回路１Ａ，１Ｂ（中でもそれらが有する逓倍回路）と、電源供給手段４Ａ，４Ｂと、ＣＰＵ７Ａ，７Ｂとはバス６で接続されている。
クロック生成回路１Ａ，１Ｂの構成は、例えば実施の形態１のクロック生成回路１の構成を採用する。論理回路用クロックＣＬＫＡ，ＣＬＫＢは、例えば実施の形態１の論理回路用クロックＣＬＫと同様に生成される。
クロック生成回路１Ａ，１Ｂからはそれぞれカウンタ値ＫＡ，ＫＢが読み出され、電源供給手段４Ａ，４Ｂは電圧制御値を含む制御情報ＣＮＴＡ，ＣＮＴＢに基づいた電圧値で、上述の電源供給を行う。
かかる構成においては、もちろん、実施の形態３と同様にして、ＣＰＵ７Ａがカウンタ値ＫＡを得て制御情報ＣＮＴＡを生成し、ＣＰＵ７Ｂがカウンタ値ＫＢを得て制御情報ＣＮＴＢを生成することができる。
しかし本実施の形態では更に、ＣＰＵ７Ｂがカウンタ値ＫＡを得て制御情報ＣＮＴＡを生成することができる。これにより、ＣＰＵ７Ａの処理の負荷が重く、制御情報ＣＮＴＡの生成を行う余裕がない場合にも、電源供給手段４Ａに対して適切な電圧で電源供給を行わせることができる。
つまり、ＣＰＵ７Ａ，７Ｂは、それぞれ電源供給手段４Ａ，４Ｂに対して適切な電圧で電源供給を行わせることができるのみならず、それぞれ電源供給手段４Ｂ，４Ａに対して適切な電圧で電源供給を行わせることもできる。あるいは更に、ＣＰＵ７Ｂが電源供給手段４Ａ，４Ｂの双方に対して適切な電圧で電源供給を行わせることもできる。
実施の形態５．
電源電流が高い程、単位遅延素子の処理速度が速くなり、よってカウンタ値Ｋは増大する。逆に電源電流が低い程、単位遅延素子の処理速度が遅く、よってカウンタ値Ｋは減少する。よって実施の形態１〜４で示された技術において電圧値の制御を電流値の制御に置き換えても類似の効果が得られる。
図１４は本発明の実施の形態５の第１の動作を例示するフローチャートであり、実施の形態１に対応している。即ち、ステップＦ０２１，Ｆ０３１，Ｆ０５１，Ｆ０６１が、それぞれステップＦ０２２，Ｆ０３２，Ｆ０５２，Ｆ０６２で置換されたフローチャートとなっている。
ステップＦ０２２，Ｆ０５２のいずれにおいても、電源制御手段３１が、動作電源のパラメタの一つである電源電流制御値を決定する。またステップＦ０３２では電源供給手段４が電流値を下げて電源を供給し、ステップＦ０６２では電源供給手段４が電流値を上げて電源を供給する。但し、デジタルＰＬＬ回路１Ｐにおいて所望の周波数でロックがかかる範囲内で電源電流制御値を決定することが望ましい。安定した周波数で論理回路用クロックＣＬＫを生成するためである。
当該フローチャートにおいても、デジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。また、ステップＦ０４１，Ｆ０６２，Ｆ０３２からステップＦ００へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ００を実行してもよい。短時間に電源電流を変える必要性は少ないと考えられるからである。
図１４に例示されたフローチャートは、実施の形態１において図１を用いて例示された構成によって実行することができる。
以上の処理により、動作マージンが多い場合には、電源電流を低下させることによって要求された性能を落とすことなく消費電力やノイズを削減できる。また動作マージンが少ない場合には電源電流を上昇させることによって、動作不良に陥ることを回避できる。
このように、デバイスの製造ばらつき、使用環境の変動に対して、クロック生成回路１及び論理回路２に対して供給する電源の電流を適切な値に制御できる。このことは更に、回路の設計時の過剰なマージンの考慮を削減することができ、ひいては高速かつ小規模で消費電力が低い回路の設計が可能となる。
なお、電源電流制御値の更新は、実施の形態１と同様、必ずしも定常的に行う必要はなく、例えばクロック生成回路１及び論理回路２を含む半導体集積回路に動作電源の供給開始に伴って一旦決定すれば、その後は電源電流を固定してもよい。
図１５はかかる変形の動作を例示するフローチャートである。当該フローチャートにおいても、デジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。図１４において示されたフローチャートに対して、ステップＦ０４１における判断結果が否定的な場合、ステップＦ０３１の処理が終了した場合、及びステップＦ０５１の処理が終了した場合、処理がステップＦ０７２へと進む。ステップＦ０７２では電源電流が固定されて供給される。そして上記の半導体集積回路の通電が遮断されるまで、電源電流制御値は更新されず、電源電流は固定されたままとなる。
図１６及び図１７は本実施の形態の第２の動作を例示するフローチャートであり、実施の形態２に対応している。即ち、ステップＦ０２１，Ｆ０５１，Ｆ０８１，Ｆ０９１，Ｆ１０１が、それぞれステップＦ０２２，Ｆ０５２，Ｆ０８２，Ｆ０９２，Ｆ１０２で置換されたフローチャートとなっている。当該フローチャートにおいても、デジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。
ステップＦ０５２においては、電源制御情報記憶手段５が電源電流制御値を記憶する。ステップＦ０９２においては電源電流制御値を電源制御情報記憶手段５から読み出し、ステップＦ１０２においてこれを電源供給手段４に対して設定する。これにより、一旦記憶された電源電流制御値に基づいて、適切な電流値でクロック生成回路１と論理回路２へと電源供給が可能となる。
図１７に示されたフローチャートを、例えばクロック生成回路１及び論理回路２を含む半導体集積回路の製造テスト時に採用することにより、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適した電流値で後に電源供給が可能となる。また電源電流制御値を用いて半導体集積回路の性能別に製品を分類することが容易となるという利点もある。
電源制御情報記憶手段５はフラッシュメモリなどの不揮発性メモリ、レーザートリミングされたメモリ、コンピュータによってアクセスされる記録媒体（例えばハードディスクやフレキシブルディスク）を用いて実現することができる。
もちろん、一旦は電源電圧を固定したものの、温度などの使用環境に応じて適切な電流値を得るため、本実施の形態の第１の動作に示された技術を併用することが望ましい。
図１６、図１７に例示されたフローチャートは、実施の形態２において図９を用いて例示された構成によって実行することができる。
また、実施の形態３において図１２を用いて例示された構成や、実施の形態４において図１３を用いて例示された構成によって、電源電流値の制御を行ってもよい。この場合にも実施の形態３、実施の形態４に示されたのと同様の効果を得ることができる。
実施の形態６．
図１８は本発明の実施の形態６にかかるクロック生成技術を適用可能な構成を例示するブロック図である。クロック生成回路１は基準クロックＲＣＬに基づいて論理回路用クロックＣＬＫを生成し、これを論理回路２へと出力する。クロック生成回路１及び論理回路２は例えば同一の半導体基板上に形成されている。
クロック生成回路１は、クロック制御手段８１からの制御信号ＣＮＴｆに基づいて、論理回路用クロックＣＬＫの周波数を変化させる。クロック制御手段８１は、クロック生成回路１及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
制御信号ＣＮＴｆは、クロック制御手段８１において、クロック生成回路１から得られるカウンタ値Ｋに基づいて生成される。
図１９はクロック生成回路１の構成を例示するブロック図である。本実施の形態におけるクロック生成回路１の構成は、実施の形態１におけるクロック生成回路１の構成（図２参照）と比較して、逓倍回路１１、分周回路１Ｑのいずれか一方又は両方に制御信号ＣＮＴｆが入力可能な点で異なっている。その他の各部分は、実施の形態１と同様に構成される。
図２０は、本発明の実施の形態６の動作を例示するフローチャートである。当該フローチャートは、実施の形態１の動作を例示する図７のフローチャートに対して、ステップＦ０２１，Ｆ０３１，Ｆ０５１，Ｆ０６１が、それぞれステップＦ０２３，Ｆ０３３，Ｆ０５３，Ｆ０６３で置換されたフローチャートとなっている。
ステップＦ０２３，Ｆ０５３のいずれにおいても、クロック制御手段８１が周波数制御値を決定する。周波数制御値は制御信号ＣＮＴｆに含まれる。またステップＦ０３３ではクロック生成回路１が周波数を上げて、ステップＦ０６３ではクロック生成回路１が周波数を下げて、それぞれ論理回路用クロックＣＬＫを論理回路２へ供給する。但し、デジタルＰＬＬ回路１Ｐにおいて所望の周波数でロックがかかる範囲内で周波数制御値を決定することが望ましい。安定した周波数で論理回路用クロックＣＬＫを生成するためである。
当該フローチャートにおいても、デジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。また、ステップＦ０４１，Ｆ０６３，Ｆ０３３からステップＦ００へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ００を実行してもよい。短時間に周波数を変える必要性は少ないと考えられるからである。
周波数を上昇させるには、具体的には逓倍回路１１における逓倍比を高めるか、分周回路１Ｑの分周比を下げるか、の一方又は両方を行えばよい。周波数を低下させるには、具体的には逓倍回路１１における逓倍比を下げるか、分周回路１Ｑの分周比を高めるか、の一方又は両方を行えばよい。このように周波数の上昇、下降の制御は逓倍回路１１及び分周回路１Ｑのいずれか一方又は両方によって実現できるので、逓倍回路１１、分周回路１Ｑのいずれか一方あるいは両方に制御信号ＣＮＴｆが入力可能となっている。
制御信号ＣＮＴｆが逓倍回路１１に入力する場合には、制御信号ＣＮＴｆが図３の制御部１１５に与えられ、制御１１５が制御信号DL-ACTをネゲートする契機として採用する出力DL-OutのＮ回目の立ち上がりに関し、整数値Ｎを制御信号ＣＮＴｆに応じて変更するように制御部１１５が構成される。また制御信号ＣＮＴｆが分周回路１Ｑに与えられる場合には、制御信号ＣＮＴｆに応じて分周比を変更するように分周回路１Ｑが構成される。
また例えば、基準クロックＲＣＬの周波数が２５ＭＨｚのときに周波数が３３ＭＨｚの論理回路用クロックＣＬＫを得る場合には、逓倍比及び分周比をそれぞれ４，１／３とすればよい。このように逓倍回路１１及び分周回路１Ｑの両方に対して制御信号ＣＮＴｆを用いた制御が必要な場合には、例えば制御信号ＣＮＴｆを複数のビットで構成し、その上位側ビット及び下位側ビットを用いて、それぞれ逓倍比及び分周比の制御を行えばよい。
製造ばらつきで単位遅延素子の特性が良好である程、温度が低い程、電源電圧や電源電流が高い程、単位遅延素子の処理速度が速くなり、よってカウンタ値Ｋは増大する。逆に単位遅延素子の特性が劣る程、温度が高い程、電源電圧や電源電流が低い程、単位遅延素子の処理速度が遅く、よってカウンタ値Ｋは減少する。
以上のことから、前者のように動作マージンが大きい場合には周波数を上昇させる制御を行って、要求された性能以上で論理回路２を動作させることができる。また後者のように動作マージンが小さい場合には、周波数を低下させる制御を行って、動作不良に陥ることを回避できる。
かかる利点は、特に、論理回路２のように非常に多くの半導体装置（例えばトランジスタ）を含む回路が、クロック生成回路１と同一の半導体基板上に形成されている場合に顕著になる。同一の半導体基板上に形成された故、クロック生成回路１と論理回路２を構成する半導体装置は、温度などの使用環境に対して相互に類似した特性を呈すると考えられ、従って論理回路２における消費電力やノイズの低減、動作不良を回避できるからである。
このように本実施の形態によれば、デバイスの製造ばらつき、使用環境の変動に対して、クロック生成回路１が論理回路２に対して供給する論理回路用クロックの周波数を、可及的に高める。
なお、周波数制御値の更新は、電源電圧制御値や電源電流制御値と同様、必ずしも定常的に行う必要はない。例えばクロック生成回路１及び論理回路２を含む半導体集積回路に動作電源の供給の開始に伴って一旦決定すれば、その後は周波数圧を固定してもよい。
図２１はかかる変形の動作を例示するフローチャートである。図７において示されたフローチャートに対して、ステップＦ０４３における判断結果が否定的な場合、ステップＦ０３３の処理が終了した場合、及びステップＦ０６３の処理が終了した場合の処理を修正したフローチャートとなっている。当該フローチャートにおいても、デジタルＰＬＬ回路１Ｐがロックした後にステップＦ００の処理が開始される。
即ち、図２０に示されたフローチャートでは、これらの場合はいずれも処理がステップＦ００へと戻り、新たな周波数の設定を行っていたが、図２１に示されたフローチャートでは、処理がステップＦ０７３へと進む。ステップＦ０７３では周波数が固定される。そして上記の半導体集積回路の通電が遮断されるまで、周波数制御値は更新されず、周波数は固定されたままとなる。
実施の形態７．
図２２は本発明の実施の形態７のクロック生成技術を適用可能な構成を例示するブロック図である。図１８に示された実施の形態６における構成に対し、クロック制御情報記憶手段９を付加した構成を有している。そしてクロック制御手段８１から得られた制御信号ＣＮＴｆに基づいた周波数で、クロック生成回路１が論理回路用クロックＣＬＫを生成して論理回路２に与える。
例えばクロック生成回路１、論理回路２、クロック制御手段８１、クロック制御情報記憶手段９はチップ内に設けられ、制御信号ＣＮＴｆはチップの外部に読み出し可能である。テスト時には当該チップに対してテスタが接続され、当該テスタが制御信号ＣＮＴｆを読み出して記憶する。そしてチップの出荷時にテスタに記憶された制御信号ＣＮＴｆがクロック制御情報記憶手段９に記憶される。
電源制御情報記憶手段５と同様、クロック制御情報記憶手段９も、フラッシュメモリなどの不揮発性メモリ、レーザートリミングされたメモリを用いて実現することができる。
図２３は本実施の形態の動作を例示するフローチャートである。図２１に例示されたフローチャートに対して、ステップＦ０７３をステップＦ０８３に置換し、ステップＦ０３３，Ｆ０６３の処理を省略したフローチャートとなっている。ステップＦ０８３ではクロック制御情報記憶手段９が周波数制御値を記憶する。
図２４はクロック制御情報記憶手段９に記憶された周波数制御値を用いて電源供給を行うフローチャートである。ステップＦ０９３において周波数制御値をクロック制御情報記憶手段９から読み出し、ステップＦ１０３おいてこれをクロック生成回路１に与える。これにより、一旦記憶された周波数制御値に基づいて、クロック生成回路１から適切な周波数の論理回路用クロックＣＬＫを得ることができる。
図２３に示されたフローチャートは、例えばクロック生成回路１及び論理回路２を含む半導体集積回路の製造テスト時に採用することができる。製造テスト時においてクロック生成回路１や論理回路２に適切な周波数を決定して、クロック制御情報記憶手段９に保存しておくことにより、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適した周波数で後にクロック生成が可能となる。
また、図２３に示されたフローチャートを実行した結果得られた周波数制御値を用いて半導体集積回路の性能別に製品を分類することは、周波数制御値がクロック制御情報記憶手段９に記憶されていることから、容易となるという利点もある。
もちろん、一旦は周波数を固定したものの、温度などの使用環境に応じて適切な周波数を得るため、実施の形態６に示された技術を併用することが望ましい。図２２に例示された構成では、実施の形態６に示された技術も併用できるように、クロック制御手段８１からクロック制御情報記憶手段９へと与える経路とは別に、直接にクロック生成回路１へと制御信号ＣＮＴｆを与える経路も示している。
実施の形態８．
本実施の形態では、実施の形態６においてクロック制御手段８１が担っていた機能を、ＣＰＵ（中央演算ユニット）に担わせる。
図２５は本発明の実施の形態８のクロック生成技術を適用可能な構成を例示するブロック図である。図１８に示された実施の形態６における構成に対し、周波数制御手段８１をＣＰＵ７で置換し、かつＣＰＵ７に対してクロック生成回路１（中でもその有する逓倍回路１１）をバス６で接続した構成を有している。ＣＰＵ７もクロック制御手段８１と同様、クロック生成回路１及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
本実施の形態においても、実施の形態６と同様に図２０及び図２１に示されたフローチャートに従った動作が可能である。即ち、ステップＦ００において読み出されたカウンタ値Ｋはバス６を経由してＣＰＵ７へと与えられ、ステップＦ０２３，Ｆ０５３の処理はＣＰＵ７が実行する。そして制御信号ＣＮＴｆはＣＰＵ７からバス６を介してクロック生成回路１に与えられる。
本実施の形態によれば、周波数制御値の決定をＣＰＵ７が実行するので、使用環境に応じてより適切な周波数をより柔軟に決定することができる。
実施の形態９．
図２６は本発明の実施の形態９のクロック生成技術を適用可能な構成を例示するブロック図である。図２５に示された実施の形態８における構成を、二組設け、バス６を共有し、基準クロックＲＣＬを共用した構成を有している。
具体的には、いずれも基準クロックＲＣＬが与えられるクロック生成回路１Ａ，１Ｂと、クロック生成回路１Ａ，１Ｂからそれぞれ論理回路用クロックＣＬＫＡ，ＣＬＫＢが与えられる論理回路２Ａ，２Ｂと、ＣＰＵ７Ａ，７Ｂとが設けられている。クロック生成回路１Ａ，１Ｂ（中でもその有する逓倍回路）と、ＣＰＵ７Ａ，７Ｂとはバス６で接続されている。
クロック生成回路１Ａ，１Ｂの構成は、例えば実施の形態１のクロック生成回路１の構成を採用する。論理回路用クロックＣＬＫＡ，ＣＬＫＢは、例えば実施の形態１の論理回路用クロックＣＬＫと同様に生成される。
クロック生成回路１Ａ，１Ｂからはそれぞれカウンタ値ＫＡ，ＫＢが読み出され、周波数制御値を含む制御情報ＣＮＴｆＡ，ＣＮＴｆＢに基づいた周波数で、論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成する。
かかる構成においては、もちろん、実施の形態８と同様にして、ＣＰＵ７Ａがカウンタ値ＫＡを得て制御情報ＣＮＴｆＡを生成し、ＣＰＵ７Ｂがカウンタ値ＫＢを得て制御情報ＣＮＴｆＢを生成することができる。
しかし本実施の形態では更に、ＣＰＵ７Ｂがカウンタ値ＫＡを得て制御情報ＣＮＴｆＡを生成することができる。これにより、ＣＰＵ７Ａの処理の負荷が重く、制御情報ＣＮＴｆＡの生成を行う余裕がない場合にも、クロック生成回路１Ａに対して適切な周波数で論理回路用クロックＣＬＫＡを生成させることができる。
つまり、ＣＰＵ７Ａ，７Ｂは、それぞれクロック生成回路１Ａ，１Ｂに対して適切な周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成させることができるのみならず、それぞれクロック生成回路１Ｂ，１Ａに対して適切な周波数で論理回路用クロックＣＬＫＢ，ＣＬＫＡを生成させることができる。あるいは更に、ＣＰＵ７Ｂがクロック生成回路１Ａ，１Ｂの双方に対して、それぞれ適切な周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成させることができる。
Ｂ．アナログＰＬＬへの適用．
実施の形態１乃至実施の形態９で示された技術は、アナログＰＬＬにも適用することができる。
実施の形態１０．
図２７は本発明の実施の形態１０にかかるクロック生成技術を適用可能な構成を例示するブロック図である。図１に示された構成に対して、クロック生成回路１をクロック生成回路１０に置換し、電源制御手段３１を電源制御手段３２に置換した構成を有している。
クロック生成回路１０もクロック生成回路１と同様、基準クロックＲＣＬに基づいて論理回路用クロックＣＬＫを生成し、これを論理回路２へと出力する。クロック生成回路１０及び論理回路２は例えば同一の半導体基板上に形成されており、いずれも電源供給手段４から電源が供給されている。
電源制御手段３２も電源制御手段３１と同様に、制御信号ＣＮＴを電源供給手段４に与える。電源供給手段４や電源制御手段３２は、クロック生成回路１及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
制御信号ＣＮＴは、電源制御手段３２において、クロック生成回路１から得られるＶＣＯ制御電圧Ｖに基づいて生成される。
図２８はクロック生成回路１０の構成を例示するブロック図である。クロック生成回路１０はアナログＰＬＬ回路１０Ｐ及び分周回路１０Ｑを備えている。
アナログＰＬＬ回路１０Ｐは、公知の構成を採用することができる。例えば位相比較器１０１と、ループフィルタ１０２と、電圧制御発振器（図中でＶＣＯと記載）１０３と、分周器１０４とを含んでいる。電圧制御発振器１０３は、上述のＶＣＯ制御電圧Ｖをループフィルタ１０２から受け、これに応じた周波数のクロックＣＬＣを生成し、分周器１０４，１０Ｑに与える。分周器１０４はクロックＣＬＣを分周して分周クロックを生成し、これを位相比較器１０１に与える。位相比較器１０１は上述の分周クロックと基準クロックＲＣＬとの位相差を比較し、その結果に基づいてループフィルタがＶＣＯ制御電圧Ｖを生成して電圧制御発振器１０３へ与える。
分周回路１０Ｑは所定の分周比でクロックＣＬＣを分周することにより、論理回路用クロックＣＬＫを生成して出力する。
さて、同じ周波数のクロックＣＬＣを生成する場合でも、ＶＣＯ制御電圧Ｖは電圧制御発振器１０３を構成するデバイスの特性によって変化する。このデバイス特性は、例えば、製造ばらつきや、温度、電源電圧などの使用状況に応じて変化する。つまり、クロックＣＬＣが同じ周波数であっても、上記の使用条件により、アナログＰＬＬ回路１０Ｐが安定状態になった際のＶＣＯ制御電圧Ｖは異なる。
製造ばらつきで上記デバイスの特性が良好である程、温度が低い程、電源電圧が高い程、ＶＣＯ制御電圧Ｖは減少する。逆に上記デバイスの特性が劣る程、温度が高い程、電源電圧が低い程、ＶＣＯ制御電圧Ｖは増大する。
以上のことから、前者の場合には電源電圧を上昇させる制御を行って、動作不良に陥ることを回避できる。また後者の場合には、電源電圧を低下させる制御を行って、要求された性能を落とさずに消費電力やノイズを低減できる。
かかる利点は、デジタルＰＬＬ回路１Ｐと同様、論理回路２がクロック生成回路１０と同一の半導体基板上に形成されている場合に顕著になる。
図２９は、本発明の実施の形態１０の第１の動作を例示するフローチャートであり、アナログＰＬＬ回路１０がロックしている状態において実行される。アナログＰＬＬ回路１０がロックしているか否かは、周知の技術を用いて可能である。例えばロックの検出は位相比較器１０１の出力に基づいて行うことができる。このフローチャートは実施の形態１において図７に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。
ステップＦ０９ではＶＣＯ制御電圧Ｖが、電源制御手段３２へと読み出される（図２８参照）。そしてステップＦ０１２へと処理が進み、ＶＣＯ制御電圧Ｖが下限値よりも低いか否かが電源制御手段３２において判断される。判断結果が肯定的な場合、即ちＶＣＯ制御電圧Ｖが下限値よりも低い場合にはステップＦ０２１，Ｆ０３１の処理を経由してステップＦ０９へと処理が戻る。判断結果が否定的な場合、即ちＶＣＯ制御電圧Ｖが下限値以上の場合には処理はステップ０２１，Ｆ０３１の処理を経由することなくステップＦ０４２へと進む。
ステップＦ０４２では、ＶＣＯ制御電圧Ｖが上限値よりも高いか否かが電源制御手段３２において判断される。判断結果が肯定的な場合、即ちＶＣＯ制御電圧Ｖが上限値よりも高い場合にはステップＦ０５１，Ｆ０６１の処理を経由してステップＦ０９へと処理が戻る。判断結果が否定的な場合、即ちＶＣＯ制御電圧Ｖが上限値以下の場合には処理はステップＦ０５１，Ｆ０６１の処理を経由することなくステップＦ０９へと戻る。
以上のことから、ＶＣＯ制御電圧Ｖの大きさによって分岐して３つの処理が施されることが判る。第１の分岐はＶＣＯ制御電圧Ｖが下限値以上、上限値以下の場合であり、この場合には電源制御手段３２はＶＣＯ制御電圧Ｖの大きさに依存した処理を行わない。第２の分岐はＶＣＯ制御電圧Ｖが下限値よりも低い場合であり、電源電圧を低下させる処理が施される。第３の分岐はＶＣＯ制御電圧Ｖが上限値よりも高い場合であり、電源電圧を上昇させる処理が施される。
但し、ステップＦ０２１，Ｆ０５１において電源電圧制御値を決定する際、アナログＰＬＬ回路１０Ｐにおいて所望の周波数でロックがかかる範囲内で電源電圧制御値を決定することが望ましい。安定した周波数で論理回路用クロックＣＬＫを生成するためである。
図３０は、本発明の実施の形態１０の第２の動作を例示するフローチャートである。このフローチャートは実施の形態５において図１４に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。よって実施の形態１０の第１の動作と同様にして、ＶＣＯ制御電圧Ｖに基づいた電流制御値が用いられる。
図２９に示されたフローチャートにおいて、ステップＦ０４２，Ｆ０６１，Ｆ０３１からステップＦ０９へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ０９を実行してもよい。短時間に電源電圧を変える必要性は少ないと考えられるからである。
同様に、図３０に示されたフローチャートにおいて、ステップＦ０４２，Ｆ０６２，Ｆ０３２からステップＦ０９へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ０９を実行してもよい。短時間に電源電流を変える必要性は少ないと考えられるからである。
以上の処理により、実施の形態１、実施の形態５と同様にして、消費電力やノイズを削減でき、あるいは動作不良に陥ることを回避できる。デバイスの製造ばらつき、使用環境の変動に対して、供給される電源の電圧、電流を適切な値に制御できる。このことは更に、回路の設計時の過剰なマージンの考慮を削減することができ、ひいては高速かつ小規模で消費電力が低い回路の設計が可能となる。
なお、必ずしも定常的に電源電圧制御値や電源電流制御値を更新する必要はなく、例えばクロック生成回路１０及び論理回路２を含む半導体集積回路への動作電源の供給開始に伴って一旦決定すれば、その後は電源電圧を固定してもよい。
図３１は実施の形態１０の第３の動作を例示するフローチャートである。実施の形態１において図８で例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。
図３２は実施の形態１０の第４の動作を例示するフローチャートである。実施の形態５において図１５で例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。
図３１、図３２のいずれに示されたフローチャートにおいても、アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。
よって実施の形態１、実施の形態５において説明されたのと同様にして、上記の半導体集積回路の通電が遮断されるまで、電源電圧制御値や電源電流制御値は更新されず、電源電圧や電源電流は固定されたままとなる。
実施の形態１１．
図３３は本発明の実施の形態１１のクロック生成技術を適用可能な構成を例示するブロック図である。図２７に示された実施の形態１０における構成に対し、電源制御情報記憶手段５を付加した構成を有している。そして電源制御手段３２から得られた制御信号ＣＮＴに基づいた電圧値又は電流値で、電源供給手段４がクロック生成回路１０及び論理回路２に対して電源を供給する。
例えばクロック生成回路１０、論理回路２、電源制御手段３２、電源供給手段４、電源制御情報記憶手段５はチップ内に設けられ、制御信号ＣＮＴはチップの外部に読み出し可能である。テスト時には当該チップに対してテスタが接続され、当該テスタが制御信号ＣＮＴを読み出して記憶する。そしてチップの出荷時にテスタに記憶された制御信号ＣＮＴが電源制御情報記憶手段５に記憶される。
図３４は本実施の形態の第１の動作を例示するフローチャートであり、アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。実施の形態２において図１０に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。この後、実施の形態２において図１１に例示されたフローチャートを実行することができる。
図３５は本実施の形態の第２の動作を例示するフローチャートであり、アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。実施の形態５において図１６に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。この後、実施の形態５において図１７に例示されたフローチャートを実行することができる。
よって実施の形態１１においても実施の形態２、実施の形態５と同様、製造テスト時において半導体集積回路の適切な電源電圧や電源電流という電源パラメタを決定して、電源制御情報記憶手段５に保存しておくことにより、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適した電源パラメタで後に電源供給が可能となる。また、半導体集積回路の性能別に製品を分類することが容易となる。
実施の形態１２．
本実施の形態では、実施の形態１０，１１において電源制御手段３２が担っていた機能を、ＣＰＵ（中央演算ユニット）に担わせる。
図３６は本発明の実施の形態１２のクロック生成技術を適用可能な構成を例示するブロック図である。図１２に示された実施の形態３における構成に対し、クロック生成回路１をクロック生成回路１０で置換し、バス６とクロック生成回路１０との間にアナログデジタル変換回路３０を介在させた構成を採っている。
アナログデジタル変換回路３０はＶＣＯ制御電圧Ｖをデジタル値ＶＤに変換し、これをバス６に与える。本実施の形態においてはクロック生成回路１０は直接にバス６と接続される必要はない。
アナログデジタル変換回路３０も、ＣＰＵ７や電源供給手段４と同様、クロック生成回路１０及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
本実施の形態においても、実施の形態１０，１１と同様に図２９〜図３２に示されたフローチャートに従った動作が可能である。即ち、ステップＦ０９において読み出されたＶＣＯ制御電圧Ｖはデジタル値ＶＤとしてバス６を経由してＣＰＵ７へと与えられ、ステップＦ０２１，Ｆ０２２，Ｆ０５１、Ｆ０５２の処理はＣＰＵ７が実行する。そして制御信号ＣＮＴはＣＰＵ７からバス６を介して電源供給手段４に与えられる。
本実施の形態によれば、電源電圧制御値の決定や電源電圧制御値の決定をＣＰＵ７が実行するので、使用環境に応じてより適切な電圧値や電流値をより柔軟に決定することができる。
実施の形態１３．
図３７は本発明の実施の形態１３のクロック生成技術を適用可能な構成を例示するブロック図である。図３６に示された実施の形態１２における構成を、二組設け、バス６を共有し、基準クロックＲＣＬを共用した構成を有している。
具体的には、いずれも基準クロックＲＣＬが与えられるクロック生成回路１０Ａ，１０Ｂと、クロック生成回路１０Ａ，１０Ｂからそれぞれ論理回路用クロックＣＬＫＡ，ＣＬＫＢが与えられる論理回路２Ａ，２Ｂと、クロック生成回路１０Ａ及び論理回路２Ａに対して電源を供給する電源供給手段４Ａと、クロック生成回路１０Ｂ及び論理回路２Ｂに対して電源を供給する電源供給手段４Ｂと、ＣＰＵ７Ａ，７Ｂと、アナログデジタル変換回路３０Ａ，３０Ｂとが設けられている。アナログデジタル変換回路３０Ａ，３０Ｂと、電源供給手段４Ａ，４Ｂと、ＣＰＵ７Ａ，７Ｂとはバス６で接続されている。
クロック生成回路１０Ａ，１０Ｂの構成は、例えば実施の形態１０のクロック生成回路１０の構成を採用する。論理回路用クロックＣＬＫＡ，ＣＬＫＢは、例えば実施の形態１０の論理回路用クロックＣＬＫと同様に生成される。
クロック生成回路１０Ａ，１０ＢからはそれぞれＶＣＯ制御電圧ＶＡ，ＶＢが読み出され、これらはそれぞれアナログデジタル変換回路３０Ａ，３０Ｂによってデジタル値ＶＤＡ，ＶＤＢに変換される。そして電源供給手段４Ａ，４Ｂは制御情報ＣＮＴＡ，ＣＮＴＢに基づいた電圧値あるいは電流値で、上述の電源供給を行う。
かかる構成においては、もちろん、実施の形態１２と同様にして、ＣＰＵ７Ａがデジタル値ＶＤＡを得て制御情報ＣＮＴＡを生成し、ＣＰＵ７Ｂがデジタル値ＶＤＢを得て制御情報ＣＮＴＢを生成することができる。
しかし本実施の形態では更に、ＣＰＵ７Ｂがデジタル値ＶＤＡを得て制御情報ＣＮＴＡを生成することができる。これにより、ＣＰＵ７Ａの処理の負荷が重く、制御情報ＣＮＴＡの生成を行う余裕がない場合にも、電源供給手段４Ａに対して適切な電圧あるいは電流で電源供給を行わせることができる。
つまり、ＣＰＵ７Ａ，７Ｂは、それぞれ電源供給手段４Ａ，４Ｂに対して適切な電圧あるいは電流で電源供給を行わせることができるのみならず、それぞれ電源供給手段４Ｂ，４Ａに対して適切な電圧あるいは電流で電源供給を行わせることもできる。あるいは更に、ＣＰＵ７Ｂが電源供給手段４Ａ，４Ｂの双方に対して適切な電圧あるいは電流で電源供給を行わせることもできる。
実施の形態１４．
図３８は本発明の実施の形態１４のクロック生成技術を適用可能な構成を例示するブロック図である。実施の形態６において図１８で例示された構成においてクロック生成回路１及びクロック制御手段８１を、それぞれクロック生成回路１０及びクロック制御手段８２に置換した構成を有している。
クロック生成回路１０は、クロック制御手段８２からの制御信号ＣＮＴｆに基づいて、論理回路用クロックＣＬＫの周波数を変化させる。クロック制御手段８２は、クロック生成回路１０及び論理回路２と同一の半導体集積回路内に設けられていてもよいし、外部に設けられていてもよい。
制御信号ＣＮＴｆは、クロック制御手段８２において、クロック生成回路１０から得られるＶＣＯ制御電圧Ｖに基づいて生成される。
図３９はクロック生成回路１０の構成を例示するブロック図である。本実施の形態におけるクロック生成回路１０の構成は、実施の形態１０におけるクロック生成回路１０の構成（図２８参照）と比較して、分周器１０４、分周回路１Ｑのいずれか一方又は両方に制御信号ＣＮＴｆが入力可能な点で異なっている。その他の各部分は、実施の形態１０と同様に構成される。
図４０は、本実施の形態の動作を例示するフローチャートである。当該フローチャートは、実施の形態６の動作を例示する図２０のフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。またステップＦ０４２，Ｆ０６３，Ｆ０３３からステップＦ０９へと処理が戻る場合には所定の一定期間（例えば所定のクロックサイクル）だけ待ってからステップＦ０９を実行してもよい。短時間に周波数を変える必要性は少ないと考えられるからである。
周波数を上昇させるには、具体的には分周回路１０４の分周比を高めるか、分周回路１０Ｑの分周比を下げるか、の一方又は両方を行えばよい。周波数を低下させるには、具体的には分周回路１０４における分周比を下げるか、分周回路１０Ｑの分周比を高めるか、の一方又は両方を行えばよい。このように周波数の上昇、下降の制御は分周回路１０４，１０Ｑのいずれか一方又は両方によって実現できるので、分周回路１０４，１０Ｑのいずれか一方あるいは両方に制御信号ＣＮＴｆが入力可能となっている。分周回路１０４，１０Ｑのうち、制御信号ＣＮＴｆが入力される方は、制御信号ＣＮＴｆに応じてその分周比を変更するように構成される。
よって実施の形態６において説明されたのと同様にして、動作マージンが大きい場合には周波数を上昇させる制御を行って、要求された性能以上で論理回路２を動作させることができる。また後者のように動作マージンが小さい場合には、周波数を低下させる制御を行って、動作不良に陥ることを回避できる。
図４１は実施の形態１４の変形の動作を示すフローチャートであり、実施の形態６の変形として図２１に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。
よって実施の形態６の変形と同様にして、例えばクロック生成回路１０及び論理回路２を含む半導体集積回路に動作電源の供給開始に伴って、周波数制御値を一旦決定すれば、その後は周波数圧を固定してもよい。そして上記の半導体集積回路の通電が遮断されるまで、周波数制御値は更新されず、周波数は固定されたままとなる。
実施の形態１５．
図４２は本発明の実施の形態１５のクロック生成技術を適用可能な構成を例示するブロック図である。実施の形態１４において図３８で例示された構成に対して、クロック制御情報記憶手段９を追加した構成を有している。
実施の形態７と同様に、クロック制御情報記憶手段９に与えられた制御信号ＣＮＴｆに基づいた周波数で、クロック生成回路１０が論理回路用クロックＣＬＫを生成して論理回路２に与える。
例えばクロック生成回路１０、論理回路２、ＡＤ変換回路３０、クロック制御手段８２、クロック制御情報記憶手段９はチップ内に設けられ、制御信号ＣＮＴｆはチップの外部に読み出し可能である。テスト時には当該チップに対してテスタが接続され、当該テスタが制御信号ＣＮＴｆを読み出して記憶する。そしてチップの出荷時にテスタに記憶された制御信号ＣＮＴｆがクロック制御情報記憶手段９に記憶される。
図４３は本実施の形態の動作を例示するフローチャートである。図２３に例示されたフローチャートに対して、ステップＦ００，Ｆ０１１，Ｆ０４１をそれぞれステップＦ０９，Ｆ０１２，Ｆ０４２に置換した構成を有している。アナログＰＬＬ回路１０がロックした後にステップＦ０９が実行される。
よって実施の形態７と同様にして、半導体集積回路の製造ばらつきに依存した個体差があっても、半導体集積回路の個体それぞれに適した周波数で後にクロック生成が可能となる。また半導体集積回路の性能別に製品を分類することも容易となる。
もちろん、一旦は周波数を固定したものの、温度などの使用環境に応じて適切な周波数を得るため、実施の形態１４に示された技術を併用することが望ましく、図４２に例示された構成では、クロック制御手段８２からクロック制御情報記憶手段９へと与える経路とは別に、直接にクロック生成回路１０へと制御信号ＣＮＴｆを与える経路も示している。
実施の形態１６．
実施の形態１２と同様にして、実施の形態１４，１５においてクロック制御手段８１が担っていた機能を、ＣＰＵ（中央演算ユニット）に担わせることができる。
図４４は本発明の実施の形態１６のクロック生成技術を適用可能な構成を例示するブロック図である。図２５に示された実施の形態８における構成に対し、クロック生成回路１をクロック生成回路１０で置換し、バス６とクロック生成回路１０との間にアナログデジタル変換回路３０を介在させた構成を採っている。
アナログデジタル変換回路３０はＶＣＯ制御電圧Ｖをデジタル値ＶＤに変換し、これをバス６に与える。本実施の形態においてはクロック生成回路１０もバス６に接続される。
本実施の形態においても、実施の形態１４と同様に図４０、図４１に示されたフローチャートに従った動作が可能である。即ち、ステップＦ０９において読み出されたＶＣＯ制御電圧Ｖはデジタル値ＶＤとしてバス６を経由してＣＰＵ７へと与えられ、ステップＦ０２３，Ｆ０５３の処理はＣＰＵ７が実行する。そして制御信号ＣＮＴｆはＣＰＵ７からバス６を介してクロック生成回路１０に与えられる。
本実施の形態によれば、実施の形態８と同様に、周波数制御値の決定をＣＰＵ７が実行するので、使用環境に応じてより適切な周波数をより柔軟に決定することができる。
実施の形態１７．
図４５は本発明の実施の形態１７のクロック生成技術を適用可能な構成を例示するブロック図である。図４４に示された実施の形態１２における構成を、二組設け、バス６を共有し、基準クロックＲＣＬを共用した構成を有している。
具体的には、いずれも基準クロックＲＣＬが与えられるクロック生成回路１０Ａ，１０Ｂと、クロック生成回路１０Ａ，１０Ｂからそれぞれ論理回路用クロックＣＬＫＡ，ＣＬＫＢが与えられる論理回路２Ａ，２Ｂと、ＣＰＵ７Ａ，７Ｂと、アナログデジタル変換回路３０Ａ，３０Ｂとが設けられている。クロック生成回路１０Ａ，１０Ｂ、アナログデジタル変換回路３０Ａ，３０Ｂと、電源供給手段４Ａ，４Ｂと、ＣＰＵ７Ａ，７Ｂとはバス６で接続されている。
クロック生成回路１０Ａ，１０Ｂの構成は、例えば実施の形態１０のクロック生成回路１０の構成を採用する。論理回路用クロックＣＬＫＡ，ＣＬＫＢは、例えば実施の形態１０の論理回路用クロックＣＬＫと同様に生成される。
クロック生成回路１０Ａ，１０ＢからはそれぞれＶＣＯ制御電圧ＶＡ，ＶＢが読み出され、これらはそれぞれアナログデジタル変換回路３０Ａ，３０Ｂによってデジタル値ＶＤＡ，ＶＤＢに変換される。そしてクロック生成回路１０Ａ，１０Ｂは制御情報ＣＮＴｆＡ，ＣＮＴｆＢに基づいた周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢをそれぞれ生成する。
よって実施の形態９と同様にして、ＣＰＵ７Ａの処理の負荷が重く、制御情報ＣＮＴＡの生成を行う余裕がない場合にも、クロック生成回路１０Ａ，１０Ｂに対して適切な周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成させることができる。またＣＰＵ７Ａ，７Ｂは、クロック生成回路１０Ａ，１０Ｂに対して適切な周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成させることができるのみならず、それぞれクロック生成回路１０Ｂ，１０Ａに対して適切な周波数で論理回路用クロックＣＬＫＢ，ＣＬＫＡを生成させることもできる。あるいは更に、ＣＰＵ７Ｂがクロック生成回路１０Ａ，１０Ｂの双方に対して、適切な周波数で論理回路用クロックＣＬＫＡ，ＣＬＫＢを生成させることができる。
実施の形態１乃至実施の形態５及び実施の形態１０乃至１３のクロック生成システムにおいて、論理回路２は論理回路用クロックＣＬＫを受けるものである。よって本発明のクロック生成システムは、論理回路２を必須の構成要素としないと把握することができる。そしてクロック生成システムと論理回路２とを含めて半導体集積回路として構成することもできる。そして当該半導体集積回路では、上記クロック生成システムの電源供給手段４から電源が供給され、クロック生成回路１，１０から得られる論理回路用クロックＣＬＫに同期して動作する。これにより、半導体集積回路内で多くの電力を消費する論理回路の低消費電力化の為に、論理回路の動作電源電圧や動作電源電流を下げる。
本発明の実施の形態１にかかる構成を例示するブロック図である。 クロック生成回路１の構成を例示するブロック図である。 逓倍回路１１の構成を例示するブロック図である。 ４倍の逓倍比で逓倍する場合を示すタイミングチャートである。 位相同期回路１２の構成を例示するブロック図である。 クロックの同期を示すタイミングチャートである。 本発明の実施の形態１の動作を例示するフローチャートである。 本発明の実施の形態１の変形の動作を例示するフローチャートである。 本発明の実施の形態２にかかる構成を例示するブロック図である。 本発明の実施の形態２の動作を例示するフローチャートである。 記憶された電源電圧制御値を用いて電源供給を行うフローチャートである。 本発明の実施の形態３にかかる構成を例示するブロック図である。 本発明の実施の形態４にかかる構成を例示するブロック図である。 本発明の実施の形態５の第１の動作を例示するフローチャートである。 本発明の実施の形態５の第１の動作の変形を例示するフローチャートである。 本発明の実施の形態５の第２の動作を例示するフローチャートである。 本実施の実施の形態５の第２の動作を例示するフローチャートである。 本発明の実施の形態６にかかる構成を例示するブロック図である。 クロック生成回路１の構成を例示するブロック図である。 本発明の実施の形態６の動作を例示するフローチャートである。 本発明の実施の形態６の変形の動作を例示するフローチャートである。 本発明の実施の形態７にかかる構成を例示するブロック図である。 本発明の実施の形態７の動作を例示するフローチャートである。 記憶された周波数制御値を用いて電源供給を行うフローチャートである。 本発明の実施の形態８にかかる構成を例示するブロック図である。 本発明の実施の形態９にかかる構成を例示するブロック図である。 本発明の実施の形態１０にかかる構成を例示するブロック図である。 クロック生成回路１０の構成を例示するブロック図である。 本発明の実施の形態１０の第１の動作を例示するフローチャートである。 本発明の実施の形態１０の第２の動作を例示するフローチャートである。 実施の形態１０の第３の動作を例示するフローチャートである。 実施の形態１０の第４の動作を例示するフローチャートである。 本発明の実施の形態１１にかかる構成を例示するブロック図である。 本発明の実施の形態１１の第１の動作を例示するフローチャートである。 本発明の実施の形態１１の第２の動作を例示するフローチャートである。 本発明の実施の形態１２にかかる構成を例示するブロック図である。 本発明の実施の形態１３にかかる構成を例示するブロック図である。 本発明の実施の形態１４にかかる構成を例示するブロック図である。 クロック生成回路１０の構成を例示するブロック図である。 本発明の実施の形態１４の動作を例示するフローチャートである。 実施の形態１４の変形の動作を示すフローチャートである。 本発明の実施の形態１５にかかる構成を例示するブロック図である。 本発明の実施の形態１５の動作を例示するフローチャートである。 本発明の実施の形態１６の構成を例示するブロック図である。 本発明の実施の形態１７の構成を例示するブロック図である。
符号の説明
１，１Ａ，１Ｂ，１０，１０Ａ，１０Ｂ クロック生成回路、１Ｐ デジタルＰＬＬ回路、１Ｑ，１０Ｑ 分周回路、４，４Ａ，４Ｂ 電源供給手段、５ 電源制御情報記憶手段、６ バス、７，７Ａ，７Ｂ ＣＰＵ、１１ 逓倍回路、３１，３２ 電源制御手段、８１ クロック制御手段、９１ クロック制御情報記憶手段、１０１ 位相比較器、１０２ ループフィルタ、１０３ 電圧制御発振器、１１０ 遅延回路、１１３ デジタルカウンタ、１１５ 制御部、１１８ 論理ゲート、ＣＬＫ 論理回路用クロック、Ｋ カウンタ値、ＲＣＬ 基準クロック。

Claims (21)

  1. デジタル値に基づいて遅延量が制御される遅延素子と、
    前記遅延素子の出力に対して論理演算を行う論理ゲートと
    を有し、前記論理ゲートから出力クロック信号を出力するリングオシレータと、
    前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する制御回路と
    を含む逓倍回路と、
    前記逓倍回路の動作電源を供給する電源供給手段と
    を備え、
    前記デジタル値に基づいて前記動作電源のパラメタが制御されるクロック生成システム。
  2. 前記動作電源のパラメタとして、前記動作電源の電圧が採用され、
    前記電源供給手段は、前記デジタル値が所定の上限値を上回る場合に前記動作電源の前記電圧を低下させ、
    前記電源供給手段は、前記デジタル値が所定の下限値を下回る場合に前記動作電源の前記電圧を上昇させる、請求項１記載のクロック生成システム。
  3. 前記動作電源のパラメタとして、前記動作電源の電流が採用され、
    前記電源供給手段は、前記デジタル値が所定の上限値を上回る場合に前記動作電源の前記電流を減少させ、
    前記電源供給手段は、前記デジタル値が所定の下限値を下回る場合に前記動作電源の前記電流を増大させる、請求項１記載のクロック生成システム。
  4. 前記パラメタを格納する記憶手段を更に備える、請求項１乃至請求項３のいずれか一つに記載のクロック生成システム。
  5. 前記デジタル値に基づいて前記動作電源のパラメタを制御するＣＰＵを更に備える、請求項１乃至３のいずれか一つに記載のクロック生成システム。
  6. 前記逓倍回路、前記電源供給手段、前記ＣＰＵはそれぞれ複数設けられ、
    複数の前記ＣＰＵと複数の前記逓倍回路と前記電源供給手段を相互に接続するバスを更に備える、請求項５記載のクロック生成システム。
  7. デジタル値に基づいて遅延量が制御される遅延素子と、
    前記遅延素子の出力に対して論理演算を行う論理ゲートと
    を有し、前記論理ゲートから出力クロック信号を出力するリングオシレータと、
    前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する制御回路と
    を備え、
    前記デジタル値に基づいて前記出力クロックの周波数が制御されるクロック生成システム。
  8. 前記デジタル値に基づいて制御された前記出力クロックの周波数を格納する記憶手段
    を更に備える、請求項７記載のクロック生成システム。
  9. 前記デジタル値に基づいて前記出力クロックの周波数を制御するＣＰＵ
    を更に備える請求項７記載のクロック生成システム。
  10. 前記逓倍回路、前記ＣＰＵはそれぞれ複数設けられ、
    複数の前記ＣＰＵと複数の前記逓倍回路とを相互に接続するバスを更に備える、請求項９記載のクロック生成システム。
  11. デジタル値に基づいて遅延量が制御される遅延素子と、
    前記遅延素子の出力に対して論理演算を行う論理ゲートと
    を有し、前記論理ゲートから出力クロック信号を出力するリングオシレータと、
    前記遅延素子の出力と基準クロック信号との位相差に基づいて、前記論理ゲートの動作及び前記デジタル値を制御する制御回路と
    を含む逓倍回路と、
    前記出力クロックを分周する分周回路と
    を備え、
    前記デジタル値に基づいて前記分周回路の分周比及び前記逓倍回路の逓倍比のいずれか一方又は両方が制御されるクロック生成システム。
  12. 制御電圧に基づいて発振周波数が制御される電圧制御発振器と、
    前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する位相比較器と、
    前記位相比較器の出力に基づいて前記制御電圧を出力するループフィルタと、
    を含むクロック生成回路と、
    前記クロック生成回路の動作電源を供給する電源供給手段と、
    を備え、
    前記制御電圧値に基づいて前記動作電源のパラメタが制御されるクロック生成システム。
  13. 前記動作電源のパラメタを格納する記憶手段
    を更に備える、請求項１２記載のクロック生成システム。
  14. 前記制御電圧に基づいて前記動作電源のパラメタを制御するＣＰＵ
    を更に備える、請求項１２記載のクロック生成システム。
  15. 前記クロック生成回路、前記電源供給手段、前記ＣＰＵはそれぞれ複数設けられ、
    複数の前記ＣＰＵと複数の前記クロック生成回路と前記電源供給手段を相互に接続するバスを更に備える、請求項１４記載のクロック生成システム。
  16. 制御電圧に基づいて発振周波数が制御される電圧制御発振器と、
    前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する位相比較器と、
    前記位相比較器の出力に基づいて前記制御電圧を出力するループフィルタと
    を含むクロック生成回路
    を備え、
    前記制御電圧に基づいて周波数が制御される出力クロックを生成するクロック生成システム。
  17. 前記制御電圧に基づいて得られ、前記出力クロックの前記周波数を制御する周波数制御信号を格納する記憶手段
    を更に備える請求項１６記載のクロック生成システム。
  18. 前記制御電圧に基づいて前記出力クロックの前記周波数を制御するＣＰＵ
    を更に備える請求項１６記載のクロック生成システム。
  19. 前記クロック生成回路、前記ＣＰＵはそれぞれ複数設けられ、
    複数の前記ＣＰＵと複数の前記クロック生成回路とを相互に接続するバスを更に備える、請求項１８記載のクロック生成システム。
  20. 制御電圧に基づいて発振周波数が制御される電圧制御発振器と、
    前記電圧制御発振器の出力を分周して得られる分周クロックと基準クロック信号との位相を比較する位相比較器と、
    前記位相比較器の出力に基づいて前記制御電圧を出力するループフィルタと、
    を含むアナログＰＬＬ回路と、
    前記電圧制御発振器の出力を分周する分周回路と
    を備え、
    前記制御電圧に基づいて前記分周回路の分周比及び前記アナログＰＬＬ回路における分周比のいずれか一方又は両方が制御されるクロック生成システム。
  21. 請求項１乃至請求項６及び請求項１２乃至請求項１５のいずれか一つに記載のクロック生成システムと、
    前記電源供給手段から動作電源が供給され、前記出力クロックに同期して動作する論理回路と
    を備える半導体集積回路。
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