JP2002353809A - クロック発生回路 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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-
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Abstract
(57)【要約】
【課題】 製造パラメータがばらついても、センター周
波数で発振して再生クロック信号を生成するクロック発
生回路を実現する。 【解決手段】 第１の位相ロックループ（Ｌ１１）の位
相差に応じた信号を第１の発振回路（Ｏ１１）に対する
動作電源電圧として電源供給線（ＰＳ）に供給し、この
電源供給線上の電位を、第２の位相ロックループの発振
回路（Ｏ２１）の動作電源電圧として供給する。第２の
位相ロックループを用いて入力クロック信号に位相同期
したクロック信号を生成する。
波数で発振して再生クロック信号を生成するクロック発
生回路を実現する。 【解決手段】 第１の位相ロックループ（Ｌ１１）の位
相差に応じた信号を第１の発振回路（Ｏ１１）に対する
動作電源電圧として電源供給線（ＰＳ）に供給し、この
電源供給線上の電位を、第２の位相ロックループの発振
回路（Ｏ２１）の動作電源電圧として供給する。第２の
位相ロックループを用いて入力クロック信号に位相同期
したクロック信号を生成する。
Description
【０００１】
【発明の属する技術分野】この発明はクロック発生回路
に関し、特に、基準クロック信号に位相同期した内部ク
ロック信号を発生するクロック同期回路に関する。
に関し、特に、基準クロック信号に位相同期した内部ク
ロック信号を発生するクロック同期回路に関する。
【０００２】
【従来の技術】図１８は、従来のクロック発生回路の構
成の一例を示す図である。この図１８においては、リン
グオシレータ型電圧制御発振回路を含む位相同期回路
（ＰＬＬ）の構成が一例として示される。
成の一例を示す図である。この図１８においては、リン
グオシレータ型電圧制御発振回路を含む位相同期回路
（ＰＬＬ）の構成が一例として示される。
【０００３】図１８において、クロック発生回路は、一
定の周期を有する基準クロック信号Ｃと再生クロック信
号ＣＯとの位相を比較し、該位相差に応じた信号を出力
する位相比較回路ＰＨと、この位相比較回路ＰＨの出力
する位相差検出信号に従ってチャージポンプ動作を行な
って制御電圧を生成するチャージポンプ回路およびこの
チャージポンプ回路の出力する制御電圧の高周波成分を
除去するローパスフィルタとを含むチャージポンプ／ロ
ーパスフィルタＣＰＬＰと、このチャージポンプ／ロー
パスフィルタＣＰＬＰの出力する制御電圧に従ってバイ
アス電圧Ｖ１およびＶ２を生成するバイアス制御回路Ｂ
Ｋと、このバイアス制御回路ＢＫからのバイアス電圧Ｖ
１およびＶ２に従って発振周波数が制御される電圧制御
発振回路Ｏを含む。
定の周期を有する基準クロック信号Ｃと再生クロック信
号ＣＯとの位相を比較し、該位相差に応じた信号を出力
する位相比較回路ＰＨと、この位相比較回路ＰＨの出力
する位相差検出信号に従ってチャージポンプ動作を行な
って制御電圧を生成するチャージポンプ回路およびこの
チャージポンプ回路の出力する制御電圧の高周波成分を
除去するローパスフィルタとを含むチャージポンプ／ロ
ーパスフィルタＣＰＬＰと、このチャージポンプ／ロー
パスフィルタＣＰＬＰの出力する制御電圧に従ってバイ
アス電圧Ｖ１およびＶ２を生成するバイアス制御回路Ｂ
Ｋと、このバイアス制御回路ＢＫからのバイアス電圧Ｖ
１およびＶ２に従って発振周波数が制御される電圧制御
発振回路Ｏを含む。
【０００４】位相比較回路ＰＨは、基準クロック信号Ｃ
と再生クロック信号ＣＯとの位相を比較し、その位相差
に応じて、再生クロック信号ＣＯの周波数を高くするた
めのアップ信号とまたは再生クロック信号ＣＯの周波数
を低くするためのダウン信号を生成する。
と再生クロック信号ＣＯとの位相を比較し、その位相差
に応じて、再生クロック信号ＣＯの周波数を高くするた
めのアップ信号とまたは再生クロック信号ＣＯの周波数
を低くするためのダウン信号を生成する。
【０００５】チャージポンプ／ローパスフィルタＣＰＬ
Ｐにおいては、チャージポンプ回路が、この位相比較回
路ＰＨからのアップ信号およびダウン信号に従って充放
電動作を行ない、ローパスフィルタ回路が、このチャー
ジポンプ回路の充放電電流による充電電位の積分動作を
行なって制御電圧を生成する。このローパスフィルタ
は、また、通常、ループフィルタと呼ばれる。
Ｐにおいては、チャージポンプ回路が、この位相比較回
路ＰＨからのアップ信号およびダウン信号に従って充放
電動作を行ない、ローパスフィルタ回路が、このチャー
ジポンプ回路の充放電電流による充電電位の積分動作を
行なって制御電圧を生成する。このローパスフィルタ
は、また、通常、ループフィルタと呼ばれる。
【０００６】バイアス制御回路ＢＫは、このチャージポ
ンプ／ローパスフィルタＣＰＬＰからの制御電圧を受け
て、発振回路Ｏの発振周波数を調整するバイアス電圧Ｖ
１およびＶ２を生成する。
ンプ／ローパスフィルタＣＰＬＰからの制御電圧を受け
て、発振回路Ｏの発振周波数を調整するバイアス電圧Ｖ
１およびＶ２を生成する。
【０００７】発振回路Ｏは、リング状に接続される奇数
段の遅延セルＤ１−Ｄｎを含む。これらの遅延セルＤ１
−Ｄｎにおいて、順次前段の遅延セルのセル信号が次段
の遅延セルに伝達され、最終段の遅延セルＤｎの出力す
る再生クロック信号ＣＯが、初段の遅延セルＤ１へフィ
ードバックされる。これらの遅延セルＤ１−Ｄｎは、同
一構成を有し、図１８においては、最終段の遅延セルＤ
ｎの構成要素に対し参照番号を付す。
段の遅延セルＤ１−Ｄｎを含む。これらの遅延セルＤ１
−Ｄｎにおいて、順次前段の遅延セルのセル信号が次段
の遅延セルに伝達され、最終段の遅延セルＤｎの出力す
る再生クロック信号ＣＯが、初段の遅延セルＤ１へフィ
ードバックされる。これらの遅延セルＤ１−Ｄｎは、同
一構成を有し、図１８においては、最終段の遅延セルＤ
ｎの構成要素に対し参照番号を付す。
【０００８】遅延セルＤｎは、バイアス電圧Ｖ１に従っ
てその駆動電流が調整される電流源トランジスタＭＣ１
と、この電流源トランジスタＭＣ１と出力ノードの間に
接続され、そのゲートに前段の遅延セルの出力信号を受
けるＰチャネルの絶縁ゲート型電界効果トランジスタ
（以下、ＭＯＳトランジスタと称す）Ｍ５と、出力ノー
ドに結合され、そのゲートに前段の遅延セルの出力信号
を受けるＮチャネルＭＯＳトランジスタＭ６と、ＭＯＳ
トランジスタＭ６と接地ノードの間に接続されかつその
ゲートにバイアス電圧Ｖ２を受ける電流源トランジスタ
ＭＣ２を含む。
てその駆動電流が調整される電流源トランジスタＭＣ１
と、この電流源トランジスタＭＣ１と出力ノードの間に
接続され、そのゲートに前段の遅延セルの出力信号を受
けるＰチャネルの絶縁ゲート型電界効果トランジスタ
（以下、ＭＯＳトランジスタと称す）Ｍ５と、出力ノー
ドに結合され、そのゲートに前段の遅延セルの出力信号
を受けるＮチャネルＭＯＳトランジスタＭ６と、ＭＯＳ
トランジスタＭ６と接地ノードの間に接続されかつその
ゲートにバイアス電圧Ｖ２を受ける電流源トランジスタ
ＭＣ２を含む。
【０００９】電流源トランジスタＭＣ１はＰチャネルＭ
ＯＳトランジスタで構成され、電流源トランジスタＭＣ
２は、ＮチャネルＭＯＳトランジスタで構成される。遅
延セルＤ１−Ｄｎの各々は、電流源トランジスタＭＣ１
およびＭＣ２により駆動電流が設定されるＣＭＯＳイン
バータである。
ＯＳトランジスタで構成され、電流源トランジスタＭＣ
２は、ＮチャネルＭＯＳトランジスタで構成される。遅
延セルＤ１−Ｄｎの各々は、電流源トランジスタＭＣ１
およびＭＣ２により駆動電流が設定されるＣＭＯＳイン
バータである。
【００１０】バイアス電圧Ｖ１の電圧レベルが上昇し、
またバイアス電圧Ｖ２の電圧レベルが低下すると、電流
源トランジスタＭＣ１およびＭＣ２のコンダクタンスが
低下し、その駆動電流量が低減される。したがって、遅
延セルＤ１−Ｄｎの動作速度が低下し、この発振回路Ｏ
の発振周期が長くなり、応じて発振周波数が低下する。
またバイアス電圧Ｖ２の電圧レベルが低下すると、電流
源トランジスタＭＣ１およびＭＣ２のコンダクタンスが
低下し、その駆動電流量が低減される。したがって、遅
延セルＤ１−Ｄｎの動作速度が低下し、この発振回路Ｏ
の発振周期が長くなり、応じて発振周波数が低下する。
【００１１】一方、バイアス電圧Ｖ１の電圧レベルが低
下し、かつバイアス電圧Ｖ２の電圧レベルが上昇する
と、電流源トランジスタＭＣ１およびＭＣ２のコンダク
タンスが増加し、その駆動電流量が増大する。したがっ
て、遅延セルＤ１−Ｄｎは、それぞれ、動作電流が増加
して動作速度が速くなり、発振回路Ｏの発振周期が短く
なり、応じて再生クロック信号ＣＯの周波数が高くな
る。
下し、かつバイアス電圧Ｖ２の電圧レベルが上昇する
と、電流源トランジスタＭＣ１およびＭＣ２のコンダク
タンスが増加し、その駆動電流量が増大する。したがっ
て、遅延セルＤ１−Ｄｎは、それぞれ、動作電流が増加
して動作速度が速くなり、発振回路Ｏの発振周期が短く
なり、応じて再生クロック信号ＣＯの周波数が高くな
る。
【００１２】基準クロック信号Ｃと再生クロック信号Ｃ
Ｏの位相差に応じて、発振回路Ｏの発振周期をバイアス
電圧Ｖ１およびＶ２により調整することにより、基準ク
ロック信号Ｃと再生クロック信号ＣＯとの位相を同期さ
せ、基準クロック信号Ｃに対して周波数追尾した再生ク
ロック信号ＣＯを生成する。
Ｏの位相差に応じて、発振回路Ｏの発振周期をバイアス
電圧Ｖ１およびＶ２により調整することにより、基準ク
ロック信号Ｃと再生クロック信号ＣＯとの位相を同期さ
せ、基準クロック信号Ｃに対して周波数追尾した再生ク
ロック信号ＣＯを生成する。
【００１３】図１９は、この図１８に示すバイアス制御
回路ＢＫの構成の一例を示す図である。図１９におい
て、バイアス制御回路ＢＫは、ノードＡＮと接地ノード
の間に接続されかつそのゲートに制御電圧ＶＣを受ける
ＮチャネルＭＯＳトランジスタＭ１と、電源ノードとノ
ードＡＮの間に接続されかつそのゲートがノードＡＮに
接続されるＰチャネルＭＯＳトランジスタＭ２と、電源
ノードとノードＢＮの間に接続されかつそのゲートがノ
ードＡＮに接続されるＰチャネルＭＯＳトランジスタＭ
３と、ノードＢＮと接地ノードの間に接続されかつその
ゲートがノードＢＮに接続されるＮチャネルＭＯＳトラ
ンジスタＭ４を含む。
回路ＢＫの構成の一例を示す図である。図１９におい
て、バイアス制御回路ＢＫは、ノードＡＮと接地ノード
の間に接続されかつそのゲートに制御電圧ＶＣを受ける
ＮチャネルＭＯＳトランジスタＭ１と、電源ノードとノ
ードＡＮの間に接続されかつそのゲートがノードＡＮに
接続されるＰチャネルＭＯＳトランジスタＭ２と、電源
ノードとノードＢＮの間に接続されかつそのゲートがノ
ードＡＮに接続されるＰチャネルＭＯＳトランジスタＭ
３と、ノードＢＮと接地ノードの間に接続されかつその
ゲートがノードＢＮに接続されるＮチャネルＭＯＳトラ
ンジスタＭ４を含む。
【００１４】ＭＯＳトランジスタＭ２およびＭ３がカレ
ントミラー回路を構成し、ＭＯＳトランジスタＭ３に
は、ＭＯＳトランジスタＭ２を流れる電流のミラー電流
が流れる。すなわち、これらのＭＯＳトランジスタＭ２
およびＭ３のサイズ（チャネル幅とチャネル長の比）が
同じ場合には、これらのＭＯＳトランジスタＭ２および
Ｍ３には同じ大きさの電流が流れる。
ントミラー回路を構成し、ＭＯＳトランジスタＭ３に
は、ＭＯＳトランジスタＭ２を流れる電流のミラー電流
が流れる。すなわち、これらのＭＯＳトランジスタＭ２
およびＭ３のサイズ（チャネル幅とチャネル長の比）が
同じ場合には、これらのＭＯＳトランジスタＭ２および
Ｍ３には同じ大きさの電流が流れる。
【００１５】制御電圧ＶＣは、図１８に示すチャージポ
ンプ／ローパスフィルタＣＰＬＰから与えられる。
ンプ／ローパスフィルタＣＰＬＰから与えられる。
【００１６】制御電圧ＶＣの電圧レベルが上昇すると、
ＭＯＳトランジスタＭ１のコンダクタンスが大きくな
り、このＭＯＳトランジスタＭ１を流れる電流が多くな
る。このＭＯＳトランジスタＭ１へは、ＭＯＳトランジ
スタＭ２から電流が供給され、このＭＯＳトランジスタ
Ｍ２を介して流れる電流量が増大し、応じてＭＯＳトラ
ンジスタＭ３を介して流れる電流が増大する。ＭＯＳト
ランジスタＭ２は、そのゲートおよびドレインが接続さ
れており、かつ供給電流が多くなるため、ノードＡＮの
電圧レベルが低下する。一方、ＭＯＳトランジスタＭ４
は、ゲートおよびドレインがノードＢＮに接続されてお
り、このＭＯＳトランジスタＭ３から供給される電流を
放電する必要があり、このノードＢＮの電圧レベルが上
昇する。
ＭＯＳトランジスタＭ１のコンダクタンスが大きくな
り、このＭＯＳトランジスタＭ１を流れる電流が多くな
る。このＭＯＳトランジスタＭ１へは、ＭＯＳトランジ
スタＭ２から電流が供給され、このＭＯＳトランジスタ
Ｍ２を介して流れる電流量が増大し、応じてＭＯＳトラ
ンジスタＭ３を介して流れる電流が増大する。ＭＯＳト
ランジスタＭ２は、そのゲートおよびドレインが接続さ
れており、かつ供給電流が多くなるため、ノードＡＮの
電圧レベルが低下する。一方、ＭＯＳトランジスタＭ４
は、ゲートおよびドレインがノードＢＮに接続されてお
り、このＭＯＳトランジスタＭ３から供給される電流を
放電する必要があり、このノードＢＮの電圧レベルが上
昇する。
【００１７】すなわち、制御電圧ＶＣが上昇した場合に
は、バイアス電圧Ｖ１の電圧レベルが低下し、逆に、バ
イアス電圧Ｖ２の電圧レベルが上昇する。これらのバイ
アス電圧Ｖ１およびＶ２は、それぞれ電流源トランジス
タＭＣ１およびＭＣ２のゲートへ与えられる。したがっ
て、この発振回路Ｏにおいて、遅延セルＤ１−Ｄｎの動
作電流が増大し、その動作速度が上昇するため、この発
振回路Ｏの発振周期が短くなり、再生クロック信号ＣＯ
の周波数が上昇する。
は、バイアス電圧Ｖ１の電圧レベルが低下し、逆に、バ
イアス電圧Ｖ２の電圧レベルが上昇する。これらのバイ
アス電圧Ｖ１およびＶ２は、それぞれ電流源トランジス
タＭＣ１およびＭＣ２のゲートへ与えられる。したがっ
て、この発振回路Ｏにおいて、遅延セルＤ１−Ｄｎの動
作電流が増大し、その動作速度が上昇するため、この発
振回路Ｏの発振周期が短くなり、再生クロック信号ＣＯ
の周波数が上昇する。
【００１８】一方、制御電圧ＶＣの電圧レベルが低下す
ると、ＭＯＳトランジスタＭ１のコンダクタンスが小さ
くなり、その駆動電流が低下する。応じて、ＭＯＳトラ
ンジスタＭ２の供給電流量も低下し、ＭＯＳトランジス
タＭ２のゲート−ソース間電圧が小さくなり、ノードＡ
Ｎの電圧レベルが上昇する。また、カレントミラー動作
により、ＭＯＳトランジスタＭ３を介して供給される電
流量が低下し、ＭＯＳトランジスタＭ４のゲート−ソー
ス間電圧が低下し、ノードＢＮの電圧レベルも低下す
る。したがって、バイアス電圧Ｖ１の電圧レベルが上昇
し、バイアス制御電圧Ｖ２の電圧レベルが低下する。応
じて、図１８に示す発振回路Ｏにおいて、遅延セルＤ１
−Ｄｎの動作電流が低減され、その動作速度が遅くな
り、遅延セルＤ１−Ｄｎの遅延時間が長くなる。したが
って、発振回路Ｏの発振周期が長くなりこの再生クロッ
ク信号ＣＯの周波数が低くなる。
ると、ＭＯＳトランジスタＭ１のコンダクタンスが小さ
くなり、その駆動電流が低下する。応じて、ＭＯＳトラ
ンジスタＭ２の供給電流量も低下し、ＭＯＳトランジス
タＭ２のゲート−ソース間電圧が小さくなり、ノードＡ
Ｎの電圧レベルが上昇する。また、カレントミラー動作
により、ＭＯＳトランジスタＭ３を介して供給される電
流量が低下し、ＭＯＳトランジスタＭ４のゲート−ソー
ス間電圧が低下し、ノードＢＮの電圧レベルも低下す
る。したがって、バイアス電圧Ｖ１の電圧レベルが上昇
し、バイアス制御電圧Ｖ２の電圧レベルが低下する。応
じて、図１８に示す発振回路Ｏにおいて、遅延セルＤ１
−Ｄｎの動作電流が低減され、その動作速度が遅くな
り、遅延セルＤ１−Ｄｎの遅延時間が長くなる。したが
って、発振回路Ｏの発振周期が長くなりこの再生クロッ
ク信号ＣＯの周波数が低くなる。
【００１９】位相比較回路ＰＨにおいて、基準クロック
信号Ｃに対する再生クロック信号ＣＯの位相の進み／遅
れに応じて、アップ信号およびダウン信号を生成し、こ
のアップ／ダウン信号に従ってチャージポンプ／ローパ
スフィルタＣＰＬＰで制御電圧ＶＣを生成することによ
り、再生クロック信号ＣＯの周波数および位相が調整さ
れ、基準クロック信号Ｃに位相同期した再生クロック信
号ＣＯが生成される。
信号Ｃに対する再生クロック信号ＣＯの位相の進み／遅
れに応じて、アップ信号およびダウン信号を生成し、こ
のアップ／ダウン信号に従ってチャージポンプ／ローパ
スフィルタＣＰＬＰで制御電圧ＶＣを生成することによ
り、再生クロック信号ＣＯの周波数および位相が調整さ
れ、基準クロック信号Ｃに位相同期した再生クロック信
号ＣＯが生成される。
【００２０】
【発明が解決しようとする課題】図２０は、制御電圧Ｖ
Ｃと再生クロック信号の周波数との関係を示す図であ
る。図２０に示すように、制御電圧ＶＣが上昇すると、
発振回路の発振周波数ＦＢが上昇する。このクロック発
生回路が安定に発振動作をする周波数範囲を、「周波数
レンジ」と称し、電圧制御発振回路Ｏが動作する制御電
圧の範囲を「電圧レンジ」と称す。
Ｃと再生クロック信号の周波数との関係を示す図であ
る。図２０に示すように、制御電圧ＶＣが上昇すると、
発振回路の発振周波数ＦＢが上昇する。このクロック発
生回路が安定に発振動作をする周波数範囲を、「周波数
レンジ」と称し、電圧制御発振回路Ｏが動作する制御電
圧の範囲を「電圧レンジ」と称す。
【００２１】この位相同期ループが、安定に動作するた
めには、この周波数レンジの中央値（センター周波数）
と電圧レンジの中央値とが一致するのが好ましい。これ
により、センター周波数に関して、制御電圧ＶＣの増減
により、電圧制御発振回路Ｏの発振周波数を増減するこ
とができ、基準クロック信号Ｃの周波数が、このセンタ
ー周波数からずれている場合においても、高速かつ安定
に、位相ロックした再生クロック信号ＣＯを生成するこ
とができる。通常、このセンター周波数ｆｃｍと電圧レ
ンジの中央値ＶＣｍとが一致するように設計される。し
かしながら、製造工程におけるトランジスタパラメータ
のバラツキなどにより、設計値と製造後の実際の値がず
れることが多く、このずれを補正する必要がある。
めには、この周波数レンジの中央値（センター周波数）
と電圧レンジの中央値とが一致するのが好ましい。これ
により、センター周波数に関して、制御電圧ＶＣの増減
により、電圧制御発振回路Ｏの発振周波数を増減するこ
とができ、基準クロック信号Ｃの周波数が、このセンタ
ー周波数からずれている場合においても、高速かつ安定
に、位相ロックした再生クロック信号ＣＯを生成するこ
とができる。通常、このセンター周波数ｆｃｍと電圧レ
ンジの中央値ＶＣｍとが一致するように設計される。し
かしながら、製造工程におけるトランジスタパラメータ
のバラツキなどにより、設計値と製造後の実際の値がず
れることが多く、このずれを補正する必要がある。
【００２２】図２１は、図１８に示す電圧制御発振回路
Ｏの特性変化を示す図である。この電圧制御発振回路
は、設計値として、センター周波数に対し、電圧ＶＣｍ
が制御電圧の中央値として設定される。この場合、典型
的な電圧制御発振回路（ＶＣＯ）の特性が得られ、制御
電圧ＶＣに従って、ほぼ周波数レンジにおいて周波数が
線形的に変化する。
Ｏの特性変化を示す図である。この電圧制御発振回路
は、設計値として、センター周波数に対し、電圧ＶＣｍ
が制御電圧の中央値として設定される。この場合、典型
的な電圧制御発振回路（ＶＣＯ）の特性が得られ、制御
電圧ＶＣに従って、ほぼ周波数レンジにおいて周波数が
線形的に変化する。
【００２３】一方、製造工程におけるトランジスタパラ
メータ等のバラツキに起因して、この電圧制御発振回路
Ｏの動作速度が速くなった場合、設計時におけるセンタ
ー周波数は、制御電圧ＶＣａにより与えられる。すなわ
ち、この製造工程におけるトランジスタパラメータのバ
ラツキに起因して電圧制御発振回路の動作速度が速くな
った場合、そのＶＣＯ特性が、図２１の左方向にずれ、
センター周波数の位置がずれる。
メータ等のバラツキに起因して、この電圧制御発振回路
Ｏの動作速度が速くなった場合、設計時におけるセンタ
ー周波数は、制御電圧ＶＣａにより与えられる。すなわ
ち、この製造工程におけるトランジスタパラメータのバ
ラツキに起因して電圧制御発振回路の動作速度が速くな
った場合、そのＶＣＯ特性が、図２１の左方向にずれ、
センター周波数の位置がずれる。
【００２４】逆に、製造工程時のトランジスタパラメー
タのバラツキに起因して、電圧制御発振回路の動作速度
が遅くなった場合、この設計時のセンター周波数に位相
同期するためには制御電圧ＶＣｂを与える必要があり、
この場合、ＶＣＯ特性は、図の右方向にずれる。
タのバラツキに起因して、電圧制御発振回路の動作速度
が遅くなった場合、この設計時のセンター周波数に位相
同期するためには制御電圧ＶＣｂを与える必要があり、
この場合、ＶＣＯ特性は、図の右方向にずれる。
【００２５】すなわち、同一の基準クロック信号Ｃが与
えられた場合、製造パラメータのバラツキにより、位相
同期するロック電圧（制御電圧）が異なる。今、設計値
どおりのＶＣＯ特性（典型的なＶＣＯ特性）を有する電
圧制御発振回路の感度をＫＯｍとする。ここで、感度
は、制御電圧ＶＣの変化に対する発振周波数の変化を示
す。この場合、速いＶＣＯ特性を有する電圧制御発振回
路の感度ＫＯａが、典型的な感度ＫＯｍよりも高くな
り、一方、遅いＶＣＯ特性を有する電圧制御発振回路に
おいては、感度ＫＯｂが、典型的な感度ＫＯｍよりも低
くなる。これらのＶＣＯ特性が典型的なＶＣＯ特性から
ずれた電圧制御発振回路においては、制御電圧の変化に
対する発振周波数の変化が設計値と異なるため、センタ
ー周波数からずれた周波数に対し、安定に位相同期した
再生クロック信号を生成することができなくなる。
えられた場合、製造パラメータのバラツキにより、位相
同期するロック電圧（制御電圧）が異なる。今、設計値
どおりのＶＣＯ特性（典型的なＶＣＯ特性）を有する電
圧制御発振回路の感度をＫＯｍとする。ここで、感度
は、制御電圧ＶＣの変化に対する発振周波数の変化を示
す。この場合、速いＶＣＯ特性を有する電圧制御発振回
路の感度ＫＯａが、典型的な感度ＫＯｍよりも高くな
り、一方、遅いＶＣＯ特性を有する電圧制御発振回路に
おいては、感度ＫＯｂが、典型的な感度ＫＯｍよりも低
くなる。これらのＶＣＯ特性が典型的なＶＣＯ特性から
ずれた電圧制御発振回路においては、制御電圧の変化に
対する発振周波数の変化が設計値と異なるため、センタ
ー周波数からずれた周波数に対し、安定に位相同期した
再生クロック信号を生成することができなくなる。
【００２６】特に、このセンター周波数がほぼ固定され
ており、その制御電圧の変化に対して周波数変化が小さ
い「高感度」の電圧制御発振回路においては、正確に、
このセンター周波数で発振動作を行なうように、このず
れを補正する必要がある。特に、単一の速度の基準クロ
ック信号に対して位相同期する再生クロック信号を生成
する構成の他に、さまざまな速度のクロック信号を再生
することが要求される分野がある。例えば、通信分野に
おいては、データ伝送速度が異なるため、複数種類の基
準クロック信号が伝送され、これらに対して再生クロッ
クを生成する必要がある。このような分野においては、
ＶＣＯ特性がずれた場合、これらの複数種類の速度のク
ロック信号に位相同期した再生クロック信号を正確に生
成することができなくなるという問題が生じる。
ており、その制御電圧の変化に対して周波数変化が小さ
い「高感度」の電圧制御発振回路においては、正確に、
このセンター周波数で発振動作を行なうように、このず
れを補正する必要がある。特に、単一の速度の基準クロ
ック信号に対して位相同期する再生クロック信号を生成
する構成の他に、さまざまな速度のクロック信号を再生
することが要求される分野がある。例えば、通信分野に
おいては、データ伝送速度が異なるため、複数種類の基
準クロック信号が伝送され、これらに対して再生クロッ
クを生成する必要がある。このような分野においては、
ＶＣＯ特性がずれた場合、これらの複数種類の速度のク
ロック信号に位相同期した再生クロック信号を正確に生
成することができなくなるという問題が生じる。
【００２７】それゆえ、この発明の目的は、製造時にお
ける周波数特性のずれを最適に補正することのできるク
ロック発生回路を提供するとである。
ける周波数特性のずれを最適に補正することのできるク
ロック発生回路を提供するとである。
【００２８】この発明の他の目的は、安定にセンター周
波数で電圧制御発振回路を発振させることのできるクロ
ック発生回路を提供することである。
波数で電圧制御発振回路を発振させることのできるクロ
ック発生回路を提供することである。
【００２９】この発明のさらに他の目的は、製造工程の
バラツキにかかわらず、安定に位相同期した再生クロッ
ク信号を生成することのできるクロック発生回路を提供
することである。
バラツキにかかわらず、安定に位相同期した再生クロッ
ク信号を生成することのできるクロック発生回路を提供
することである。
【００３０】
【課題を解決するための手段】この発明に係るクロック
発生回路は、第１の発振回路と、この第１の発振回路の
発振信号と第１の基準クロック信号との位相差に応じて
第１の発振回路の電源供給線の電位を調整する電源制御
回路と、この電源供給線上の電位を動作電源電圧として
受けて発振動作を行なう第２の発振回路と、この第２の
発振回路の出力信号と第２の基準クロック信号との位相
差に応じて第２の発振回路の動作速度を調整するバイア
ス制御回路を含む。
発生回路は、第１の発振回路と、この第１の発振回路の
発振信号と第１の基準クロック信号との位相差に応じて
第１の発振回路の電源供給線の電位を調整する電源制御
回路と、この電源供給線上の電位を動作電源電圧として
受けて発振動作を行なう第２の発振回路と、この第２の
発振回路の出力信号と第２の基準クロック信号との位相
差に応じて第２の発振回路の動作速度を調整するバイア
ス制御回路を含む。
【００３１】好ましくは、第１および第２の発振回路は
同一の動作特性を有する。好ましくは、第２の発振回路
は、各々が電源供給線に結合される電流源トランジスタ
を有しかつ互いに縦続接続される複数の遅延段を有す
る。この構成において、バイアス制御回路は、複数の遅
延段の電流源トランジスタの駆動電流を調整する。
同一の動作特性を有する。好ましくは、第２の発振回路
は、各々が電源供給線に結合される電流源トランジスタ
を有しかつ互いに縦続接続される複数の遅延段を有す
る。この構成において、バイアス制御回路は、複数の遅
延段の電流源トランジスタの駆動電流を調整する。
【００３２】また、上記構成においては、第１の発振回
路は、好ましくは、所定電位レベルの基準電位に従って
動作電流が規定される複数の縦続接続される遅延段を含
む。
路は、好ましくは、所定電位レベルの基準電位に従って
動作電流が規定される複数の縦続接続される遅延段を含
む。
【００３３】好ましくは、第２の発振回路は、バイアス
制御回路の調整によるその発振周波数の変化が、第１の
発振回路の電源電圧の変化による発振周波数の変化より
も小さい。
制御回路の調整によるその発振周波数の変化が、第１の
発振回路の電源電圧の変化による発振周波数の変化より
も小さい。
【００３４】また、この構成において、好ましくは、第
２の発振回路は、各々がバックゲートを有する絶縁ゲー
ト型電界効果トランジスタで構成されかつ互いに縦続接
続される複数の遅延段を含む。この構成において、バイ
アス制御回路は、第２の発振回路の遅延段のトランジス
タのバックゲート電位を調整する。
２の発振回路は、各々がバックゲートを有する絶縁ゲー
ト型電界効果トランジスタで構成されかつ互いに縦続接
続される複数の遅延段を含む。この構成において、バイ
アス制御回路は、第２の発振回路の遅延段のトランジス
タのバックゲート電位を調整する。
【００３５】また、好ましくは、この第２の発振回路
は、絶縁ゲート型電界効果トランジスタを各々が含む複
数の縦続接続される遅延段を含み、各トランジスタのバ
ックゲートはそのトランジスタのソースに接続される。
は、絶縁ゲート型電界効果トランジスタを各々が含む複
数の縦続接続される遅延段を含み、各トランジスタのバ
ックゲートはそのトランジスタのソースに接続される。
【００３６】また、これに代えて、好ましくは、電源制
御回路は、第１の基準クロック信号と第１の発振回路の
発振信号との位相差に応じた位相調整信号を生成する位
相制御回路と、この位相制御回路の出力する位相調整信
号をバッファ処理して電源供給線に伝達するバッファ回
路を含む。
御回路は、第１の基準クロック信号と第１の発振回路の
発振信号との位相差に応じた位相調整信号を生成する位
相制御回路と、この位相制御回路の出力する位相調整信
号をバッファ処理して電源供給線に伝達するバッファ回
路を含む。
【００３７】このバッファ回路は、好ましくはアナログ
バッファ回路を含む。また、好ましくは、このバッファ
回路は、位相制御回路の出力と電源供給線とを電気的に
切離す。
バッファ回路を含む。また、好ましくは、このバッファ
回路は、位相制御回路の出力と電源供給線とを電気的に
切離す。
【００３８】また、好ましくは、電源供給線は、第１の
発振回路の電源と位相制御回路との間に接続される第１
の電源供給線と、この第１の電源供給線にバッファ回路
を介して結合されかつ第２の発振回路の電源に結合され
る第２の電源供給線とを含む。
発振回路の電源と位相制御回路との間に接続される第１
の電源供給線と、この第１の電源供給線にバッファ回路
を介して結合されかつ第２の発振回路の電源に結合され
る第２の電源供給線とを含む。
【００３９】好ましくは、バッファ回路は、第１および
第２の発振回路に電源供給線を介してバッファされた位
相調整信号を伝達する。
第２の発振回路に電源供給線を介してバッファされた位
相調整信号を伝達する。
【００４０】また、これに代えて、電源制御回路は、位
相調整信号をフィルタ処理して電源供給線に伝達するフ
ィルタ回路を含む。
相調整信号をフィルタ処理して電源供給線に伝達するフ
ィルタ回路を含む。
【００４１】また、これに代えて、電源制御回路は、第
１の基準クロック信号と第１の発振回路の出力信号との
位相差に応じた位相調整信号を生成する位相制御回路
と、この位相調整信号に従って電源供給線の電位を設定
するレギュレータを含む。
１の基準クロック信号と第１の発振回路の出力信号との
位相差に応じた位相調整信号を生成する位相制御回路
と、この位相調整信号に従って電源供給線の電位を設定
するレギュレータを含む。
【００４２】好ましくは、このレギュレータは、位相調
整信号と電源供給線の電位とを比較する比較回路と、こ
の比較回路の出力信号に従って電源供給線と所定の電源
ノードとの間に電流を流して、この電源供給線の電位を
調整する電流ドライブ回路とを含む。
整信号と電源供給線の電位とを比較する比較回路と、こ
の比較回路の出力信号に従って電源供給線と所定の電源
ノードとの間に電流を流して、この電源供給線の電位を
調整する電流ドライブ回路とを含む。
【００４３】好ましくは、このレギュレータは、少なく
とも位相調整信号の電位レベルを変換する回路を含む。
とも位相調整信号の電位レベルを変換する回路を含む。
【００４４】好ましくは、第１の発振回路はさらに、該
発振信号を分周して電源制御回路へ与える分周回路を含
む。
発振信号を分周して電源制御回路へ与える分周回路を含
む。
【００４５】また、これに代えて、第３の基準クロック
信号を分周して第１の基準クロック信号を生成する分周
回路をさらに含む。
信号を分周して第１の基準クロック信号を生成する分周
回路をさらに含む。
【００４６】好ましくは、さらに第１および第２の発振
回路の発振用の遅延段数を変更するための段数変更回路
がさらに設けられる。
回路の発振用の遅延段数を変更するための段数変更回路
がさらに設けられる。
【００４７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うクロック発生回路の構成を示す
図である。図１において、クロック発生回路は、互いに
動作特性が同じ第１および第２の位相ロックループＬ１
１およびＬ２１を含む。すなわち、第１の位相ロックル
ープＬ１１は、第２の位相ロックループＬ２１のレプリ
カ回路であり、例えば第２の位相ロックループＬ２１の
構成要素とサイズが同じ構成要素で構成され、その動作
特性は、第２の位相ロックループＬ２１と同じに設定さ
れる。これらの位相ロックループＬ１１およびＬ２１は
同一製造工程で形成されるため、これらの位相ロックル
ープＬ１１およびＬ２１には、製造工程におけるトラン
ジスタパラメータのバラツキにより、同じ影響を受け、
そのトランジスタパラメータのバラツキにより、動作特
性も設計時から同じように変動する。
明の実施の形態１に従うクロック発生回路の構成を示す
図である。図１において、クロック発生回路は、互いに
動作特性が同じ第１および第２の位相ロックループＬ１
１およびＬ２１を含む。すなわち、第１の位相ロックル
ープＬ１１は、第２の位相ロックループＬ２１のレプリ
カ回路であり、例えば第２の位相ロックループＬ２１の
構成要素とサイズが同じ構成要素で構成され、その動作
特性は、第２の位相ロックループＬ２１と同じに設定さ
れる。これらの位相ロックループＬ１１およびＬ２１は
同一製造工程で形成されるため、これらの位相ロックル
ープＬ１１およびＬ２１には、製造工程におけるトラン
ジスタパラメータのバラツキにより、同じ影響を受け、
そのトランジスタパラメータのバラツキにより、動作特
性も設計時から同じように変動する。
【００４８】なお、この場合、第１の位相ロックループ
Ｌ１１は、第２の位相ロックループＬ２１の構成要素を
比例縮小して構成されても良い。この場合においても、
第１の位相ロックループＬ１１は、第２の位相ロックル
ープＬ２１と同一製造工程で製造され、これらの位相ロ
ックループＬ１１およびＬ２１の動作特性は同じとされ
る。この場合においても、位相ロックループＬ１１およ
びＬ２１の製造工程での動作パラメータの変動は、同様
に現われる。
Ｌ１１は、第２の位相ロックループＬ２１の構成要素を
比例縮小して構成されても良い。この場合においても、
第１の位相ロックループＬ１１は、第２の位相ロックル
ープＬ２１と同一製造工程で製造され、これらの位相ロ
ックループＬ１１およびＬ２１の動作特性は同じとされ
る。この場合においても、位相ロックループＬ１１およ
びＬ２１の製造工程での動作パラメータの変動は、同様
に現われる。
【００４９】第１の位相ロックループＬ１１は、たとえ
ばシステムクロック信号である第１の基準クロック信号
Ｃ１１とダミーの再生クロック信号ＣＯ１１の位相差を
比較する位相比較回路ＰＨ１と、位相比較回路ＰＨ１の
位相差検出信号に従ってチャージポンプ動作および積分
動作を行なって制御電圧を生成するチャージポンプ／ロ
ーパスフィルタＣＰＬＰ１と、このチャージポンプ／ロ
ーパスフィルタＣＰＬＰ１の出力する制御電圧に従って
バイアス電圧（制御電源電圧）Ｖ１１を電源供給線ＰＳ
上に伝達するバイアス制御回路Ｂ１１と、電源供給線Ｐ
Ｓ上の制御電源電圧Ｖ１１を一方動作電源電圧として受
けて自走発振動作を行なう電圧制御発振回路Ｏ１１を含
む。
ばシステムクロック信号である第１の基準クロック信号
Ｃ１１とダミーの再生クロック信号ＣＯ１１の位相差を
比較する位相比較回路ＰＨ１と、位相比較回路ＰＨ１の
位相差検出信号に従ってチャージポンプ動作および積分
動作を行なって制御電圧を生成するチャージポンプ／ロ
ーパスフィルタＣＰＬＰ１と、このチャージポンプ／ロ
ーパスフィルタＣＰＬＰ１の出力する制御電圧に従って
バイアス電圧（制御電源電圧）Ｖ１１を電源供給線ＰＳ
上に伝達するバイアス制御回路Ｂ１１と、電源供給線Ｐ
Ｓ上の制御電源電圧Ｖ１１を一方動作電源電圧として受
けて自走発振動作を行なう電圧制御発振回路Ｏ１１を含
む。
【００５０】電圧制御発振回路Ｏ１１は、奇数段のリン
グ状に接続される遅延セルＤ１１−Ｄ１ｎを含む。これ
らの遅延セルＤ１１−Ｄ１ｎは同一構成を有するため、
図１においては、最終段の遅延セルＤ１ｎの構成要素に
対し参照番号を付す。遅延セルＤ１ｎは、電源供給線Ｐ
Ｓにそのソースが結合されかつそのゲートに基準電圧Ｖ
ｒｅｆ１を受けるＰチャネルＭＯＳトランジスタで構成
される電流源トランジスタＭＣ１１と、電流源トランジ
スタＭＣ１１と出力ノードの間に接続されかつそのゲー
トに前段の遅延セル（Ｄ１（ｎ−１））の出力信号を受
けるＰチャネルＭＯＳトランジスタＭ１５と、出力ノー
ドにドレインが結合されかつそのゲートが前段の遅延セ
ルの出力信号を受けるＮチャネルＭＯＳトランジスタＭ
１６と、接地ノードとＮチャネルＭＯＳトランジスタＭ
１６の間に接続されかつそのゲートに基準電圧Ｖｒｅｆ
２を受けるＮチャネルＭＯＳトランジスタで構成される
電流源トランジスタＭＣ１２を含む。
グ状に接続される遅延セルＤ１１−Ｄ１ｎを含む。これ
らの遅延セルＤ１１−Ｄ１ｎは同一構成を有するため、
図１においては、最終段の遅延セルＤ１ｎの構成要素に
対し参照番号を付す。遅延セルＤ１ｎは、電源供給線Ｐ
Ｓにそのソースが結合されかつそのゲートに基準電圧Ｖ
ｒｅｆ１を受けるＰチャネルＭＯＳトランジスタで構成
される電流源トランジスタＭＣ１１と、電流源トランジ
スタＭＣ１１と出力ノードの間に接続されかつそのゲー
トに前段の遅延セル（Ｄ１（ｎ−１））の出力信号を受
けるＰチャネルＭＯＳトランジスタＭ１５と、出力ノー
ドにドレインが結合されかつそのゲートが前段の遅延セ
ルの出力信号を受けるＮチャネルＭＯＳトランジスタＭ
１６と、接地ノードとＮチャネルＭＯＳトランジスタＭ
１６の間に接続されかつそのゲートに基準電圧Ｖｒｅｆ
２を受けるＮチャネルＭＯＳトランジスタで構成される
電流源トランジスタＭＣ１２を含む。
【００５１】遅延セルＤ１１−Ｄ１ｎそれぞれにおい
て、電流源トランジスタＭＣ１１のゲートに基準電圧Ｖ
ｒｅｆ１が与えられ、電流源トランジスタＭＣ１２のゲ
ートに共通に基準電圧Ｖｒｅｆ２が与えられる。これら
の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は、一定の電圧
レベルである。これらの遅延セルＤ１１−Ｄ１ｎの動作
電流は、電源供給線ＰＳの電位レベルおよび制御電源電
圧Ｖ１１に応じて変化する。電源供給線ＰＳ上の制御電
源電圧Ｖ１１の電圧レベルおよび電流量が、バイアス制
御回路Ｂ１１によりチャ−ジポンプ・ローパスフィルタ
ＣＰＬＰからの制御電圧に従って調整される。
て、電流源トランジスタＭＣ１１のゲートに基準電圧Ｖ
ｒｅｆ１が与えられ、電流源トランジスタＭＣ１２のゲ
ートに共通に基準電圧Ｖｒｅｆ２が与えられる。これら
の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は、一定の電圧
レベルである。これらの遅延セルＤ１１−Ｄ１ｎの動作
電流は、電源供給線ＰＳの電位レベルおよび制御電源電
圧Ｖ１１に応じて変化する。電源供給線ＰＳ上の制御電
源電圧Ｖ１１の電圧レベルおよび電流量が、バイアス制
御回路Ｂ１１によりチャ−ジポンプ・ローパスフィルタ
ＣＰＬＰからの制御電圧に従って調整される。
【００５２】第２の位相ロックループＬ２１は、たとえ
ば伝送データ列に含まれる伝送クロック信号である第２
の基準クロック信号Ｃ２１と再生クロック信号ＣＯ２１
との位相差を比較し、その比較結果に従って位相差検出
信号を生成する位相比較回路ＰＨ２と、位相比較回路Ｐ
Ｈ２の出力する位相差検出信号に従ってチャージポンプ
動作および積分動作を行なって、制御電圧を生成するチ
ャージポンプ／ローパスフィルタＣＰＬＰ２と、チャー
ジポンプ／ローパスフィルタＣＰＬＰ２の出力する制御
電圧に従ってバイアス電圧Ｖ２１およびＶ２２を生成す
るバイアス制御回路Ｂ２１と、電源供給線ＰＳ上の制御
電源電圧Ｖ１１を一方動作電源電圧として受けて動作
し、バイアス制御回路Ｂ２１からのバイアス電圧Ｖ２１
およびＶ２２により動作電流が調整される電圧制御型発
振回路Ｏ２１を含む。
ば伝送データ列に含まれる伝送クロック信号である第２
の基準クロック信号Ｃ２１と再生クロック信号ＣＯ２１
との位相差を比較し、その比較結果に従って位相差検出
信号を生成する位相比較回路ＰＨ２と、位相比較回路Ｐ
Ｈ２の出力する位相差検出信号に従ってチャージポンプ
動作および積分動作を行なって、制御電圧を生成するチ
ャージポンプ／ローパスフィルタＣＰＬＰ２と、チャー
ジポンプ／ローパスフィルタＣＰＬＰ２の出力する制御
電圧に従ってバイアス電圧Ｖ２１およびＶ２２を生成す
るバイアス制御回路Ｂ２１と、電源供給線ＰＳ上の制御
電源電圧Ｖ１１を一方動作電源電圧として受けて動作
し、バイアス制御回路Ｂ２１からのバイアス電圧Ｖ２１
およびＶ２２により動作電流が調整される電圧制御型発
振回路Ｏ２１を含む。
【００５３】電圧制御発振回路Ｏ２１は、奇数段のリン
グ状に接続される遅延セルＤ２１−Ｄ２ｎを含む。これ
らの遅延セルＤ２１−Ｄ２ｎは、同一構成を有するた
め、図１においては、最終段の遅延セルＤ２ｎの構成要
素に対してのみ参照番号を付す。遅延セルＤ２ｎは、電
源供給線ＰＳにソースが接続されかつそのゲートにバイ
アス電圧Ｖ２１を受けるＰチャネルＭＯＳトランジスタ
で構成される電流源トランジスタＭＣ２１と、電流源ト
ランジスタＭＣ２１と出力ノードの間に接続されかつそ
のゲートに前段の遅延セルの出力信号を受けるＰチャネ
ルＭＯＳトランジスタＭ２５と、出力ノードにそのドレ
インが接続され、そのゲートに前段の遅延セル（Ｄ２
（ｎ−１））の出力信号を受けるＮチャネルＭＯＳトラ
ンジスタＭ２６と、ＭＯＳトランジスタＭ２６と接地ノ
ードの間に接続されかつそのゲートにバイアス電圧Ｖ２
２を受けるＮチャネルＭＯＳトランジスタで構成される
電流源トランジスタＭＣ２２を含む。
グ状に接続される遅延セルＤ２１−Ｄ２ｎを含む。これ
らの遅延セルＤ２１−Ｄ２ｎは、同一構成を有するた
め、図１においては、最終段の遅延セルＤ２ｎの構成要
素に対してのみ参照番号を付す。遅延セルＤ２ｎは、電
源供給線ＰＳにソースが接続されかつそのゲートにバイ
アス電圧Ｖ２１を受けるＰチャネルＭＯＳトランジスタ
で構成される電流源トランジスタＭＣ２１と、電流源ト
ランジスタＭＣ２１と出力ノードの間に接続されかつそ
のゲートに前段の遅延セルの出力信号を受けるＰチャネ
ルＭＯＳトランジスタＭ２５と、出力ノードにそのドレ
インが接続され、そのゲートに前段の遅延セル（Ｄ２
（ｎ−１））の出力信号を受けるＮチャネルＭＯＳトラ
ンジスタＭ２６と、ＭＯＳトランジスタＭ２６と接地ノ
ードの間に接続されかつそのゲートにバイアス電圧Ｖ２
２を受けるＮチャネルＭＯＳトランジスタで構成される
電流源トランジスタＭＣ２２を含む。
【００５４】最終段の遅延セルＤ２ｎから、再生クロッ
ク信号ＣＯ２１が生成されかつ位相比較回路ＰＨ２へこ
の再生クロック信号ＣＯ２１がフィードバックされる。
第２の位相ロックループＬ２１においては、バイアス電
圧Ｖ２１およびＶ２２により、この電圧制御発振回路Ｏ
２１の発振周波数が再生クロック信号ＣＯ２１と入力ク
ロック信号Ｃ２１との位相差に応じて調整され、かつ周
波数特性が電源供給線ＰＳ上の制御電源電圧Ｖ１１によ
り調整される。
ク信号ＣＯ２１が生成されかつ位相比較回路ＰＨ２へこ
の再生クロック信号ＣＯ２１がフィードバックされる。
第２の位相ロックループＬ２１においては、バイアス電
圧Ｖ２１およびＶ２２により、この電圧制御発振回路Ｏ
２１の発振周波数が再生クロック信号ＣＯ２１と入力ク
ロック信号Ｃ２１との位相差に応じて調整され、かつ周
波数特性が電源供給線ＰＳ上の制御電源電圧Ｖ１１によ
り調整される。
【００５５】図２（Ａ）は、図１に示すバイアス制御回
路Ｂ１１の構成を示す図である。図２（Ａ）において、
バイアス制御回路Ｂ１１は、電源ノードとノードＡＮ０
の間に接続されかつそのゲートがノードＡＮ０に接続さ
れるＰチャネルＭＯＳトランジスタＭ１２と、ノードＡ
Ｎ０と接地ノードの間に接続され、そのゲートに図１に
示すチャージポンプ／ローパスフィルタＣＰＬＰ１から
の制御電圧ＶＣ１１を受けるＮチャネルＭＯＳトランジ
スタＭ１１と、ノードＡＮ０上の電圧に応じて、電源ノ
ードから電源供給線ＰＳへ電流を供給して電源供給線Ｐ
Ｓに制御電源電圧を生成するするＰチャネルＭＯＳトラ
ンジスタＭ１３と、ＰチャネルＭＯＳトランジスタＭ１
３と接地ノードとの間に接続される負荷素子ＬＤを含
む。この負荷素子ＬＤは、電流/電圧変換機能を備えて
いても良く、また、電源供給線ＰＳの制御電源電圧Ｖ１
１を安定化する機能を備えていてもよい。
路Ｂ１１の構成を示す図である。図２（Ａ）において、
バイアス制御回路Ｂ１１は、電源ノードとノードＡＮ０
の間に接続されかつそのゲートがノードＡＮ０に接続さ
れるＰチャネルＭＯＳトランジスタＭ１２と、ノードＡ
Ｎ０と接地ノードの間に接続され、そのゲートに図１に
示すチャージポンプ／ローパスフィルタＣＰＬＰ１から
の制御電圧ＶＣ１１を受けるＮチャネルＭＯＳトランジ
スタＭ１１と、ノードＡＮ０上の電圧に応じて、電源ノ
ードから電源供給線ＰＳへ電流を供給して電源供給線Ｐ
Ｓに制御電源電圧を生成するするＰチャネルＭＯＳトラ
ンジスタＭ１３と、ＰチャネルＭＯＳトランジスタＭ１
３と接地ノードとの間に接続される負荷素子ＬＤを含
む。この負荷素子ＬＤは、電流/電圧変換機能を備えて
いても良く、また、電源供給線ＰＳの制御電源電圧Ｖ１
１を安定化する機能を備えていてもよい。
【００５６】この図２（Ａ）に示すバイアス制御回路Ｂ
１１において、制御電圧ＶＣ１１の電圧レベルが上昇す
ると、ＭＯＳトランジスタＭ１１のコンダクタンスが大
きくなり、ＭＯＳトランジスタＭ１２を介して流れる電
流が増大する。ＭＯＳトランジスタＭ１２およびＭ１３
は、カレントミラー回路を構成しており、したがって、
このＭＯＳトランジスタＭ１３から電源供給線ＰＳに伝
達される電流も増大し、応じて制御電源電圧Ｖ１１の電
圧レベルが上昇する。このＭＯＳトランジスタＭ１３の
ゲートがノードＡＮ０に接続されており、制御電圧ＶＣ
１１の電圧レベル上昇時、ノードＡＮ０の電圧レベルが
低下し、応じてこのＭＯＳトランジスタＭ１３のコンダ
クタンスが大きくなる。
１１において、制御電圧ＶＣ１１の電圧レベルが上昇す
ると、ＭＯＳトランジスタＭ１１のコンダクタンスが大
きくなり、ＭＯＳトランジスタＭ１２を介して流れる電
流が増大する。ＭＯＳトランジスタＭ１２およびＭ１３
は、カレントミラー回路を構成しており、したがって、
このＭＯＳトランジスタＭ１３から電源供給線ＰＳに伝
達される電流も増大し、応じて制御電源電圧Ｖ１１の電
圧レベルが上昇する。このＭＯＳトランジスタＭ１３の
ゲートがノードＡＮ０に接続されており、制御電圧ＶＣ
１１の電圧レベル上昇時、ノードＡＮ０の電圧レベルが
低下し、応じてこのＭＯＳトランジスタＭ１３のコンダ
クタンスが大きくなる。
【００５７】負荷素子ＬＤが電圧安定化機能を備えてい
る場合、このＭＯＳトランジスタＭ１３のコンダクタン
ス（チャネル抵抗）により、電源供給線ＰＳ上に制御電
源電圧Ｖ１１が生成される。負荷素子ＬＤが電流/電圧
変換機能を備えている場合、ＭＯＳトランジスタＭ１３
からの供給電流に従って電源供給線ＰＳに制御電源電圧
Ｖ１１が生成される。電圧制御発振回路Ｏ１１は、その
動作電流と電源電圧両者がクロック信号Ｃ１１およびＣ
Ｏ１１の位相差に応じて調整される。
る場合、このＭＯＳトランジスタＭ１３のコンダクタン
ス（チャネル抵抗）により、電源供給線ＰＳ上に制御電
源電圧Ｖ１１が生成される。負荷素子ＬＤが電流/電圧
変換機能を備えている場合、ＭＯＳトランジスタＭ１３
からの供給電流に従って電源供給線ＰＳに制御電源電圧
Ｖ１１が生成される。電圧制御発振回路Ｏ１１は、その
動作電流と電源電圧両者がクロック信号Ｃ１１およびＣ
Ｏ１１の位相差に応じて調整される。
【００５８】図２（Ｂ）は、図１に示す第２の位相ロッ
クループＬ２１に含まれるバイアス制御回路Ｂ２１の構
成を示す図である。この図２（Ｂ）に示すバイアス制御
回路Ｂ２１は、電源ノードとノードＡＮ２の間に接続さ
れかつそのゲートがノードＡＮ２に接続されるＰチャネ
ルＭＯＳトランジスタＭ２２と、ノードＡＮ２と接地ノ
ードの間に接続されかつそのゲートに図２に示すチャー
ジポンプ／ローパスフィルタＣＰＬＰ２からの制御電圧
ＶＣ２１を受けるＮチャネルＭＯＳトランジスタＭ２１
と、電源ノードとノードＢＮ２の間に接続されかつその
ゲートがノードＡＮ２に接続されるＰチャネルＭＯＳト
ランジスタＭ２３と、ノードＢＮ２と接地ノードの間に
接続されかつそのゲートがノードＢＮ２に接続されるＮ
チャネルＭＯＳトランジスタＭ２４を含む。ノードＡＮ
２に、バイアス電圧Ｖ２１が生成され、ノードＢＮ２
に、バイアス電圧Ｖ２２が生成される。
クループＬ２１に含まれるバイアス制御回路Ｂ２１の構
成を示す図である。この図２（Ｂ）に示すバイアス制御
回路Ｂ２１は、電源ノードとノードＡＮ２の間に接続さ
れかつそのゲートがノードＡＮ２に接続されるＰチャネ
ルＭＯＳトランジスタＭ２２と、ノードＡＮ２と接地ノ
ードの間に接続されかつそのゲートに図２に示すチャー
ジポンプ／ローパスフィルタＣＰＬＰ２からの制御電圧
ＶＣ２１を受けるＮチャネルＭＯＳトランジスタＭ２１
と、電源ノードとノードＢＮ２の間に接続されかつその
ゲートがノードＡＮ２に接続されるＰチャネルＭＯＳト
ランジスタＭ２３と、ノードＢＮ２と接地ノードの間に
接続されかつそのゲートがノードＢＮ２に接続されるＮ
チャネルＭＯＳトランジスタＭ２４を含む。ノードＡＮ
２に、バイアス電圧Ｖ２１が生成され、ノードＢＮ２
に、バイアス電圧Ｖ２２が生成される。
【００５９】この図２（Ｂ）に示すバイアス制御回路Ｂ
２１の構成は、従来のバイアス制御回路の構成と同様で
あり、制御電圧ＶＣ２１の電圧レベルに応じて、バイア
ス電圧Ｖ２１およびＶ２２の電圧レベルが調整される。
バイアス電圧Ｖ２１は、ＭＯＳトランジスタＭ２２およ
びＭ２１を流れる電流が釣合う電圧レベルに設定され、
バイアス電圧Ｖ２２は、ＭＯＳトランジスタＭ２３およ
びＭ２４を介して流れる電流が釣合う電圧レベルに設定
される。
２１の構成は、従来のバイアス制御回路の構成と同様で
あり、制御電圧ＶＣ２１の電圧レベルに応じて、バイア
ス電圧Ｖ２１およびＶ２２の電圧レベルが調整される。
バイアス電圧Ｖ２１は、ＭＯＳトランジスタＭ２２およ
びＭ２１を流れる電流が釣合う電圧レベルに設定され、
バイアス電圧Ｖ２２は、ＭＯＳトランジスタＭ２３およ
びＭ２４を介して流れる電流が釣合う電圧レベルに設定
される。
【００６０】図３は、電圧制御発振回路Ｏ２１の動作電
源電圧と制御電圧との対応関係を概略的に示す図であ
る。一般に、ＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）は、そのゲート−ソース間電圧差が大
きいと、動作速度が高くなる。したがって、電圧制御発
振回路Ｏ２１において、動作電源電圧すなわち制御電源
電圧Ｖ１１の電圧レベルが高い場合には、制御電圧ＶＣ
の変化に応じて発振周波数が大きく変化し、一方、その
動作電源電圧、すなわち制御電源電圧Ｖ１１が低い場合
には、制御電圧ＶＣの変化に対して周波数の変化の割合
が小さい。
源電圧と制御電圧との対応関係を概略的に示す図であ
る。一般に、ＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）は、そのゲート−ソース間電圧差が大
きいと、動作速度が高くなる。したがって、電圧制御発
振回路Ｏ２１において、動作電源電圧すなわち制御電源
電圧Ｖ１１の電圧レベルが高い場合には、制御電圧ＶＣ
の変化に応じて発振周波数が大きく変化し、一方、その
動作電源電圧、すなわち制御電源電圧Ｖ１１が低い場合
には、制御電圧ＶＣの変化に対して周波数の変化の割合
が小さい。
【００６１】すなわち、制御電源電圧Ｖ１１を高くする
ことにより、電圧制御発振回路Ｏ２１の周波数ゲイン
（バイアス電圧の変化に対する発振周波数の変化の割
合）が高くなり、また制御電源電圧Ｖ１１が低くなる
と、電圧制御発振回路Ｏ２１の周波数ゲインが低くな
る。この電圧制御発振回路Ｏ２１の周波数ゲインを、第
１の位相ロックループＬ１１の発振状態に応じて調整す
ることにより、この第２の電圧制御発振回路Ｏ２１のＶ
ＣＯ特性を、第１の電圧制御発振回路Ｏ１１のＶＣＯ特
性に一致させる。
ことにより、電圧制御発振回路Ｏ２１の周波数ゲイン
（バイアス電圧の変化に対する発振周波数の変化の割
合）が高くなり、また制御電源電圧Ｖ１１が低くなる
と、電圧制御発振回路Ｏ２１の周波数ゲインが低くな
る。この電圧制御発振回路Ｏ２１の周波数ゲインを、第
１の位相ロックループＬ１１の発振状態に応じて調整す
ることにより、この第２の電圧制御発振回路Ｏ２１のＶ
ＣＯ特性を、第１の電圧制御発振回路Ｏ１１のＶＣＯ特
性に一致させる。
【００６２】位相比較回路ＰＨ１およびＰＨ２は同一構
成であり、またチャージポンプ／ローパスフィルタＣＰ
ＬＰ１およびＣＰＬＰ２も同一構成である。
成であり、またチャージポンプ／ローパスフィルタＣＰ
ＬＰ１およびＣＰＬＰ２も同一構成である。
【００６３】第１の位相ロックループＬ１１において
は、設計段階において、所定レベルの電源電圧、および
所定のレベルの基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の
条件下において、再生クロック信号ＣＯ１１と第１の基
準クロック信号Ｃ１１が同一周波数でかつセンター周波
数で発振するように、この電圧制御発振回路Ｏ１１が最
適設計されている。基準電圧Ｖｒｅｆ１およびＶｒｅｆ
２は、この最適設計時における制御電圧ＶＣの中央値に
対応するバイアス電圧に相当する。
は、設計段階において、所定レベルの電源電圧、および
所定のレベルの基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の
条件下において、再生クロック信号ＣＯ１１と第１の基
準クロック信号Ｃ１１が同一周波数でかつセンター周波
数で発振するように、この電圧制御発振回路Ｏ１１が最
適設計されている。基準電圧Ｖｒｅｆ１およびＶｒｅｆ
２は、この最適設計時における制御電圧ＶＣの中央値に
対応するバイアス電圧に相当する。
【００６４】第１の基準クロック信号Ｃ１１は、たとえ
ばシステムクロック信号である。バイアス制御回路Ｂ１
１は、チャージポンプ／ローパスフィルタＣＰＬＰ１か
らの制御電圧ＶＣ１１に従って制御電源電圧Ｖ１１を生
成する。電圧制御発振回路Ｏ１１は、この制御電源電圧
Ｖ１１の電圧レベルに応じて、その動作速度が変化し、
応じて周波数ゲインが変化する（図３参照）。
ばシステムクロック信号である。バイアス制御回路Ｂ１
１は、チャージポンプ／ローパスフィルタＣＰＬＰ１か
らの制御電圧ＶＣ１１に従って制御電源電圧Ｖ１１を生
成する。電圧制御発振回路Ｏ１１は、この制御電源電圧
Ｖ１１の電圧レベルに応じて、その動作速度が変化し、
応じて周波数ゲインが変化する（図３参照）。
【００６５】すなわち、この制御電圧ＶＣ１１が高い場
合には、図２（Ａ）に示すバイアス制御回路Ｂ１１にお
いてＭＯＳトランジスタＭ１３のコンダクタンスが大き
くなり、電源供給線ＰＳに大きな電流が供給されて制御
電源電圧Ｖ１１の電圧レベルも高くなり、電圧制御発振
回路Ｏ１１の発振速度が増大する。一方、制御電圧ＶＣ
１１が低い場合には、図２（Ａ）に示すＭＯＳトランジ
スタＭ１３のコンダクタンスが小さく、その供給電流も
小さく、制御電源電圧Ｖ１１の電圧レベルが低くなり、
電圧制御発振回路Ｏ１１の動作速度が低下する。
合には、図２（Ａ）に示すバイアス制御回路Ｂ１１にお
いてＭＯＳトランジスタＭ１３のコンダクタンスが大き
くなり、電源供給線ＰＳに大きな電流が供給されて制御
電源電圧Ｖ１１の電圧レベルも高くなり、電圧制御発振
回路Ｏ１１の発振速度が増大する。一方、制御電圧ＶＣ
１１が低い場合には、図２（Ａ）に示すＭＯＳトランジ
スタＭ１３のコンダクタンスが小さく、その供給電流も
小さく、制御電源電圧Ｖ１１の電圧レベルが低くなり、
電圧制御発振回路Ｏ１１の動作速度が低下する。
【００６６】したがって、この制御電源電圧Ｖ１１を、
仮想電源電圧として電圧制御発振回路Ｏ１１の動作速度
を調整することにより、すなわち遅延セルＤ１１−Ｄ１
ｎの遅延時間を調整することにより、電圧発振回路Ｏ１
１の発振周波数が調整され、最終的に再生クロック信号
ＣＯ１１と基準クロック信号Ｃ１１とが位相同期しかつ
周波数が同一となる。
仮想電源電圧として電圧制御発振回路Ｏ１１の動作速度
を調整することにより、すなわち遅延セルＤ１１−Ｄ１
ｎの遅延時間を調整することにより、電圧発振回路Ｏ１
１の発振周波数が調整され、最終的に再生クロック信号
ＣＯ１１と基準クロック信号Ｃ１１とが位相同期しかつ
周波数が同一となる。
【００６７】第１の位相ロックループＬ１１において
は、位相ロック状態においては、第１の基準クロック信
号Ｃ１１が、たとえばシステムクロック信号であり、予
めその周波数が定められており、第１の基準クロック信
号Ｃ１１の周波数をセンター周波数として周波数レンジ
が設定される。また、第１の位相ロックループＬ１１に
おいては、位相ロック後においては、電圧制御発振回路
Ｏ１１は、周波数特性が調整されて、そのセンター周波
数で発振動作を行なっている。
は、位相ロック状態においては、第１の基準クロック信
号Ｃ１１が、たとえばシステムクロック信号であり、予
めその周波数が定められており、第１の基準クロック信
号Ｃ１１の周波数をセンター周波数として周波数レンジ
が設定される。また、第１の位相ロックループＬ１１に
おいては、位相ロック後においては、電圧制御発振回路
Ｏ１１は、周波数特性が調整されて、そのセンター周波
数で発振動作を行なっている。
【００６８】すなわち、図４に示すように、この第１の
位相ロックループＬ１１において、電圧制御発振回路Ｏ
１１が製造工程のトランジスタパラメータのバラツキに
応じてそのＶＣＯ特性が速い場合、制御電源電圧Ｖ１１
が調整されて周波数ゲインが低くされて、理想的なＶＣ
Ｏ特性が実現される。電圧制御発振回路Ｏ１１が、遅い
ＶＣＯ特性を有する場合には、制御電源電圧Ｖ１１によ
り、その動作速度が上昇されて周波数ゲインが高くされ
て、理想ＶＣＯ特性を有するようにされる。従って、こ
の制御電源電圧Ｖ１１の電圧レベルの調整により、電圧
制御発振回路Ｏ１１が理想的なＶＣＯ特性を有している
ため、位相ロック状態においてはセンター周波数で発振
する。
位相ロックループＬ１１において、電圧制御発振回路Ｏ
１１が製造工程のトランジスタパラメータのバラツキに
応じてそのＶＣＯ特性が速い場合、制御電源電圧Ｖ１１
が調整されて周波数ゲインが低くされて、理想的なＶＣ
Ｏ特性が実現される。電圧制御発振回路Ｏ１１が、遅い
ＶＣＯ特性を有する場合には、制御電源電圧Ｖ１１によ
り、その動作速度が上昇されて周波数ゲインが高くされ
て、理想ＶＣＯ特性を有するようにされる。従って、こ
の制御電源電圧Ｖ１１の電圧レベルの調整により、電圧
制御発振回路Ｏ１１が理想的なＶＣＯ特性を有している
ため、位相ロック状態においてはセンター周波数で発振
する。
【００６９】第２の位相ロックループＬ２１において
は、電源供給線ＰＳから制御電源電圧Ｖ１１が、電圧制
御発振回路Ｏ２１に対する動作電源電圧として与えられ
る。この動作電源電圧（制御電源電圧）Ｖ１１は、図２
（Ａ）に示すように、バイアス制御回路Ｂ１１のＭＯＳ
トランジスタＭ１３のチャネル抵抗により生成される。
は、電源供給線ＰＳから制御電源電圧Ｖ１１が、電圧制
御発振回路Ｏ２１に対する動作電源電圧として与えられ
る。この動作電源電圧（制御電源電圧）Ｖ１１は、図２
（Ａ）に示すように、バイアス制御回路Ｂ１１のＭＯＳ
トランジスタＭ１３のチャネル抵抗により生成される。
【００７０】第２の位相ロックループＬ２１において、
バイアス制御回路Ｂ２１が、たとえばデータクロック信
号である第２の基準クロック信号Ｃ２１と再生クロック
信号ＣＯ２１の位相差に応じてバイアス電圧Ｖ２１およ
びＶ２２を生成する。図２（Ｂ）に示すように、バイア
ス制御回路Ｂ２１においては、具体的に、制御電圧ＶＣ
２１の電圧レベルに応じて、ＭＯＳトランジスタＭ２１
のオン抵抗値（チャネル抵抗：コンダクタンス）が変化
し、応じて、ＭＯＳトランジスタＭ２１を介して流れる
電流量が変化する。ノードＡＮ２の電圧レベルは、ＭＯ
ＳトランジスタＭ２２およびＭ２１を流れる電流が等し
くなる電圧レベルで安定化され、ノードＡＮ２の電圧
が、バイアス電圧Ｖ２１として出力される。
バイアス制御回路Ｂ２１が、たとえばデータクロック信
号である第２の基準クロック信号Ｃ２１と再生クロック
信号ＣＯ２１の位相差に応じてバイアス電圧Ｖ２１およ
びＶ２２を生成する。図２（Ｂ）に示すように、バイア
ス制御回路Ｂ２１においては、具体的に、制御電圧ＶＣ
２１の電圧レベルに応じて、ＭＯＳトランジスタＭ２１
のオン抵抗値（チャネル抵抗：コンダクタンス）が変化
し、応じて、ＭＯＳトランジスタＭ２１を介して流れる
電流量が変化する。ノードＡＮ２の電圧レベルは、ＭＯ
ＳトランジスタＭ２２およびＭ２１を流れる電流が等し
くなる電圧レベルで安定化され、ノードＡＮ２の電圧
が、バイアス電圧Ｖ２１として出力される。
【００７１】一方、ＭＯＳトランジスタＭ２３が、ＭＯ
ＳトランジスタＭ２２に対して流れる電流のミラー電流
をＭＯＳトランジスタＭ２４へ供給する。この場合に
は、ＭＯＳトランジスタＭ２３およびＭ２４それぞれを
流れる電流が等しくなった時点でノードＢＮ２の電圧レ
ベルが安定し、このノードＢＮ２の電圧がバイアス電圧
Ｖ２２として出力される。
ＳトランジスタＭ２２に対して流れる電流のミラー電流
をＭＯＳトランジスタＭ２４へ供給する。この場合に
は、ＭＯＳトランジスタＭ２３およびＭ２４それぞれを
流れる電流が等しくなった時点でノードＢＮ２の電圧レ
ベルが安定し、このノードＢＮ２の電圧がバイアス電圧
Ｖ２２として出力される。
【００７２】電圧制御発振回路Ｏ２１において、これら
のバイアス電圧Ｖ２１およびＶ２２に従って、電流源ト
ランジスタＭＣ２１およびＭＣ２２を介して流れる電流
が調整される。これらの電流源トランジスタＭ２１およ
びＭ２２を介して流れる動作電流が変化すると、遅延セ
ルＤ２１−Ｄ２ｎの動作速度が変化し、応じて遅延量が
変化する。遅延セルＤ２１−Ｄ２ｎの遅延時間に応じ
て、電圧制御発振回路Ｏ２１の自走発振周期が変化す
る。
のバイアス電圧Ｖ２１およびＶ２２に従って、電流源ト
ランジスタＭＣ２１およびＭＣ２２を介して流れる電流
が調整される。これらの電流源トランジスタＭ２１およ
びＭ２２を介して流れる動作電流が変化すると、遅延セ
ルＤ２１−Ｄ２ｎの動作速度が変化し、応じて遅延量が
変化する。遅延セルＤ２１−Ｄ２ｎの遅延時間に応じ
て、電圧制御発振回路Ｏ２１の自走発振周期が変化す
る。
【００７３】この電圧制御発振回路Ｏ２１においては、
その動作電源電圧として、制御電源電圧Ｖ１１が与えら
れている。電圧制御発振回路Ｏ１１およびＯ２１は同一
動作特性を有するため、この電圧制御発振回路Ｏ２１
が、速いＶＣＯ特性を有する場合、制御電源電圧Ｖ１１
の電圧レベルが低下されるため、その周波数ゲインが低
くされる。逆に、電圧制御発振回路Ｏ２１が、遅いＶＣ
Ｏ特性を有する場合には、この制御電源電圧Ｖ１１の電
圧レベルが高くされるため、周波数ゲインが高くされ
る。したがって、この電圧制御発振回路Ｏ２１は、第１
の電圧制御発振回路Ｏ１１と同様の周波数ゲインを有す
る。
その動作電源電圧として、制御電源電圧Ｖ１１が与えら
れている。電圧制御発振回路Ｏ１１およびＯ２１は同一
動作特性を有するため、この電圧制御発振回路Ｏ２１
が、速いＶＣＯ特性を有する場合、制御電源電圧Ｖ１１
の電圧レベルが低下されるため、その周波数ゲインが低
くされる。逆に、電圧制御発振回路Ｏ２１が、遅いＶＣ
Ｏ特性を有する場合には、この制御電源電圧Ｖ１１の電
圧レベルが高くされるため、周波数ゲインが高くされ
る。したがって、この電圧制御発振回路Ｏ２１は、第１
の電圧制御発振回路Ｏ１１と同様の周波数ゲインを有す
る。
【００７４】したがって、再生クロック信号ＣＯ２１と
第２の基準クロック信号Ｃ２１との位相差に応じてバイ
アス電圧Ｖ２１およびＶ２２の電圧レベルを調整し、こ
れらの再生クロック信号ＣＯ２１および第２の基準クロ
ック信号Ｃ２１が位相同期した場合、第２の基準クロッ
ク信号Ｃ２１は、第１の基準クロック信号Ｃ１１と同一
周波数であるため、この電圧制御発振回路Ｏ２１は、セ
ンター周波数で発振動作を行なっており、再生クロック
信号ＣＯ２１をセンター周波数に一致させる。
第２の基準クロック信号Ｃ２１との位相差に応じてバイ
アス電圧Ｖ２１およびＶ２２の電圧レベルを調整し、こ
れらの再生クロック信号ＣＯ２１および第２の基準クロ
ック信号Ｃ２１が位相同期した場合、第２の基準クロッ
ク信号Ｃ２１は、第１の基準クロック信号Ｃ１１と同一
周波数であるため、この電圧制御発振回路Ｏ２１は、セ
ンター周波数で発振動作を行なっており、再生クロック
信号ＣＯ２１をセンター周波数に一致させる。
【００７５】なお、この図１において位相比較回路ＰＨ
１およびＰＨ２は、位相および周波数の一致を検出し、
その検出結果に従ってチャージポンプおよびローパスフ
ィルタＣＰＬＰ１およびＣＰＬＰ２が、それぞれ、制御
電圧を生成するように構成されてもよい。
１およびＰＨ２は、位相および周波数の一致を検出し、
その検出結果に従ってチャージポンプおよびローパスフ
ィルタＣＰＬＰ１およびＣＰＬＰ２が、それぞれ、制御
電圧を生成するように構成されてもよい。
【００７６】[変更例１]上述の様に、クロック信号Ｃ１
１およびＣ２１が同一周波数の信号の場合、第１の電圧
制御発振回路Ｏ１１および第２の電圧制御発振回路Ｏ２
１は、ほぼ同一のセンター周波数で発振することができ
る。従って、位相ロックループＬ１１およびＬ２１にお
いて異なる周波数のクロック信号が与えられた場合、こ
れらの電圧制御発振回路にＯ１１およびＯ２１におい
て、同一のセンター周波数で発振させるために、電圧制
御発振回路Ｏ１１およびＯ２１を同一周波数で発振させ
る必要がある。この場合、クロック信号Ｃ１１およびＣ
２１の周波数の関係に応じてその構成を変更する必要が
ある。
１およびＣ２１が同一周波数の信号の場合、第１の電圧
制御発振回路Ｏ１１および第２の電圧制御発振回路Ｏ２
１は、ほぼ同一のセンター周波数で発振することができ
る。従って、位相ロックループＬ１１およびＬ２１にお
いて異なる周波数のクロック信号が与えられた場合、こ
れらの電圧制御発振回路にＯ１１およびＯ２１におい
て、同一のセンター周波数で発振させるために、電圧制
御発振回路Ｏ１１およびＯ２１を同一周波数で発振させ
る必要がある。この場合、クロック信号Ｃ１１およびＣ
２１の周波数の関係に応じてその構成を変更する必要が
ある。
【００７７】図５は、この発明の実施の形態１の変更例
１の構成を概略的に示す図である。図５に示す構成にお
いては、クロック信号Ｃ１１を所定の分周比で分周する
分周回路ＦＱＤ１が位相ロックループＬ１１において設
けられる。この分周回路ＦＱＤ１の出力する分周クロッ
ク信号が位相比較回路ＰＨ１へ与えられる。他の構成は
図１に示す構成と同じであり、対応する部分には同一番
号を付して、その詳細説明は省略する。
１の構成を概略的に示す図である。図５に示す構成にお
いては、クロック信号Ｃ１１を所定の分周比で分周する
分周回路ＦＱＤ１が位相ロックループＬ１１において設
けられる。この分周回路ＦＱＤ１の出力する分周クロッ
ク信号が位相比較回路ＰＨ１へ与えられる。他の構成は
図１に示す構成と同じであり、対応する部分には同一番
号を付して、その詳細説明は省略する。
【００７８】第２の位相ロックループＬ２１に与えら得
れるクロック信号Ｃ２１は、その周波数が基準クロック
信号Ｃ１１の周波数より低い。基準クロック信号Ｃ１１
の周波数ｆｃ１１が、クロック信号Ｃ２１の周波数ｆｃ
２１のＫ倍であるとする。すなわち、ｆｃ１１=Ｋ・ｆ
ｃ２１の時、分周回路ＦＤＱ１において、Ｋ分周してｆ
ｃ１１/Ｋの周波数の分周クロック信号を生成して位相
比較回路ＰＨ１へ与える。
れるクロック信号Ｃ２１は、その周波数が基準クロック
信号Ｃ１１の周波数より低い。基準クロック信号Ｃ１１
の周波数ｆｃ１１が、クロック信号Ｃ２１の周波数ｆｃ
２１のＫ倍であるとする。すなわち、ｆｃ１１=Ｋ・ｆ
ｃ２１の時、分周回路ＦＤＱ１において、Ｋ分周してｆ
ｃ１１/Ｋの周波数の分周クロック信号を生成して位相
比較回路ＰＨ１へ与える。
【００７９】この状態においては、位相ロックループＬ
１１およびＬ２１は同一周波数のクロック信号に位相同
期して発振動作を行なうことになり、先の図１に示す構
成と同様にして、第１の電圧制御発振回路Ｏ１１をセン
ター周波数で発振させることにより、第２の電圧制御発
振回路Ｏ２１の正確にセンター周波数で発振させること
ができる。
１１およびＬ２１は同一周波数のクロック信号に位相同
期して発振動作を行なうことになり、先の図１に示す構
成と同様にして、第１の電圧制御発振回路Ｏ１１をセン
ター周波数で発振させることにより、第２の電圧制御発
振回路Ｏ２１の正確にセンター周波数で発振させること
ができる。
【００８０】[変更例２]図６は、この発明の実施の形態
１の変更例２の構成を概略的に示す図である。この図６
に示す構成においては、第１の位相ロックループＬ１１
において、第１の電圧制御発振回路Ｏ１１の出力する発
振信号(再生クロック信号)ＣＯ１１を所定の分周比で分
周する分周回路ＦＱＤ２が配置される。この分周回路Ｆ
ＱＤ２の出力する分周クロック信号が位相比較回路ＰＨ
１に印加される。
１の変更例２の構成を概略的に示す図である。この図６
に示す構成においては、第１の位相ロックループＬ１１
において、第１の電圧制御発振回路Ｏ１１の出力する発
振信号(再生クロック信号)ＣＯ１１を所定の分周比で分
周する分周回路ＦＱＤ２が配置される。この分周回路Ｆ
ＱＤ２の出力する分周クロック信号が位相比較回路ＰＨ
１に印加される。
【００８１】第１の基準クロック信号Ｃ１１の周波数ｆ
ｃ１１は、第２の基準クロック信号Ｃ２１の周波数ｆｃ
２１よりも低く、ｆｃ１１=ｆｃ２１／Ｋの関係が成立
するとすると、分周回路ＦＱＤ２は、分周比Ｋの分周動
作をおこおなう。位相比較回路ＰＨ１が、第１の基準ク
ロック信号Ｃ１１と分周回路ＦＱＤ２の出力する分周ク
ロック信号が位相および周波数が等しくなるように位相
比較結果に従った信号を出力する。したがって、第１の
位相ロックループＬ１１において位相ロック状態におい
ては、第１の電圧制御発振回路Ｏ１１は、第１の基準ク
ロック信号Ｃ１１のＫ倍の周波数で発振している。この
第１の電圧制御発振回路Ｏ１１の発振周波数は、第２の
位相ロックループＬ２１に与えられる第２の基準クロッ
ク信号Ｃ２１と同一周波数である。従って、第１および
第２の電圧制御発振回路Ｏ１１およびＯ２１を同一周波
数で発振させることができ、図１に示す構成と同様にし
て、第２の電圧制御発振回路Ｏ２１をセンター周波数で
発振させることができる。
ｃ１１は、第２の基準クロック信号Ｃ２１の周波数ｆｃ
２１よりも低く、ｆｃ１１=ｆｃ２１／Ｋの関係が成立
するとすると、分周回路ＦＱＤ２は、分周比Ｋの分周動
作をおこおなう。位相比較回路ＰＨ１が、第１の基準ク
ロック信号Ｃ１１と分周回路ＦＱＤ２の出力する分周ク
ロック信号が位相および周波数が等しくなるように位相
比較結果に従った信号を出力する。したがって、第１の
位相ロックループＬ１１において位相ロック状態におい
ては、第１の電圧制御発振回路Ｏ１１は、第１の基準ク
ロック信号Ｃ１１のＫ倍の周波数で発振している。この
第１の電圧制御発振回路Ｏ１１の発振周波数は、第２の
位相ロックループＬ２１に与えられる第２の基準クロッ
ク信号Ｃ２１と同一周波数である。従って、第１および
第２の電圧制御発振回路Ｏ１１およびＯ２１を同一周波
数で発振させることができ、図１に示す構成と同様にし
て、第２の電圧制御発振回路Ｏ２１をセンター周波数で
発振させることができる。
【００８２】なお、これらの図５および図６に示す構成
においては、分周回路を配置している。これは、高速の
クロック信号が印加された場合、周波数逓倍された信号
を生成するのが困難となるためである。しかしながら、
周波数逓倍することができる余裕がクロック信号に対し
存在する場合には、分周回路に代えて分周および周波数
逓倍をいずれをも行なう回路を配置することにより、一
つの回路構成で、第１の基準クロック信号Ｃ１１よりも
周波数の高いクロック信号および周波数の低いクロック
信号に対しても、回路構成を変更することなく分周比
(周波数逓倍する場合を含む)の変更だけで対応すること
ができる。
においては、分周回路を配置している。これは、高速の
クロック信号が印加された場合、周波数逓倍された信号
を生成するのが困難となるためである。しかしながら、
周波数逓倍することができる余裕がクロック信号に対し
存在する場合には、分周回路に代えて分周および周波数
逓倍をいずれをも行なう回路を配置することにより、一
つの回路構成で、第１の基準クロック信号Ｃ１１よりも
周波数の高いクロック信号および周波数の低いクロック
信号に対しても、回路構成を変更することなく分周比
(周波数逓倍する場合を含む)の変更だけで対応すること
ができる。
【００８３】また、これらの分周回路ＦＱＤ１およびＦ
ＱＤ２の分周比を可変とすることにより複数の周波数の
第２の基準クロック信号に対応することができる。
ＱＤ２の分周比を可変とすることにより複数の周波数の
第２の基準クロック信号に対応することができる。
【００８４】[変更例３]図７は、この発明の実施の形態
１の変更例３の構成を概略的に示す図である。この図７
に示す構成において、第１の位相ロックループＬ１１に
おいて、選択信号ＳＥＬ１に従って第１の電圧制御発振
回路Ｏ１１の遅延段数を変更する段数変更回路ＣＳＧ１
が設けられ、第２の位相ロックループＬ２１において
は、選択信号ＳＥＬ２にしたがって、第２の電圧制御発
振回路Ｏ２１の遅延段数を変更する段数変更回路ＣＳＧ
２が設けられる。
１の変更例３の構成を概略的に示す図である。この図７
に示す構成において、第１の位相ロックループＬ１１に
おいて、選択信号ＳＥＬ１に従って第１の電圧制御発振
回路Ｏ１１の遅延段数を変更する段数変更回路ＣＳＧ１
が設けられ、第２の位相ロックループＬ２１において
は、選択信号ＳＥＬ２にしたがって、第２の電圧制御発
振回路Ｏ２１の遅延段数を変更する段数変更回路ＣＳＧ
２が設けられる。
【００８５】段数変更回路ＣＳＧ１は、第１の電圧制御
発振回路Ｏ１１の奇数段の遅延セルの出力信号を選択信
号にしたがって選択し、該選択した信号を初段の遅延セ
ルＤ１１および位相比較回路ＰＨ１にフィードバックす
る。
発振回路Ｏ１１の奇数段の遅延セルの出力信号を選択信
号にしたがって選択し、該選択した信号を初段の遅延セ
ルＤ１１および位相比較回路ＰＨ１にフィードバックす
る。
【００８６】段数変更回路ＣＳＧ２は、選択信号ＳＥＬ
２に従って第２の電圧制御発振回路Ｏ２１の奇数段の遅
延セルの出力信号を選択して、該選択した発振信号を初
段の遅延セルＤ２１および位相比較回路ＰＨ２にフィー
ドバックする。
２に従って第２の電圧制御発振回路Ｏ２１の奇数段の遅
延セルの出力信号を選択して、該選択した発振信号を初
段の遅延セルＤ２１および位相比較回路ＰＨ２にフィー
ドバックする。
【００８７】これらの段数変更回路ＣＳＧ１およびＣＳ
Ｇ２を用いて、電圧制御発振回路Ｏ１１およびＯ２１の
発振周波数を変更する。これらの電圧制御発振回路Ｏ１
１およびＯ２１は動作特性がほぼ同じである。したがっ
て、例えば第１の電圧発振回路Ｏ１１の遅延段数を第２
の電圧制御発振回路Ｏ２１の遅延段数の２倍に設定する
と、第１の電圧制御発振回路Ｏ１１の発振周波数は、第
２の電圧制御発振回路の発振周波数の１／２倍となり、
基準クロック信号Ｃ１１およびＣ２１の周波数の比が、
１：２の場合においては、これらの電圧制御発振回路Ｏ
１１およびＯ２１をそれぞれ対応の基準クロック信号Ｃ
１１およびＣ２１の周波数で発振動作を行なわせる事が
できる。この場合、第１の電圧制御発振回路Ｏ１１が、
正確に第１の基準クロック信号Ｃ１１の周波数で発振動
作を行なうように電源制御電圧を調整することにより、
第２の電圧制御発振回路Ｏ２１をセンター周波数で発振
動作させることができる。
Ｇ２を用いて、電圧制御発振回路Ｏ１１およびＯ２１の
発振周波数を変更する。これらの電圧制御発振回路Ｏ１
１およびＯ２１は動作特性がほぼ同じである。したがっ
て、例えば第１の電圧発振回路Ｏ１１の遅延段数を第２
の電圧制御発振回路Ｏ２１の遅延段数の２倍に設定する
と、第１の電圧制御発振回路Ｏ１１の発振周波数は、第
２の電圧制御発振回路の発振周波数の１／２倍となり、
基準クロック信号Ｃ１１およびＣ２１の周波数の比が、
１：２の場合においては、これらの電圧制御発振回路Ｏ
１１およびＯ２１をそれぞれ対応の基準クロック信号Ｃ
１１およびＣ２１の周波数で発振動作を行なわせる事が
できる。この場合、第１の電圧制御発振回路Ｏ１１が、
正確に第１の基準クロック信号Ｃ１１の周波数で発振動
作を行なうように電源制御電圧を調整することにより、
第２の電圧制御発振回路Ｏ２１をセンター周波数で発振
動作させることができる。
【００８８】したがって、クロック信号Ｃ１１およびＣ
２１の周波数が異なる場合においても、電圧制御発振回
路Ｏ１１およびＯ２１をそれぞれ対応の基準クロック信
号の周波数に一致させて発振動作を行なわせ、かつ第１
の電圧制御発振回路Ｏ１１の電源制御電圧の制御に応じ
て、第２の電圧制御発振回路の発振特性を調整すること
により、正確に第２の電圧制御発振回路Ｏ２１をセンタ
ー周波数で発振させることができる。
２１の周波数が異なる場合においても、電圧制御発振回
路Ｏ１１およびＯ２１をそれぞれ対応の基準クロック信
号の周波数に一致させて発振動作を行なわせ、かつ第１
の電圧制御発振回路Ｏ１１の電源制御電圧の制御に応じ
て、第２の電圧制御発振回路の発振特性を調整すること
により、正確に第２の電圧制御発振回路Ｏ２１をセンタ
ー周波数で発振させることができる。
【００８９】なお、上述の周波数変更の構成により、第
２の電圧制御発振回路Ｏ２１をほほセンター周波数で発
振させることができる。これは第１および第２の位相ロ
ックループが同一動作特性を有している場合である。
２の電圧制御発振回路Ｏ２１をほほセンター周波数で発
振させることができる。これは第１および第２の位相ロ
ックループが同一動作特性を有している場合である。
【００９０】第１および第２の位相ロックループＬ１１
およびＬ２１の動作特性がずれている場合において、第
１および第２の基準クロック信号Ｃ１１およびＣ２１の
周波数が同じであれば、第２の電圧制御発振回路Ｏ２１
をセンター周波数で発振動作を行なわせる事ができる。
すなわち、第１の位相ロックループＬ１１において第１
の電圧制御発振回路Ｏ２１の電源制御電圧を調整してそ
の発振周波数を第１の基準クロック信号Ｃ１１と同一と
することにより、第２の電圧制御発振回路Ｏ２１の電源
電圧が、第１の基準クロック信号Ｃ１１の周波数、すな
わち第２の基準クロック信号Ｃ２１の周波数での発振を
行なうように調整されているため、第２の電圧制御発振
回路Ｏ２１の発振周波数をセンター周波数に設定して、
第２の基準クロック信号Ｃ２１に周波数追尾することが
できる。
およびＬ２１の動作特性がずれている場合において、第
１および第２の基準クロック信号Ｃ１１およびＣ２１の
周波数が同じであれば、第２の電圧制御発振回路Ｏ２１
をセンター周波数で発振動作を行なわせる事ができる。
すなわち、第１の位相ロックループＬ１１において第１
の電圧制御発振回路Ｏ２１の電源制御電圧を調整してそ
の発振周波数を第１の基準クロック信号Ｃ１１と同一と
することにより、第２の電圧制御発振回路Ｏ２１の電源
電圧が、第１の基準クロック信号Ｃ１１の周波数、すな
わち第２の基準クロック信号Ｃ２１の周波数での発振を
行なうように調整されているため、第２の電圧制御発振
回路Ｏ２１の発振周波数をセンター周波数に設定して、
第２の基準クロック信号Ｃ２１に周波数追尾することが
できる。
【００９１】一方、第１および第２の基準クロック信号
Ｃ１１およびＣ２１の周波数が異なる場合、第１の基準
クロック信号Ｃ１１に位相同期するように第１の電圧制
御発振回路Ｏ１１の電源電圧を調整することができる。
製造工程においてトランジスタパラメータがばらついた
場合においても、このバラツキは、第１の電圧制御発振
回路Ｏ１１の電源電圧の調整により補償することができ
る。第２の電圧制御発振回路Ｏ２１は、第２の基準クロ
ック信号Ｃ２１の周波数が、第１の基準クロック信号Ｃ
１１の周波数と異なるため、センター周波数でロックし
ないものの、トランジスタパラメータのバラツキは、電
源電圧の調整により補償することができ、第２の基準ク
ロック信号Ｃ２１に周波数追尾することができる。特に
第２の電圧制御発振回路Ｏ２１が制御電圧の変化に対し
て周波数変化が小さい「高感度」の発振回路の場合、第１
の位相ロックループＬ１１によりセンター周波数で発振
するように第２の電圧制御発振回路Ｏ２１の電源電圧を
調整した状態で、電圧レンジ中央値、すなわちセンター
周波数でロックするように周波数追尾させることができ
る。
Ｃ１１およびＣ２１の周波数が異なる場合、第１の基準
クロック信号Ｃ１１に位相同期するように第１の電圧制
御発振回路Ｏ１１の電源電圧を調整することができる。
製造工程においてトランジスタパラメータがばらついた
場合においても、このバラツキは、第１の電圧制御発振
回路Ｏ１１の電源電圧の調整により補償することができ
る。第２の電圧制御発振回路Ｏ２１は、第２の基準クロ
ック信号Ｃ２１の周波数が、第１の基準クロック信号Ｃ
１１の周波数と異なるため、センター周波数でロックし
ないものの、トランジスタパラメータのバラツキは、電
源電圧の調整により補償することができ、第２の基準ク
ロック信号Ｃ２１に周波数追尾することができる。特に
第２の電圧制御発振回路Ｏ２１が制御電圧の変化に対し
て周波数変化が小さい「高感度」の発振回路の場合、第１
の位相ロックループＬ１１によりセンター周波数で発振
するように第２の電圧制御発振回路Ｏ２１の電源電圧を
調整した状態で、電圧レンジ中央値、すなわちセンター
周波数でロックするように周波数追尾させることができ
る。
【００９２】以上のように、この発明の実施の形態１に
従えば、動作特性の同じ第１および第２の位相ロックル
ープを配置し、この第１の位相ロックループを、システ
ムクロックなどの第１の基準クロック信号に対し周波数
レンジのセンター値で発振するように制御電源電圧を生
成して電圧制御発振回路の電源電圧を調整し、この制御
電源電圧を第２の位相ロックループの電圧制御発振回路
の動作電源電圧として使用している。したがって、製造
工程完了後、このクロック発生回路の発振周波数のセン
ター周波数からのずれを、電源電圧調整により周波数ゲ
インの調整により補償できる。応じて、第２の位相ロッ
クループが、制御電圧のセンター値で発振するように周
波数特性が補正され、入力クロック信号に周波数追尾し
てセンター周波数で発振することが可能となる。
従えば、動作特性の同じ第１および第２の位相ロックル
ープを配置し、この第１の位相ロックループを、システ
ムクロックなどの第１の基準クロック信号に対し周波数
レンジのセンター値で発振するように制御電源電圧を生
成して電圧制御発振回路の電源電圧を調整し、この制御
電源電圧を第２の位相ロックループの電圧制御発振回路
の動作電源電圧として使用している。したがって、製造
工程完了後、このクロック発生回路の発振周波数のセン
ター周波数からのずれを、電源電圧調整により周波数ゲ
インの調整により補償できる。応じて、第２の位相ロッ
クループが、制御電圧のセンター値で発振するように周
波数特性が補正され、入力クロック信号に周波数追尾し
てセンター周波数で発振することが可能となる。
【００９３】また、周波数が異なる場合、第１および第
２の電圧制御発振回路の発振周波数を基準クロック信号
に応じて調整する事により、基準クロック信号の周波数
が異なる場合においても正確にセンター周波数で発振さ
せることができる。
２の電圧制御発振回路の発振周波数を基準クロック信号
に応じて調整する事により、基準クロック信号の周波数
が異なる場合においても正確にセンター周波数で発振さ
せることができる。
【００９４】したがって、第１の基準クロック信号と第
２の基準クロック信号の周波数が異なる場合において
も、第２の位相ロックループは第２の基準信号をセンタ
ー周波数からその発振周波数を調整して発振動作を行な
い、安定に位相同期した再生クロック信号を生成するこ
とができる。特に、システムクロック信号に対し、この
入力クロック信号が複数の位相および周波数を有するク
ロック／データ再生回路における再生クロック生成部に
おいて、その入力クロック信号にそれぞれに対して常に
センター周波数からの周波数補正により発振することが
でき、各入力クロック信号に対し安定に位相同期した再
生クロック信号を生成することができる。
２の基準クロック信号の周波数が異なる場合において
も、第２の位相ロックループは第２の基準信号をセンタ
ー周波数からその発振周波数を調整して発振動作を行な
い、安定に位相同期した再生クロック信号を生成するこ
とができる。特に、システムクロック信号に対し、この
入力クロック信号が複数の位相および周波数を有するク
ロック／データ再生回路における再生クロック生成部に
おいて、その入力クロック信号にそれぞれに対して常に
センター周波数からの周波数補正により発振することが
でき、各入力クロック信号に対し安定に位相同期した再
生クロック信号を生成することができる。
【００９５】すなわち、電圧制御発振回路は、その周波
数特性が製造工程完了後変化する場合においても、設計
値のセンター周波数をセンター周波数として発振させる
ことができ、複数の周波数の入力クロック信号に対し安
定に同期引込を行なって再生クロック信号を生成するこ
とができる。
数特性が製造工程完了後変化する場合においても、設計
値のセンター周波数をセンター周波数として発振させる
ことができ、複数の周波数の入力クロック信号に対し安
定に同期引込を行なって再生クロック信号を生成するこ
とができる。
【００９６】なお、第１のバイアス制御回路Ｂ１１にお
いて、制御電源電圧Ｖ１１を生成するＭＯＳトランジス
タＭ１３は、第１および第２の電圧制御発振回路Ｏ１１
およびＯ２１に対し動作電流を供給する必要があり、そ
の供給電流量はできるだけ大きく設定される。
いて、制御電源電圧Ｖ１１を生成するＭＯＳトランジス
タＭ１３は、第１および第２の電圧制御発振回路Ｏ１１
およびＯ２１に対し動作電流を供給する必要があり、そ
の供給電流量はできるだけ大きく設定される。
【００９７】［実施の形態２］図８は、この発明の実施
の形態２に従うクロック発生回路の構成を示す図であ
る。図８においても、このクロック発生回路は、基準ク
ロック信号Ｃ３１に位相同期したダミークロック信号Ｃ
Ｏ３１を生成する第１の位相ロックループＬ３１と、こ
の第１の位相ロックループＬ３１の制御電源電圧Ｖ３１
に従ってＶＣＯ特性（周波数ゲイン）が調整される第２
の位相ロックループＬ４１を含む。
の形態２に従うクロック発生回路の構成を示す図であ
る。図８においても、このクロック発生回路は、基準ク
ロック信号Ｃ３１に位相同期したダミークロック信号Ｃ
Ｏ３１を生成する第１の位相ロックループＬ３１と、こ
の第１の位相ロックループＬ３１の制御電源電圧Ｖ３１
に従ってＶＣＯ特性（周波数ゲイン）が調整される第２
の位相ロックループＬ４１を含む。
【００９８】第１の位相ロックループＬ３１は、実施の
形態１と同様、基準クロック信号Ｃ３１と再生クロック
信号ＣＯ３１との位相差を比較する位相比較回路ＰＨ１
と、その位相比較回路ＰＨ１の出力信号に従って制御電
圧ＶＣを生成するチャージポンプ／ローパスフィルタＣ
ＰＬＰ１と、このチャージポンプ／ローパスフィルタＣ
ＰＬＰ１の出力信号に従って制御電源電圧Ｖ３１を電源
供給線ＰＳ２上に生成するバイアス制御回路Ｂ３１と、
電源供給線ＰＳ２上の制御電源電圧Ｖ３１を動作電源電
圧として受けて動作して自走発振する電圧制御発振回路
（リングオシレータ）Ｏ３１を含む。
形態１と同様、基準クロック信号Ｃ３１と再生クロック
信号ＣＯ３１との位相差を比較する位相比較回路ＰＨ１
と、その位相比較回路ＰＨ１の出力信号に従って制御電
圧ＶＣを生成するチャージポンプ／ローパスフィルタＣ
ＰＬＰ１と、このチャージポンプ／ローパスフィルタＣ
ＰＬＰ１の出力信号に従って制御電源電圧Ｖ３１を電源
供給線ＰＳ２上に生成するバイアス制御回路Ｂ３１と、
電源供給線ＰＳ２上の制御電源電圧Ｖ３１を動作電源電
圧として受けて動作して自走発振する電圧制御発振回路
（リングオシレータ）Ｏ３１を含む。
【００９９】この電圧制御発振回路Ｏ３１は、奇数段の
リング状に接続される遅延セルＤ３１−Ｄ３ｎを含む。
遅延セルＤ３１−Ｄ３ｎの各々は同一構成を有するた
め、図８においては、最終段の遅延セルＤ３ｎの構成要
素に対して参照番号を付す。
リング状に接続される遅延セルＤ３１−Ｄ３ｎを含む。
遅延セルＤ３１−Ｄ３ｎの各々は同一構成を有するた
め、図８においては、最終段の遅延セルＤ３ｎの構成要
素に対して参照番号を付す。
【０１００】遅延セルＤ３ｎは、前段の遅延セルの初期
信号に従って電源供給線ＰＳ２上の制御電源電圧Ｖ３１
を内部出力ノードに伝達するＰチャネルＭＯＳトランジ
スタＭ３５と、前段の遅延セルの出力信号に従って導通
し内部ノードを接地電位レベルに放電するＮチャネルＭ
ＯＳトランジスタＭ３６を含む。すなわち、この遅延セ
ルＤ３１−Ｄ３ｎの各々は、ＣＭＯＳインバータで構成
され、これらの遅延セルＤ３１−Ｄ３ｎの動作電源電圧
および動作電流が、電源供給線ＰＳ２上の制御電源電圧
Ｖ３１により調整される。
信号に従って電源供給線ＰＳ２上の制御電源電圧Ｖ３１
を内部出力ノードに伝達するＰチャネルＭＯＳトランジ
スタＭ３５と、前段の遅延セルの出力信号に従って導通
し内部ノードを接地電位レベルに放電するＮチャネルＭ
ＯＳトランジスタＭ３６を含む。すなわち、この遅延セ
ルＤ３１−Ｄ３ｎの各々は、ＣＭＯＳインバータで構成
され、これらの遅延セルＤ３１−Ｄ３ｎの動作電源電圧
および動作電流が、電源供給線ＰＳ２上の制御電源電圧
Ｖ３１により調整される。
【０１０１】バイアス制御回路Ｂ３１は、図２（Ａ）に
示す実施の形態１のバイアス制御回路Ｂ１１と同様の構
成を有し、チャージポンプ／ローパスフィルタＣＰＬＰ
１からの制御電圧に従って、出力部のＰチャネルＭＯＳ
トランジスタを介して電源供給線ＰＳ２に動作電流／電
圧を伝達する。この第１の位相ロックループＬ３１にお
いて、予め定められた電源電位の条件下で、たとえばシ
ステムクロックである基準クロック信号Ｃ３１とダミー
再生クロック信号ＣＯ３１とが位相同期した場合、電圧
制御発振回路Ｏ３１は、周波数レンジのセンター周波数
で自走発振するように、設計時において最適化されてい
る。
示す実施の形態１のバイアス制御回路Ｂ１１と同様の構
成を有し、チャージポンプ／ローパスフィルタＣＰＬＰ
１からの制御電圧に従って、出力部のＰチャネルＭＯＳ
トランジスタを介して電源供給線ＰＳ２に動作電流／電
圧を伝達する。この第１の位相ロックループＬ３１にお
いて、予め定められた電源電位の条件下で、たとえばシ
ステムクロックである基準クロック信号Ｃ３１とダミー
再生クロック信号ＣＯ３１とが位相同期した場合、電圧
制御発振回路Ｏ３１は、周波数レンジのセンター周波数
で自走発振するように、設計時において最適化されてい
る。
【０１０２】位相比較回路ＰＨ１およびチャージポンプ
／ローパスフィルタＣＰＬＰ１の構成は、図１に示す実
施の形態１の構成と同様である。
／ローパスフィルタＣＰＬＰ１の構成は、図１に示す実
施の形態１の構成と同様である。
【０１０３】第２の位相ロックループＬ４１は、図１に
示す実施の形態１と同様、再生クロック信号ＣＯ４１と
入力クロック信号Ｃ４１の位相差を検出する位相比較回
路ＰＨ２と、この位相比較回路ＰＨ２の出力信号に従っ
てチャージポンプ動作を行ないかつ積分動作を行なうチ
ャージポンプ／ローパスフィルタＣＰＬＰ２と、このチ
ャージポンプ／ローパスフィルタＣＰＬＰ２からの制御
電圧に従ってバイアス電圧Ｖ４１およびＶ４２を生成す
るバイアス制御回路Ｂ４１と、電源供給線ＰＳ２上の制
御電圧Ｖ３１を動作電源電圧として受け、かつバイアス
電圧Ｖ４１およびＶ４２によりその動作電流が調整され
る電圧制御発振回路Ｏ４１を含む。
示す実施の形態１と同様、再生クロック信号ＣＯ４１と
入力クロック信号Ｃ４１の位相差を検出する位相比較回
路ＰＨ２と、この位相比較回路ＰＨ２の出力信号に従っ
てチャージポンプ動作を行ないかつ積分動作を行なうチ
ャージポンプ／ローパスフィルタＣＰＬＰ２と、このチ
ャージポンプ／ローパスフィルタＣＰＬＰ２からの制御
電圧に従ってバイアス電圧Ｖ４１およびＶ４２を生成す
るバイアス制御回路Ｂ４１と、電源供給線ＰＳ２上の制
御電圧Ｖ３１を動作電源電圧として受け、かつバイアス
電圧Ｖ４１およびＶ４２によりその動作電流が調整され
る電圧制御発振回路Ｏ４１を含む。
【０１０４】位相比較回路ＰＨ２およびチャージポンプ
／ローパスフィルタＣＰＬＰ２は、それぞれ位相比較回
路ＰＨ１およびチャージポンプ／ローパスフィルタＣＰ
ＬＰ１と同様の構成を有する。また、バイアス制御回路
Ｂ４１も、図２（Ｂ）に示す実施の形態１のバイアス制
御回路Ｂ２１と同様の構成を有し、チャージポンプ／ロ
ーパスフィルタＣＰＬＰ２からの制御電圧に従って電流
を生成し、その電流を電圧に変換してバイアス電圧Ｖ４
１およびＶ４２を生成する。
／ローパスフィルタＣＰＬＰ２は、それぞれ位相比較回
路ＰＨ１およびチャージポンプ／ローパスフィルタＣＰ
ＬＰ１と同様の構成を有する。また、バイアス制御回路
Ｂ４１も、図２（Ｂ）に示す実施の形態１のバイアス制
御回路Ｂ２１と同様の構成を有し、チャージポンプ／ロ
ーパスフィルタＣＰＬＰ２からの制御電圧に従って電流
を生成し、その電流を電圧に変換してバイアス電圧Ｖ４
１およびＶ４２を生成する。
【０１０５】電圧制御発振回路Ｏ４１は、リング状に接
続される奇数段の遅延セルＤ４１−Ｄ４ｎを含む。これ
らの遅延セルＤ４１−Ｄ４ｎは同一構成を有するため、
図８において、最終段の遅延セルＤ４ｎに対する構成要
素に対し参照番号を付す。遅延セルＤ４ｎは、前段の遅
延セルが出力信号に従って選択的に導通し、導通時電源
供給線ＰＳ２上の制御電源電圧Ｖ３１をその内部出力ノ
ードに伝達するＰチャネルＭＯＳトランジスタＭ４５
と、前段の遅延セルの出力信号に従って選択的に導通
し、その内部出力ノードを接地電位レベルに放電するＮ
チャネルＭＯＳトランジスタＭ４６を含む、Ｐチャネル
ＭＯＳトランジスタＭ４５はそのバックゲートにバイア
ス電圧Ｖ４１を受け、ＮチャネルＭＯＳトランジスタ４
６は、バックゲートにバイアス電圧Ｖ４２を受ける。
続される奇数段の遅延セルＤ４１−Ｄ４ｎを含む。これ
らの遅延セルＤ４１−Ｄ４ｎは同一構成を有するため、
図８において、最終段の遅延セルＤ４ｎに対する構成要
素に対し参照番号を付す。遅延セルＤ４ｎは、前段の遅
延セルが出力信号に従って選択的に導通し、導通時電源
供給線ＰＳ２上の制御電源電圧Ｖ３１をその内部出力ノ
ードに伝達するＰチャネルＭＯＳトランジスタＭ４５
と、前段の遅延セルの出力信号に従って選択的に導通
し、その内部出力ノードを接地電位レベルに放電するＮ
チャネルＭＯＳトランジスタＭ４６を含む、Ｐチャネル
ＭＯＳトランジスタＭ４５はそのバックゲートにバイア
ス電圧Ｖ４１を受け、ＮチャネルＭＯＳトランジスタ４
６は、バックゲートにバイアス電圧Ｖ４２を受ける。
【０１０６】電圧制御発振回路Ｏ３１およびＯ４１は、
同一電源電圧および同一バックゲートバイアス条件下に
おいては、センター周波数で発振するように予め設計時
に最適化される。電圧制御発振回路Ｏ３１において、遅
延セルＤ３１−Ｄ３ｎそれぞれにおいて、ＭＯＳトラン
ジスタＭ３５およびＭ３６のバックゲートは、それぞれ
のソースに結合され、基板効果は抑制される。
同一電源電圧および同一バックゲートバイアス条件下に
おいては、センター周波数で発振するように予め設計時
に最適化される。電圧制御発振回路Ｏ３１において、遅
延セルＤ３１−Ｄ３ｎそれぞれにおいて、ＭＯＳトラン
ジスタＭ３５およびＭ３６のバックゲートは、それぞれ
のソースに結合され、基板効果は抑制される。
【０１０７】第２の位相ロックループＬ４１において
は、バイアス電圧Ｖ４１およびＶ４２に従ってＭＯＳト
ランジスタＭ４５およびＭ４６のバックゲート電圧が調
整され、それらのしきい値電圧の絶対値が調整される。
このしきい値電圧の調整により、ＭＯＳトランジスタＭ
４５およびＭ４６のコンダクタンスが、同一ゲート電圧
下においても変化し、応じて動作電流が変更され、遅延
セルＤ４１−Ｄ４ｎそれぞれの遅延時間が変更される。
は、バイアス電圧Ｖ４１およびＶ４２に従ってＭＯＳト
ランジスタＭ４５およびＭ４６のバックゲート電圧が調
整され、それらのしきい値電圧の絶対値が調整される。
このしきい値電圧の調整により、ＭＯＳトランジスタＭ
４５およびＭ４６のコンダクタンスが、同一ゲート電圧
下においても変化し、応じて動作電流が変更され、遅延
セルＤ４１−Ｄ４ｎそれぞれの遅延時間が変更される。
【０１０８】この構成においては、第２の電圧制御発振
回路Ｏ４１は、遅延セルのＭＯＳトランジスタの基板電
位を調整しており、一方、第１の電圧制御発振回路Ｏ３
１は、遅延セルのＭＯＳトランジスタの基板効果は抑制
されている。したがって、これらの電圧制御発振回路Ｏ
３１およびＯ４１の動作特性が異なるものの、第２の電
圧制御発振回路Ｏ４１は、「高感度」の発振回路であ
り、基準クロック信号Ｃ３１およびＣ４１の周波数が異
なる場合および周波数が同一の場合において、第２の電
圧制御発振回路Ｏ４１を電圧レンジの中央値のセンター
周波数で発振するように第１の電圧制御発振回路Ｏ３１
の制御電源電圧を調整する事により、第２の電圧制御発
振回路Ｏ４１に正確に第２の基準クロック信号に周波数
追尾させることができる。
回路Ｏ４１は、遅延セルのＭＯＳトランジスタの基板電
位を調整しており、一方、第１の電圧制御発振回路Ｏ３
１は、遅延セルのＭＯＳトランジスタの基板効果は抑制
されている。したがって、これらの電圧制御発振回路Ｏ
３１およびＯ４１の動作特性が異なるものの、第２の電
圧制御発振回路Ｏ４１は、「高感度」の発振回路であ
り、基準クロック信号Ｃ３１およびＣ４１の周波数が異
なる場合および周波数が同一の場合において、第２の電
圧制御発振回路Ｏ４１を電圧レンジの中央値のセンター
周波数で発振するように第１の電圧制御発振回路Ｏ３１
の制御電源電圧を調整する事により、第２の電圧制御発
振回路Ｏ４１に正確に第２の基準クロック信号に周波数
追尾させることができる。
【０１０９】バックゲートバイアスを制御することによ
り電圧制御発振回路Ｏ４１の発振周波数を制御する場
合、制御電圧すなわちバイアス電圧Ｖ４１およびＶ４２
が大きく変化しても、そのしきい値電圧の変化量は小さ
く、電圧制御発振回路Ｏ４１の制御電圧に対する周波数
ゲインは、第１の電圧制御発振回路Ｏ３１のそれに比べ
て小さい。
り電圧制御発振回路Ｏ４１の発振周波数を制御する場
合、制御電圧すなわちバイアス電圧Ｖ４１およびＶ４２
が大きく変化しても、そのしきい値電圧の変化量は小さ
く、電圧制御発振回路Ｏ４１の制御電圧に対する周波数
ゲインは、第１の電圧制御発振回路Ｏ３１のそれに比べ
て小さい。
【０１１０】第１の位相ロックループＬ３１において
は、一定周期を有する第１の基準クロック信号Ｃ３１に
従って、その再生クロック信号ＣＯ３１の位相／周波数
が調整される。この調整動作時において、バイアス制御
回路Ｂ３１からの制御電源電圧Ｖ３１が、基準クロック
信号Ｃ３１と再生クロック信号ＣＯ３１との位相差に応
じて変更される。
は、一定周期を有する第１の基準クロック信号Ｃ３１に
従って、その再生クロック信号ＣＯ３１の位相／周波数
が調整される。この調整動作時において、バイアス制御
回路Ｂ３１からの制御電源電圧Ｖ３１が、基準クロック
信号Ｃ３１と再生クロック信号ＣＯ３１との位相差に応
じて変更される。
【０１１１】この場合、先の図２（Ａ）に示すバイアス
制御回路Ｂ１１と同様、チャージポンプ／ローパスフィ
ルタＣＰＬＰ１からの制御電圧が高くなると、バイアス
制御回路Ｂ３１の出力電流が増大し、その制御電源電圧
Ｖ３１の電圧レベルも上昇する。したがって、電圧制御
発振回路Ｏ３１において、遅延セルＤ３１−Ｄ３ｎの駆
動電流が増加し、その遅延量が小さくなり、発振周波数
が高くなる。逆に、バイアス制御回路Ｂ３１の駆動する
電流量が少なくなり、また制御電源電圧Ｖ３１の電圧レ
ベルが低下すると、これらの遅延セルＤ３１−Ｄ３ｎの
駆動電流量が低減され、応じて遅延量が増大し、電圧制
御発振回路Ｏ３１の発振周波数が低下する。
制御回路Ｂ１１と同様、チャージポンプ／ローパスフィ
ルタＣＰＬＰ１からの制御電圧が高くなると、バイアス
制御回路Ｂ３１の出力電流が増大し、その制御電源電圧
Ｖ３１の電圧レベルも上昇する。したがって、電圧制御
発振回路Ｏ３１において、遅延セルＤ３１−Ｄ３ｎの駆
動電流が増加し、その遅延量が小さくなり、発振周波数
が高くなる。逆に、バイアス制御回路Ｂ３１の駆動する
電流量が少なくなり、また制御電源電圧Ｖ３１の電圧レ
ベルが低下すると、これらの遅延セルＤ３１−Ｄ３ｎの
駆動電流量が低減され、応じて遅延量が増大し、電圧制
御発振回路Ｏ３１の発振周波数が低下する。
【０１１２】電圧制御発振回路Ｏ３１が、基準クロック
信号Ｃ３１と再生クロック信号ＣＯ３１が位相同期した
場合には、設計値のセンター周波数で自走発振するよう
に、所定の電源電圧レベル条件下において、電圧制御発
振回路Ｏ３１は最適設定されている。したがって、製造
工程において、トランジスタパラメータなどがばらつい
ても、この電圧制御発振回路Ｏ３１は、第１の基準クロ
ック信号に対するロック状態での発振周波数は、センタ
ー周波数となる。すなわち、制御電源電圧Ｖ３１の電圧
レベルが高くなると、電圧制御発振回路Ｏ３１の制御電
圧に対する周波数ゲインが高くなり、また逆に、制御電
源電圧Ｖ３１が低くなると、電圧制御発振回路Ｏ３１の
制御電圧に対する周波数ゲインが低くなる。これによ
り、高速のＶＣＯ特性を有する電圧制御発振回路および
低速のＶＣＯ特性を有する電圧制御発振回路Ｏ３１のＶ
ＣＯ特性を調整する。
信号Ｃ３１と再生クロック信号ＣＯ３１が位相同期した
場合には、設計値のセンター周波数で自走発振するよう
に、所定の電源電圧レベル条件下において、電圧制御発
振回路Ｏ３１は最適設定されている。したがって、製造
工程において、トランジスタパラメータなどがばらつい
ても、この電圧制御発振回路Ｏ３１は、第１の基準クロ
ック信号に対するロック状態での発振周波数は、センタ
ー周波数となる。すなわち、制御電源電圧Ｖ３１の電圧
レベルが高くなると、電圧制御発振回路Ｏ３１の制御電
圧に対する周波数ゲインが高くなり、また逆に、制御電
源電圧Ｖ３１が低くなると、電圧制御発振回路Ｏ３１の
制御電圧に対する周波数ゲインが低くなる。これによ
り、高速のＶＣＯ特性を有する電圧制御発振回路および
低速のＶＣＯ特性を有する電圧制御発振回路Ｏ３１のＶ
ＣＯ特性を調整する。
【０１１３】この場合、遅延セルＤ３１−Ｄ３ｎにおけ
る駆動電流を直接制御しており、この制御電圧に対する
周波数ゲインの変化は比較的大きい。
る駆動電流を直接制御しており、この制御電圧に対する
周波数ゲインの変化は比較的大きい。
【０１１４】第２の位相ロックループＬ４１において
も、この再生クロック信号ＣＯ４１と入力クロック信号
Ｃ４１の位相差に応じてバイアス電圧Ｖ４１およびＶ４
２の電圧レベルが調整される。一般に、ＭＯＳトランジ
スタにおいては、バックゲートバイアスが深くなると、
そのしきい値電圧の絶対値が大きくなる。
も、この再生クロック信号ＣＯ４１と入力クロック信号
Ｃ４１の位相差に応じてバイアス電圧Ｖ４１およびＶ４
２の電圧レベルが調整される。一般に、ＭＯＳトランジ
スタにおいては、バックゲートバイアスが深くなると、
そのしきい値電圧の絶対値が大きくなる。
【０１１５】これらのバイアス電圧Ｖ４１およびＶ４２
は、図２（Ｂ）に示すバイアス制御回路Ｂ２１と同様の
構成のバイアス制御回路Ｂ４１から生成されており、正
の電圧である。この場合、バイアス電圧Ｖ４１の電圧レ
ベルが高くなると、ＰチャネルＭＯＳトランジスタＭ４
５のバックゲートバイアスが浅くなり、このＭＯＳトラ
ンジスタＭ４５のしきい値電圧の絶対値が小さくなる。
バイアス電圧Ｖ４１の電圧レベルが低くなると、Ｐチャ
ネルＭＯＳトランジスタＭ４５のバックゲートバイアス
が相対的に深くなり、そのしきい値電圧の絶対値が大き
くなる。
は、図２（Ｂ）に示すバイアス制御回路Ｂ２１と同様の
構成のバイアス制御回路Ｂ４１から生成されており、正
の電圧である。この場合、バイアス電圧Ｖ４１の電圧レ
ベルが高くなると、ＰチャネルＭＯＳトランジスタＭ４
５のバックゲートバイアスが浅くなり、このＭＯＳトラ
ンジスタＭ４５のしきい値電圧の絶対値が小さくなる。
バイアス電圧Ｖ４１の電圧レベルが低くなると、Ｐチャ
ネルＭＯＳトランジスタＭ４５のバックゲートバイアス
が相対的に深くなり、そのしきい値電圧の絶対値が大き
くなる。
【０１１６】ＮチャネルＭＯＳトランジスタＭ４６にお
いても、バイアス電圧Ｖ４２が高くなると、そのバック
ゲートバイアスが浅くなり、そのしきい値電圧が低くな
り、一方、バイアス電圧Ｖ４２が低くなると、バックゲ
ートバイアスが深くなり、そのしきい値電圧が大きくな
る。
いても、バイアス電圧Ｖ４２が高くなると、そのバック
ゲートバイアスが浅くなり、そのしきい値電圧が低くな
り、一方、バイアス電圧Ｖ４２が低くなると、バックゲ
ートバイアスが深くなり、そのしきい値電圧が大きくな
る。
【０１１７】これらのバイアス電圧Ｖ４１およびＶ４２
は、ＭＯＳトランジスタＭ４５およびＭ４６の基板とソ
ース／ドレインの間のＰＮ接合が順方向にバイアスされ
ない電圧レベルに設定される。したがって、このバイア
ス電圧Ｖ４１およびＶ４２は、その電圧レベルの変化範
囲が比較的狭く、電圧制御発振回路Ｏ４１の制御電圧に
対する周波数ゲインは比較的小さい。すなわち電圧制御
発振回路Ｏ４１は、制御電圧の変化に対し発振周波数の
変化が小さい「高感度」の電圧制御発振回路である。
は、ＭＯＳトランジスタＭ４５およびＭ４６の基板とソ
ース／ドレインの間のＰＮ接合が順方向にバイアスされ
ない電圧レベルに設定される。したがって、このバイア
ス電圧Ｖ４１およびＶ４２は、その電圧レベルの変化範
囲が比較的狭く、電圧制御発振回路Ｏ４１の制御電圧に
対する周波数ゲインは比較的小さい。すなわち電圧制御
発振回路Ｏ４１は、制御電圧の変化に対し発振周波数の
変化が小さい「高感度」の電圧制御発振回路である。
【０１１８】これらのバイアス電圧Ｖ４１およびＶ４２
により、電圧制御発振回路Ｏ４１の駆動電流を調整す
る。制御電源電圧Ｖ３１は、電圧制御発振回路Ｏ３１が
センター周波数で自走発振するようにその電圧レベルが
調整されている。これらの電圧制御発振回路Ｏ３１およ
びＯ４１の設計時での周波数特性は同一とされており、
したがって、第１の電圧制御発振回路Ｏ３１の周波数ゲ
インが低くされている場合には、第２の電圧制御発振回
路Ｏ４１の制御電圧に対する周波数ゲインも低くされ、
一方、第１の電圧制御発振回路Ｏ３１の制御電圧に対す
る周波数ゲインが低くされる場合には、第２の電圧制御
発振回路Ｏ４１の周波数ゲインも小さくされる。したが
って、製造後において、電圧制御発振回路Ｏ３１の周波
数特性の調整により、第２の電圧制御発振回路Ｏ４１の
周波数ゲインが調整され、クロック信号Ｃ３１およびＣ
４１が同一周波数の場合、第２の電圧制御発振回路Ｏ４
１も、そのセンター周波数で発振する。また、これらの
クロック信号Ｃ３１およびＣ４１の周波数が異なる場合
においても、先に説明したように、第１の電圧制御発振
回路Ｏ３１は、正確に第１の基準クロック信号Ｃ３１に
位相同期したクロック信号を再生しており、第２の電圧
制御発振回路Ｏ４１の電源電圧が電圧レンジの中央値で
発振するように調整されており、第２の電圧制御発振回
路Ｏ４１は「高感度」の発振回路であり、電圧レンジの
中央値のセンター周波数でロックするように第２の基準
クロック信号Ｃ４１に周波数追尾することができる。し
たがって、クロック信号Ｃ３１およびＣ４１の周波数が
同じ場合および異なる場合のいずれにおいても、製造工
程時においてトランジスタパラメータがばらついても、
正確に、この第２の電圧制御発振回路Ｏ４１を、設計値
のセンター周波数で発振させることができる。
により、電圧制御発振回路Ｏ４１の駆動電流を調整す
る。制御電源電圧Ｖ３１は、電圧制御発振回路Ｏ３１が
センター周波数で自走発振するようにその電圧レベルが
調整されている。これらの電圧制御発振回路Ｏ３１およ
びＯ４１の設計時での周波数特性は同一とされており、
したがって、第１の電圧制御発振回路Ｏ３１の周波数ゲ
インが低くされている場合には、第２の電圧制御発振回
路Ｏ４１の制御電圧に対する周波数ゲインも低くされ、
一方、第１の電圧制御発振回路Ｏ３１の制御電圧に対す
る周波数ゲインが低くされる場合には、第２の電圧制御
発振回路Ｏ４１の周波数ゲインも小さくされる。したが
って、製造後において、電圧制御発振回路Ｏ３１の周波
数特性の調整により、第２の電圧制御発振回路Ｏ４１の
周波数ゲインが調整され、クロック信号Ｃ３１およびＣ
４１が同一周波数の場合、第２の電圧制御発振回路Ｏ４
１も、そのセンター周波数で発振する。また、これらの
クロック信号Ｃ３１およびＣ４１の周波数が異なる場合
においても、先に説明したように、第１の電圧制御発振
回路Ｏ３１は、正確に第１の基準クロック信号Ｃ３１に
位相同期したクロック信号を再生しており、第２の電圧
制御発振回路Ｏ４１の電源電圧が電圧レンジの中央値で
発振するように調整されており、第２の電圧制御発振回
路Ｏ４１は「高感度」の発振回路であり、電圧レンジの
中央値のセンター周波数でロックするように第２の基準
クロック信号Ｃ４１に周波数追尾することができる。し
たがって、クロック信号Ｃ３１およびＣ４１の周波数が
同じ場合および異なる場合のいずれにおいても、製造工
程時においてトランジスタパラメータがばらついても、
正確に、この第２の電圧制御発振回路Ｏ４１を、設計値
のセンター周波数で発振させることができる。
【０１１９】また、第１の制御発振回路Ｏ３１は、制御
電圧に対する周波数ゲインが比較的大きく、一方、第２
の電圧制御発振回路Ｏ４１は、バックゲートバイアス調
整型発振回路であり、その制御電圧に対する周波数ゲイ
ンは小さい。したがって、第１の電圧制御発振回路Ｏ３
１の周波数ゲインを変化させた場合、第２の電圧制御発
振回路Ｏ４１の動作電源電圧調整により、その周波数ゲ
インを大きく変化させることができる（しきい値電圧調
整の場合の周波数ゲインに比べて）。したがって、第２
の電圧制御発振回路Ｏ４１の周波数ゲインを、大きく変
更することができる。
電圧に対する周波数ゲインが比較的大きく、一方、第２
の電圧制御発振回路Ｏ４１は、バックゲートバイアス調
整型発振回路であり、その制御電圧に対する周波数ゲイ
ンは小さい。したがって、第１の電圧制御発振回路Ｏ３
１の周波数ゲインを変化させた場合、第２の電圧制御発
振回路Ｏ４１の動作電源電圧調整により、その周波数ゲ
インを大きく変化させることができる（しきい値電圧調
整の場合の周波数ゲインに比べて）。したがって、第２
の電圧制御発振回路Ｏ４１の周波数ゲインを、大きく変
更することができる。
【０１２０】したがって、第２の位相ロックループにお
いて、製造後のロック周波数が設計値のセンター周波数
よりも大きくずれる場合においても、電圧制御発振回路
Ｏ４１の周波数ゲインを、制御電源電圧Ｖ３１により大
きく変更することができ、大きく設計周波数からずれる
ロック周波数を設計センター周波数に設定することがで
きる。したがって、そのセンター周波数の補正可能な周
波数範囲をより拡大することができ、広い周波数範囲に
わたって安定に動作する位相同期ループを実現すること
ができる。
いて、製造後のロック周波数が設計値のセンター周波数
よりも大きくずれる場合においても、電圧制御発振回路
Ｏ４１の周波数ゲインを、制御電源電圧Ｖ３１により大
きく変更することができ、大きく設計周波数からずれる
ロック周波数を設計センター周波数に設定することがで
きる。したがって、そのセンター周波数の補正可能な周
波数範囲をより拡大することができ、広い周波数範囲に
わたって安定に動作する位相同期ループを実現すること
ができる。
【０１２１】また、図８に示すクロック発生回路の構成
においても、入力クロック信号Ｃ４１と基準クロック信
号Ｃ３１の周波数および位相が異なる場合においても、
電源制御発振回路Ｏ４１の基準クロック信号（システム
クロック信号）に対するロック周波数がセンター周波数
に設定されており、安定に、周波数の異なる入力クロッ
ク信号に対しても位相同期したクロック信号を再生する
ことができる。
においても、入力クロック信号Ｃ４１と基準クロック信
号Ｃ３１の周波数および位相が異なる場合においても、
電源制御発振回路Ｏ４１の基準クロック信号（システム
クロック信号）に対するロック周波数がセンター周波数
に設定されており、安定に、周波数の異なる入力クロッ
ク信号に対しても位相同期したクロック信号を再生する
ことができる。
【０１２２】なお、段数変更回路ＣＳＧ１およびＣＳＧ
２は、奇数段の遅延セルの出力信号を選択している。し
かしながら、この電圧制御発振回路を差動増幅回路で構
成する場合、ディレイドロックトループの場合のように
偶数段の差動増幅回路をリング状に接続して発振回路を
構成することができるため、この場合においては、偶数
段の差動増幅回路の出力信号を選択して初段の遅延セル
（差動増幅回路）へフィードバックしてもよい。
２は、奇数段の遅延セルの出力信号を選択している。し
かしながら、この電圧制御発振回路を差動増幅回路で構
成する場合、ディレイドロックトループの場合のように
偶数段の差動増幅回路をリング状に接続して発振回路を
構成することができるため、この場合においては、偶数
段の差動増幅回路の出力信号を選択して初段の遅延セル
（差動増幅回路）へフィードバックしてもよい。
【０１２３】以上のように、この発明の実施の形態２に
従えば、第１の位相ロックループにおいてセンター周波
数で電圧制御発振回路が自走発振するように調整される
動作電源電圧を、第２の位相ロックループの電源制御発
振回路の電源電圧として利用してその周波数ゲインを調
整しており、製造時のパラメータのバラツキにより、製
造後のロック周波数が設計値のセンター周波数から大き
くずれる場合においても、安定にセンター周波数で発振
する電圧制御発振回路を実現することができる。
従えば、第１の位相ロックループにおいてセンター周波
数で電圧制御発振回路が自走発振するように調整される
動作電源電圧を、第２の位相ロックループの電源制御発
振回路の電源電圧として利用してその周波数ゲインを調
整しており、製造時のパラメータのバラツキにより、製
造後のロック周波数が設計値のセンター周波数から大き
くずれる場合においても、安定にセンター周波数で発振
する電圧制御発振回路を実現することができる。
【０１２４】また、第２の位相ロックループにおいてバ
ックゲートバイアス調整型の電圧制御発振回路を用いて
おり、その周波数ゲインは小さいため、センター周波数
の補正範囲をより広くすることができる。
ックゲートバイアス調整型の電圧制御発振回路を用いて
おり、その周波数ゲインは小さいため、センター周波数
の補正範囲をより広くすることができる。
【０１２５】［実施の形態３］図９は、この発明の実施
の形態３に従うクロック発生回路の構成を概略的に示す
図である。図９において、このクロック発生回路は、２
つの位相ロックループＬ５１およびＬ６１を含む。第１
の位相ロックループＬ５１は、ダミー再生クロック信号
ＣＯ５１と基準クロック信号Ｃ５１の位相を比較する位
相比較回路ＰＨａと、位相比較回路の出力信号に従って
チャージポンプおよびローパスフィルタ処理を行なうチ
ャージポンプ／ループフィルタＣＰＬＰａと、チャージ
ポンプ／ループフィルタＣＰＬＰａの出力信号に従って
バイアス電圧ＶＥ５を生成するバイアス制御回路Ｂ５１
と、バイアス制御回路Ｂ５１の出力電圧をバッファ処理
して電源供給線ＰＳ３に伝達するアナログバッファＥ５
１と、アナログバッファＥ５１の出力電圧Ｖ５１を動作
電源電圧として受けて発振動作を行なう電圧制御発振回
路Ｏ５１を含む。
の形態３に従うクロック発生回路の構成を概略的に示す
図である。図９において、このクロック発生回路は、２
つの位相ロックループＬ５１およびＬ６１を含む。第１
の位相ロックループＬ５１は、ダミー再生クロック信号
ＣＯ５１と基準クロック信号Ｃ５１の位相を比較する位
相比較回路ＰＨａと、位相比較回路の出力信号に従って
チャージポンプおよびローパスフィルタ処理を行なうチ
ャージポンプ／ループフィルタＣＰＬＰａと、チャージ
ポンプ／ループフィルタＣＰＬＰａの出力信号に従って
バイアス電圧ＶＥ５を生成するバイアス制御回路Ｂ５１
と、バイアス制御回路Ｂ５１の出力電圧をバッファ処理
して電源供給線ＰＳ３に伝達するアナログバッファＥ５
１と、アナログバッファＥ５１の出力電圧Ｖ５１を動作
電源電圧として受けて発振動作を行なう電圧制御発振回
路Ｏ５１を含む。
【０１２６】電圧制御発振回路Ｏ５１から、ダミー再生
クロック信号ＣＯ５１が生成されて位相比較回路ＰＨａ
へフィードバックされる。アナログバッファＥ５１は、
たとえばボルテージフォロワ等のゲイン１のアナログ増
幅回路で構成される。
クロック信号ＣＯ５１が生成されて位相比較回路ＰＨａ
へフィードバックされる。アナログバッファＥ５１は、
たとえばボルテージフォロワ等のゲイン１のアナログ増
幅回路で構成される。
【０１２７】第２の位相ロックループＬ６１は、再生ク
ロック信号ＣＯ６１と入力クロック信号Ｃ６１の位相を
比較する位相比較回路ＰＨｂと、位相比較回路ＰＨｂの
出力信号に従ってチャージポンプおよび積分操作（ロー
パスフィルタ処理）を行なうチャージポンプ／ループフ
ィルタＣＰＬＰｂと、チャージポンプ／ループフィルタ
ＣＰＬＰｂの出力する制御電圧に従ってバイアス電圧Ｖ
６１およびＶ６２を生成するバイアス制御回路Ｂ６１
と、これらのバイアス電圧Ｖ６１およびＶ６２に従って
動作電流が調整される電圧制御発振回路Ｏ６１を含む。
この電圧制御発振回路Ｏ６１から、再生クロック信号Ｃ
Ｏ６１が生成されかつ位相比較回路ＰＨｂにフィードバ
ックされる。
ロック信号ＣＯ６１と入力クロック信号Ｃ６１の位相を
比較する位相比較回路ＰＨｂと、位相比較回路ＰＨｂの
出力信号に従ってチャージポンプおよび積分操作（ロー
パスフィルタ処理）を行なうチャージポンプ／ループフ
ィルタＣＰＬＰｂと、チャージポンプ／ループフィルタ
ＣＰＬＰｂの出力する制御電圧に従ってバイアス電圧Ｖ
６１およびＶ６２を生成するバイアス制御回路Ｂ６１
と、これらのバイアス電圧Ｖ６１およびＶ６２に従って
動作電流が調整される電圧制御発振回路Ｏ６１を含む。
この電圧制御発振回路Ｏ６１から、再生クロック信号Ｃ
Ｏ６１が生成されかつ位相比較回路ＰＨｂにフィードバ
ックされる。
【０１２８】電圧制御発振回路Ｏ６１へは、電源供給線
ＰＳ３を介してアナログバッファＥ５１から出力された
制御電源電圧Ｖ５１が一方動作電源電圧として与えられ
る。これらのバイアス制御回路Ｂ５１およびＢ６１、電
圧制御発振回路Ｏ５１およびＯ６１は、先の実施の形態
１および２のいずれかの構成を有する。
ＰＳ３を介してアナログバッファＥ５１から出力された
制御電源電圧Ｖ５１が一方動作電源電圧として与えられ
る。これらのバイアス制御回路Ｂ５１およびＢ６１、電
圧制御発振回路Ｏ５１およびＯ６１は、先の実施の形態
１および２のいずれかの構成を有する。
【０１２９】この図９に示す構成の場合、アナログバッ
ファＥ５１を用いてバイアス制御回路Ｂ５１の出力する
バイアス電圧ＶＥ５をバッファ処理して電源供給線ＰＳ
３上に伝達して、電圧制御発振回路Ｏ５１およびＯ６１
へ、動作電源電圧として与えている。したがって、これ
らの電圧制御発振回路Ｏ５１およびＯ６１に対し、アナ
ログバッファＥ５１により、安定に電源電圧を供給する
ことができる。電圧制御発振回路Ｏ５１が、基準クロッ
ク信号Ｃ５１に従ってセンター周波数で安定に発振動作
を行ない、また同様、この入力クロック信号Ｃ６１が、
基準クロック信号Ｃ５１と同一周波数の場合、電圧制御
発振回路Ｏ６１も、安定にセンター周波数で発振動作を
行なうことができる。また、入力クロック信号Ｃ６１の
周波数が基準クロック信号Ｃ５１の周波数と異なる場合
においても、先の実施の形態１の変更例の構成および実
施の形態２の構成を利用することにより、安定に電圧制
御発振回路Ｏ６１を電圧レンジの中央値のセンター周波
数で発振させることができる。
ファＥ５１を用いてバイアス制御回路Ｂ５１の出力する
バイアス電圧ＶＥ５をバッファ処理して電源供給線ＰＳ
３上に伝達して、電圧制御発振回路Ｏ５１およびＯ６１
へ、動作電源電圧として与えている。したがって、これ
らの電圧制御発振回路Ｏ５１およびＯ６１に対し、アナ
ログバッファＥ５１により、安定に電源電圧を供給する
ことができる。電圧制御発振回路Ｏ５１が、基準クロッ
ク信号Ｃ５１に従ってセンター周波数で安定に発振動作
を行ない、また同様、この入力クロック信号Ｃ６１が、
基準クロック信号Ｃ５１と同一周波数の場合、電圧制御
発振回路Ｏ６１も、安定にセンター周波数で発振動作を
行なうことができる。また、入力クロック信号Ｃ６１の
周波数が基準クロック信号Ｃ５１の周波数と異なる場合
においても、先の実施の形態１の変更例の構成および実
施の形態２の構成を利用することにより、安定に電圧制
御発振回路Ｏ６１を電圧レンジの中央値のセンター周波
数で発振させることができる。
【０１３０】また、アナログバッファＥ５１を利用する
場合、バイアス制御回路Ｂ５１からの供給電流を考慮す
ることなく電源電圧レベルのみの調整により電圧制御発
振回路Ｏ５１およびＯ６１の周波数特性を補正すること
ができる。
場合、バイアス制御回路Ｂ５１からの供給電流を考慮す
ることなく電源電圧レベルのみの調整により電圧制御発
振回路Ｏ５１およびＯ６１の周波数特性を補正すること
ができる。
【０１３１】図１０は、図９に示すアナログバッファＥ
５１の構成の一例を示す図である。図１０において、ア
ナログバッファＥ５１は、バイアス制御回路Ｂ５１から
のバイアス電圧ＶＥ５と制御電源電圧Ｖ５１とを受け、
その出力電圧を、電源供給線ＰＳ３に伝達する比較回路
ＣＭＰを含む。この比較回路ＣＭＰは、たとえば差動増
幅回路で構成され、その正入力に、バイアス制御回路Ｂ
５１からのバイアス制御電圧ＶＥ５を受け、その負入力
に、制御電源電圧Ｖ５１を受ける。
５１の構成の一例を示す図である。図１０において、ア
ナログバッファＥ５１は、バイアス制御回路Ｂ５１から
のバイアス電圧ＶＥ５と制御電源電圧Ｖ５１とを受け、
その出力電圧を、電源供給線ＰＳ３に伝達する比較回路
ＣＭＰを含む。この比較回路ＣＭＰは、たとえば差動増
幅回路で構成され、その正入力に、バイアス制御回路Ｂ
５１からのバイアス制御電圧ＶＥ５を受け、その負入力
に、制御電源電圧Ｖ５１を受ける。
【０１３２】制御電源電圧Ｖ５１が、バイアス電圧ＶＥ
５よりも低い場合には、比較回路ＣＭＰは、電源供給線
ＰＳ３上の電圧Ｖ５１の電圧レベルを上昇させる。一
方、制御電源電圧Ｖ５１の電圧レベルが、バイアス制御
電圧ＶＥ５よりも高い場合には、比較回路ＣＭＰは、そ
の電源供給線ＰＳ３上の電圧Ｖ５１の電圧レベルを低下
させる。したがって、この比較回路ＣＰＭにより、電源
供給線ＰＳ３には、バイアス制御電圧ＶＥ５と同じ電圧
レベルの制御電源電圧Ｖ５１が生成される。この比較回
路ＣＭＰは、いわゆるボルテージフォロアであり、ゲイ
ンが１であればバイアス電圧ＶＥ５と制御電源電圧Ｖ５
１とを同一電圧レベルに設定することができる。
５よりも低い場合には、比較回路ＣＭＰは、電源供給線
ＰＳ３上の電圧Ｖ５１の電圧レベルを上昇させる。一
方、制御電源電圧Ｖ５１の電圧レベルが、バイアス制御
電圧ＶＥ５よりも高い場合には、比較回路ＣＭＰは、そ
の電源供給線ＰＳ３上の電圧Ｖ５１の電圧レベルを低下
させる。したがって、この比較回路ＣＰＭにより、電源
供給線ＰＳ３には、バイアス制御電圧ＶＥ５と同じ電圧
レベルの制御電源電圧Ｖ５１が生成される。この比較回
路ＣＭＰは、いわゆるボルテージフォロアであり、ゲイ
ンが１であればバイアス電圧ＶＥ５と制御電源電圧Ｖ５
１とを同一電圧レベルに設定することができる。
【０１３３】この比較回路ＣＭＰは、利得１のボルテー
ジフォロワであればよく、具体的な内部構成としては任
意の構成を利用することができる。
ジフォロワであればよく、具体的な内部構成としては任
意の構成を利用することができる。
【０１３４】以上のように、この発明の実施の形態３に
従えば、バイアス制御電圧をアナログ的にバッファ処理
して電源供給線上に制御電源電圧を生成して、この制御
電源電圧を第１および第２の電源制御発振回路へ動作電
源電圧を供給するように構成しており、実施の形態１お
よび２の効果に加えて、安定にこれらの電源電圧制御発
振回路へ動作電源電圧を供給することができ、安定に発
振動作を行なわせることができる。
従えば、バイアス制御電圧をアナログ的にバッファ処理
して電源供給線上に制御電源電圧を生成して、この制御
電源電圧を第１および第２の電源制御発振回路へ動作電
源電圧を供給するように構成しており、実施の形態１お
よび２の効果に加えて、安定にこれらの電源電圧制御発
振回路へ動作電源電圧を供給することができ、安定に発
振動作を行なわせることができる。
【０１３５】［実施の形態４］図１１は、この発明の実
施の形態４に従うクロック発生回路の構成を概略的に示
す図である。図１１においては、第１の位相ロックルー
プＬ７１および第２の位相ロックループＬ８１が設けら
れる。この図１１に示すクロック発生回路においては、
以下の点が、図９に示すクロック発生回路の構成と異な
る。すなわち、第１の位相ロックループＬ７１におい
て、バイアス制御回路Ｂ５１からのバイアス制御電圧Ｖ
Ｅ５が、第１の電圧制御発振回路Ｏ５１の電源供給線Ｐ
ＳＡ上に伝達される。この電源供給線ＰＳＡ上の制御電
源電圧（バイアス電圧）ＶＥ５は、アナログバッファＥ
６を介して制御電源電圧Ｖ７１に変換されて、電源供給
線ＰＳＢを介して第２の電圧制御発振回路Ｏ８１へ制御
電源電圧として与えられる。
施の形態４に従うクロック発生回路の構成を概略的に示
す図である。図１１においては、第１の位相ロックルー
プＬ７１および第２の位相ロックループＬ８１が設けら
れる。この図１１に示すクロック発生回路においては、
以下の点が、図９に示すクロック発生回路の構成と異な
る。すなわち、第１の位相ロックループＬ７１におい
て、バイアス制御回路Ｂ５１からのバイアス制御電圧Ｖ
Ｅ５が、第１の電圧制御発振回路Ｏ５１の電源供給線Ｐ
ＳＡ上に伝達される。この電源供給線ＰＳＡ上の制御電
源電圧（バイアス電圧）ＶＥ５は、アナログバッファＥ
６を介して制御電源電圧Ｖ７１に変換されて、電源供給
線ＰＳＢを介して第２の電圧制御発振回路Ｏ８１へ制御
電源電圧として与えられる。
【０１３６】位相ロックループＬ７１の他の構成は、図
９に示す構成と同じであり、対応する部分には同一参照
番号を付し詳細説明は省略する。電圧制御発振回路Ｏ５
１からのダミー再生クロック信号ＣＯ６１が生成され
て、位相比較回路ＰＨａへ与えられる。これは単に名称
が異なるだけである。
９に示す構成と同じであり、対応する部分には同一参照
番号を付し詳細説明は省略する。電圧制御発振回路Ｏ５
１からのダミー再生クロック信号ＣＯ６１が生成され
て、位相比較回路ＰＨａへ与えられる。これは単に名称
が異なるだけである。
【０１３７】第２の位相ロックループＬ８１は、図９に
示す第２の位相ロックループＬ６１と同一の構成を有
し、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
示す第２の位相ロックループＬ６１と同一の構成を有
し、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
【０１３８】この図１１に示す構成においては、電源供
給線ＰＳが、バイアス制御回路Ｂ５１からの制御電源電
圧ＶＥ５を第１の電圧制御発振回路Ｏ５１へ伝達する電
源供給線ＰＳＡと、アナログバッファＥ６からの制御電
源電圧Ｖ７１を、第２の電圧制御発振回路Ｏ６１へ伝達
する電源供給線ＰＳＢに分割される。第１および第２の
電圧制御発振回路Ｏ５１およびＯ６１の電源が、アナロ
グバッファＥ６により電気的に分離される。したがっ
て、第２の電圧制御発振回路Ｏ６１が動作し、その電源
供給線ＰＳＢ上の制御電源電圧Ｖ７１の電圧レベルが変
動しても、この制御電源電圧Ｖ７１の変動が、第１の電
圧制御発振回路Ｏ５１の電源供給線ＰＳＡに伝達される
のを防止することができ、第１の位相ロックループＬ６
１を、安定に、基準クロック信号Ｃ５１に従ってセンタ
ー周波数で発振動作させることができる。応じて、安定
にバイアス電圧ＶＥ５を生成することができるため、第
２の電圧制御発振回路Ｏ６１も安定に発振動作させるこ
とができる。これにより、位相ロックループＬ７１およ
びＬ８１のノイズ干渉を抑制でき、それぞれ安定に発振
動作を行なうことができる。また、第２の電圧制御発振
回路Ｏ６１は、アナログバッファＥ６から電源供給線Ｐ
ＳＢを介して安定に制御電源電圧Ｖ７１を受けることが
できる。
給線ＰＳが、バイアス制御回路Ｂ５１からの制御電源電
圧ＶＥ５を第１の電圧制御発振回路Ｏ５１へ伝達する電
源供給線ＰＳＡと、アナログバッファＥ６からの制御電
源電圧Ｖ７１を、第２の電圧制御発振回路Ｏ６１へ伝達
する電源供給線ＰＳＢに分割される。第１および第２の
電圧制御発振回路Ｏ５１およびＯ６１の電源が、アナロ
グバッファＥ６により電気的に分離される。したがっ
て、第２の電圧制御発振回路Ｏ６１が動作し、その電源
供給線ＰＳＢ上の制御電源電圧Ｖ７１の電圧レベルが変
動しても、この制御電源電圧Ｖ７１の変動が、第１の電
圧制御発振回路Ｏ５１の電源供給線ＰＳＡに伝達される
のを防止することができ、第１の位相ロックループＬ６
１を、安定に、基準クロック信号Ｃ５１に従ってセンタ
ー周波数で発振動作させることができる。応じて、安定
にバイアス電圧ＶＥ５を生成することができるため、第
２の電圧制御発振回路Ｏ６１も安定に発振動作させるこ
とができる。これにより、位相ロックループＬ７１およ
びＬ８１のノイズ干渉を抑制でき、それぞれ安定に発振
動作を行なうことができる。また、第２の電圧制御発振
回路Ｏ６１は、アナログバッファＥ６から電源供給線Ｐ
ＳＢを介して安定に制御電源電圧Ｖ７１を受けることが
できる。
【０１３９】なお、アナログバッファＥ６の構成は、先
の図１０に示す利得１のボルテージフォロワで構成され
てもよい。他の構成が用いられてもよい。
の図１０に示す利得１のボルテージフォロワで構成され
てもよい。他の構成が用いられてもよい。
【０１４０】［実施の形態５］図１２は、この発明の実
施の形態５に従うクロック発生回路の構成を概略的に示
す図である。図１２に示すクロック発生回路は、以下の
点において、図１１に示すクロック発生回路とその構成
が異なる。すなわち、アナログバッファＥ６に代えて高
周波成分を除去するフィルタ回路Ｅ７が電源供給線ＰＳ
ＡおよびＰＳＢの間に設けられる。他の構成は、図１１
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。
施の形態５に従うクロック発生回路の構成を概略的に示
す図である。図１２に示すクロック発生回路は、以下の
点において、図１１に示すクロック発生回路とその構成
が異なる。すなわち、アナログバッファＥ６に代えて高
周波成分を除去するフィルタ回路Ｅ７が電源供給線ＰＳ
ＡおよびＰＳＢの間に設けられる。他の構成は、図１１
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。
【０１４１】このフィルタ回路Ｅ７は、バイアス制御回
路Ｂ５１から電源供給線ＰＳＡに与えられた制御電源電
圧ＶＥ５の高周波成分を除去するローパスフィルタとし
て動作する。したがって、電源供給線ＰＳＢ上を介して
電圧制御発振回路Ｏ６１へ与えられる制御電源電圧Ｖ８
１は、高周波成分が除去された安定な制御電源電圧とな
る。また、このフィルタＥ７により、電源供給線ＰＳＡ
およびＰＳＢ間のノイズ干渉を抑制することができ、第
１および第２の位相ロックループＬ７１およびＬ８１
を、安定に動作させることができる。
路Ｂ５１から電源供給線ＰＳＡに与えられた制御電源電
圧ＶＥ５の高周波成分を除去するローパスフィルタとし
て動作する。したがって、電源供給線ＰＳＢ上を介して
電圧制御発振回路Ｏ６１へ与えられる制御電源電圧Ｖ８
１は、高周波成分が除去された安定な制御電源電圧とな
る。また、このフィルタＥ７により、電源供給線ＰＳＡ
およびＰＳＢ間のノイズ干渉を抑制することができ、第
１および第２の位相ロックループＬ７１およびＬ８１
を、安定に動作させることができる。
【０１４２】図１３は、図１２に示すフィルタ回路Ｅ７
の構成の一例を示す図である。図１３において、フィル
タ回路Ｅ７は、電源供給線ＰＳＡおよびＰＳＢの間に直
列に接続される抵抗素子Ｒ１およびＲ２と、これらの抵
抗素子Ｒ１およびＲ２の接続ノードと接地ノード間に接
続される容量素子ＣＡＰを含む。抵抗素子Ｒ１およびＲ
２両者を用いることにより、制御電源電圧ＶＥ５の高周
波ノイズ成分が、制御電源電圧Ｖ８１上に伝達されるの
を防止することができ、また逆に、制御電源電圧Ｖ８１
上の高周波ノイズ成分が、制御電源電圧ＶＥ５に伝達さ
れるのを防止することができる。
の構成の一例を示す図である。図１３において、フィル
タ回路Ｅ７は、電源供給線ＰＳＡおよびＰＳＢの間に直
列に接続される抵抗素子Ｒ１およびＲ２と、これらの抵
抗素子Ｒ１およびＲ２の接続ノードと接地ノード間に接
続される容量素子ＣＡＰを含む。抵抗素子Ｒ１およびＲ
２両者を用いることにより、制御電源電圧ＶＥ５の高周
波ノイズ成分が、制御電源電圧Ｖ８１上に伝達されるの
を防止することができ、また逆に、制御電源電圧Ｖ８１
上の高周波ノイズ成分が、制御電源電圧ＶＥ５に伝達さ
れるのを防止することができる。
【０１４３】したがって、これらの電源供給線ＰＳＡお
よびＰＳＢのノイズ間干渉を確実に抑制することがで
き、安定に制御電源電圧ＶＥ５およびＶ８１を生成し
て、電圧制御発振回路Ｏ５１およびＯ６１を動作させる
ことができる。
よびＰＳＢのノイズ間干渉を確実に抑制することがで
き、安定に制御電源電圧ＶＥ５およびＶ８１を生成し
て、電圧制御発振回路Ｏ５１およびＯ６１を動作させる
ことができる。
【０１４４】なお、図１３に示すフィルタ回路Ｅ７の構
成は単なる一例であり、高周波成分を除去するローパス
フィルタの機能を有するフィルタ回路であれば、任意の
構成のフィルタ回路をフィルタ回路Ｅ７として使用する
ことができる。
成は単なる一例であり、高周波成分を除去するローパス
フィルタの機能を有するフィルタ回路であれば、任意の
構成のフィルタ回路をフィルタ回路Ｅ７として使用する
ことができる。
【０１４５】以上のように、この発明の実施の形態５に
従えば、第１および第２の電圧制御発振回路の電源供給
線の間にフィルタ回路を挿入しており、これらの電圧制
御発振回路の電源ノイズ干渉を抑制することができ、安
定に第１および第２の位相同期ループを動作させること
ができる。
従えば、第１および第２の電圧制御発振回路の電源供給
線の間にフィルタ回路を挿入しており、これらの電圧制
御発振回路の電源ノイズ干渉を抑制することができ、安
定に第１および第２の位相同期ループを動作させること
ができる。
【０１４６】［実施の形態６］図１４は、この発明の実
施の形態６に従うクロック発生回路の構成を概略的に示
す図である。この図１４に示すクロック発生回路は、図
１１および図１２に示すクロック発生回路と以下の点に
おいて、その構成が異なる。すなわち、電圧制御発振回
路Ｏ５１に対する電源供給線ＰＳＡと電圧制御発振回路
Ｏ６１に対する電源供給線ＰＳＢの間に、これらの電源
供給線ＰＳＡおよびＰＳＢを電気的に分離するためのレ
ギュレータＥＡ１が設けられる。他の構成は、図１１お
よび図１２に示すクロック発生回路と同様であり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
施の形態６に従うクロック発生回路の構成を概略的に示
す図である。この図１４に示すクロック発生回路は、図
１１および図１２に示すクロック発生回路と以下の点に
おいて、その構成が異なる。すなわち、電圧制御発振回
路Ｏ５１に対する電源供給線ＰＳＡと電圧制御発振回路
Ｏ６１に対する電源供給線ＰＳＢの間に、これらの電源
供給線ＰＳＡおよびＰＳＢを電気的に分離するためのレ
ギュレータＥＡ１が設けられる。他の構成は、図１１お
よび図１２に示すクロック発生回路と同様であり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
【０１４７】レギュレータＥＡ１は、電源供給線ＰＳＡ
上の制御電源電圧ＶＥ５の電圧レベルをモニタし、その
モニタ結果に従って、電圧制御発振回路Ｏ６１に対する
制御電源電圧Ｖ９１の電圧レベルを調整する。このレギ
ュレータＥＡ１は、電源供給線ＰＳＡおよびＰＳＢを互
いに電気的に分離するため、先の実施の形態４および５
と同様、第１および第２の位相ロックループＬ７１およ
びＬ８１の間のノイズ干渉を抑制し、安定にこれらの位
相ロックループＬ７１およびＬ８１を動作させることが
できる。
上の制御電源電圧ＶＥ５の電圧レベルをモニタし、その
モニタ結果に従って、電圧制御発振回路Ｏ６１に対する
制御電源電圧Ｖ９１の電圧レベルを調整する。このレギ
ュレータＥＡ１は、電源供給線ＰＳＡおよびＰＳＢを互
いに電気的に分離するため、先の実施の形態４および５
と同様、第１および第２の位相ロックループＬ７１およ
びＬ８１の間のノイズ干渉を抑制し、安定にこれらの位
相ロックループＬ７１およびＬ８１を動作させることが
できる。
【０１４８】図１５は、図１４に示すレギュレータＥＡ
１の構成の一例を示す図である。図１５において、レギ
ュレータＥＡ１は、電源供給線ＰＳＡ上の制御電源電圧
ＶＥ５と電源供給線ＰＳＢ上の制御電源電圧Ｖ９１とを
比較する比較回路５０と、比較回路５０の出力信号に従
って電源ノード５１から電源供給線ＰＳＢに電流を供給
する電流ドライブトランジスタ５２を含む。電流ドライ
ブトランジスタ５２は、ＰチャネルＭＯＳトランジスタ
で構成される。
１の構成の一例を示す図である。図１５において、レギ
ュレータＥＡ１は、電源供給線ＰＳＡ上の制御電源電圧
ＶＥ５と電源供給線ＰＳＢ上の制御電源電圧Ｖ９１とを
比較する比較回路５０と、比較回路５０の出力信号に従
って電源ノード５１から電源供給線ＰＳＢに電流を供給
する電流ドライブトランジスタ５２を含む。電流ドライ
ブトランジスタ５２は、ＰチャネルＭＯＳトランジスタ
で構成される。
【０１４９】比較回路５０は、制御電源電圧ＶＥ５と制
御電源電圧Ｖ９１との差に応じた電圧を電流ドライブト
ランジスタ５２のゲートに与える。比較回路５０は、制
御電源電圧ＶＥ５が制御電源電圧Ｖ９１よりも高くなる
ほど、自身の出力信号の電圧レベルが低下するように構
成される。電流ドライブトランジスタ５２のコンダクタ
ンスが、比較回路５０の出力信号に応じて変化する。制
御電源電圧ＶＥ５が、制御電源電圧Ｖ９１よりも高い場
合には、この電流ドライブトランジスタ５２を介して電
源ノード５１から電源供給線ＰＳＢに電流が供給され、
応じて、制御電源電圧Ｖ９１の電圧レベルが上昇する。
御電源電圧Ｖ９１との差に応じた電圧を電流ドライブト
ランジスタ５２のゲートに与える。比較回路５０は、制
御電源電圧ＶＥ５が制御電源電圧Ｖ９１よりも高くなる
ほど、自身の出力信号の電圧レベルが低下するように構
成される。電流ドライブトランジスタ５２のコンダクタ
ンスが、比較回路５０の出力信号に応じて変化する。制
御電源電圧ＶＥ５が、制御電源電圧Ｖ９１よりも高い場
合には、この電流ドライブトランジスタ５２を介して電
源ノード５１から電源供給線ＰＳＢに電流が供給され、
応じて、制御電源電圧Ｖ９１の電圧レベルが上昇する。
【０１５０】したがって、比較回路５０および電流ドラ
イブトランジスタ５２のフィードバックループにより、
制御電源電圧Ｖ９１の電圧レベルは、制御電源電圧ＶＥ
５の電圧レベルに対応する電圧レベルに保持される。比
較回路５０は、たとえば差動増幅回路で構成され、ＭＯ
Ｓトランジスタのゲートにこれらの制御電源電圧ＶＥ５
およびＶ９１を受けて比較する。したがって、電源供給
線ＰＳＡおよびＰＳＢは電気的に分離されているため、
電源供給線ＰＳＢのノイズが、電源供給線ＰＳＡに伝達
されるのを防止することができる。また、電流ドライブ
トランジスタ５２に従って電源供給線ＰＳＢに電流を供
給して制御電源電圧Ｖ９１を生成しており、電源供給線
ＰＳＢ上に安定に制御電源電圧Ｖ９１を生成して、第２
の位相ロックループの電圧制御発振回路Ｏ６１を動作さ
せることができる。
イブトランジスタ５２のフィードバックループにより、
制御電源電圧Ｖ９１の電圧レベルは、制御電源電圧ＶＥ
５の電圧レベルに対応する電圧レベルに保持される。比
較回路５０は、たとえば差動増幅回路で構成され、ＭＯ
Ｓトランジスタのゲートにこれらの制御電源電圧ＶＥ５
およびＶ９１を受けて比較する。したがって、電源供給
線ＰＳＡおよびＰＳＢは電気的に分離されているため、
電源供給線ＰＳＢのノイズが、電源供給線ＰＳＡに伝達
されるのを防止することができる。また、電流ドライブ
トランジスタ５２に従って電源供給線ＰＳＢに電流を供
給して制御電源電圧Ｖ９１を生成しており、電源供給線
ＰＳＢ上に安定に制御電源電圧Ｖ９１を生成して、第２
の位相ロックループの電圧制御発振回路Ｏ６１を動作さ
せることができる。
【０１５１】［変更例］図１６は、図１４に示すレギュ
レータＥＡ１の変更例を示す図である。この図１６に示
すレギュレータＥＡ１においては、制御電源電圧ＶＥ５
およびＶ９１の電圧レベルを変換するレベルシフタ６０
が設けられる。レベルシフタ６０からのレベル変換され
た制御電源電圧が、比較回路６１へ与えられる。比較回
路６１の出力信号に従って、電流ドライブトランジスタ
６３が電源ノード６２から電源供給線ＰＳＢに電流を供
給する。
レータＥＡ１の変更例を示す図である。この図１６に示
すレギュレータＥＡ１においては、制御電源電圧ＶＥ５
およびＶ９１の電圧レベルを変換するレベルシフタ６０
が設けられる。レベルシフタ６０からのレベル変換され
た制御電源電圧が、比較回路６１へ与えられる。比較回
路６１の出力信号に従って、電流ドライブトランジスタ
６３が電源ノード６２から電源供給線ＰＳＢに電流を供
給する。
【０１５２】このレベルシフタ６０を設けて、制御電源
電圧ＶＥ５およびＶ９１の電圧レベルを調整することに
より、比較回路６１を最も感度のよい領域で動作させる
ことができ、この比較回路６１の感度を高くし、制御電
源電圧ＶＥ５に応じて、制御電源電圧Ｖ９１の電圧レベ
ルを調整することができる。
電圧ＶＥ５およびＶ９１の電圧レベルを調整することに
より、比較回路６１を最も感度のよい領域で動作させる
ことができ、この比較回路６１の感度を高くし、制御電
源電圧ＶＥ５に応じて、制御電源電圧Ｖ９１の電圧レベ
ルを調整することができる。
【０１５３】図１７は、図１６に示すレベルシフタ６０
の構成の一例を示す図である。図１７において、レベル
シフタ６０は、電源ノードとノードＮＤ１の間に接続さ
れかつそのゲートがノードＮＤ１に接続されるＰチャネ
ルＭＯＳトランジスタ６０ａと、電源ノードとノードＮ
Ｄ２の間に接続されかつそのゲートがノードＮＤ２に接
続されるＰチャネルＭＯＳトランジスタ６０ｂと、ノー
ドＮＤ１と接地ノードの間に接続されかつそのゲートに
制御電源電圧ＶＥ５を受けるＮチャネルＭＯＳトランジ
スタ６０ｃと、ノードＮＤ２と接地ノードの間に接続さ
れかつそのゲートに制御電源電圧Ｖ９１を受けるＮチャ
ネルＭＯＳトランジスタ６０ｄを含む。
の構成の一例を示す図である。図１７において、レベル
シフタ６０は、電源ノードとノードＮＤ１の間に接続さ
れかつそのゲートがノードＮＤ１に接続されるＰチャネ
ルＭＯＳトランジスタ６０ａと、電源ノードとノードＮ
Ｄ２の間に接続されかつそのゲートがノードＮＤ２に接
続されるＰチャネルＭＯＳトランジスタ６０ｂと、ノー
ドＮＤ１と接地ノードの間に接続されかつそのゲートに
制御電源電圧ＶＥ５を受けるＮチャネルＭＯＳトランジ
スタ６０ｃと、ノードＮＤ２と接地ノードの間に接続さ
れかつそのゲートに制御電源電圧Ｖ９１を受けるＮチャ
ネルＭＯＳトランジスタ６０ｄを含む。
【０１５４】制御電源電圧ＶＥ５およびＶ９１は、電源
電圧レベルに近い電圧レベルである。したがって、これ
らのＭＯＳトランジスタ６０ｃおよび６０ｄのコンダク
タンスは大きくなる。ノードＮＤ１およびＮＤ２の電圧
レベルは、それぞれＭＯＳトランジスタ６０ａおよび６
０ｂが供給する電流量に応じて設定される。したがっ
て、これらのノードＮＢ１およびＮＢ２の電圧レベル
を、電源電圧よりも低い中間電圧レベルに設定すること
ができ、比較回路６１が安定に動作する領域に、このノ
ードＮＤ１およびＮＤＢ２の電圧レベルを設定すること
ができる。この比較回路６１は、ノードＮＤ１およびＮ
Ｄ２の電圧をそれぞれ正入力および負入力に受けて比較
動作を行なう。
電圧レベルに近い電圧レベルである。したがって、これ
らのＭＯＳトランジスタ６０ｃおよび６０ｄのコンダク
タンスは大きくなる。ノードＮＤ１およびＮＤ２の電圧
レベルは、それぞれＭＯＳトランジスタ６０ａおよび６
０ｂが供給する電流量に応じて設定される。したがっ
て、これらのノードＮＢ１およびＮＢ２の電圧レベル
を、電源電圧よりも低い中間電圧レベルに設定すること
ができ、比較回路６１が安定に動作する領域に、このノ
ードＮＤ１およびＮＤＢ２の電圧レベルを設定すること
ができる。この比較回路６１は、ノードＮＤ１およびＮ
Ｄ２の電圧をそれぞれ正入力および負入力に受けて比較
動作を行なう。
【０１５５】以上のように、この発明の実施の形態６に
従えば、第１の位相ロックループの電圧制御発振回路の
電源供給線上の電圧をレギュレータを介して第２の位相
ロックループの電圧制御発振回路の電源供給線に結合し
ており、第１および第２の位相ロックループのノイズ干
渉を抑制することができる。また、このレギュレータに
より、第２の位相ロックループの電圧制御発振回路へ動
作電源電圧として、制御電源電圧を安定に供給すること
ができ、安定に第２の電圧制御発振回路を発振動作させ
ることができる。
従えば、第１の位相ロックループの電圧制御発振回路の
電源供給線上の電圧をレギュレータを介して第２の位相
ロックループの電圧制御発振回路の電源供給線に結合し
ており、第１および第２の位相ロックループのノイズ干
渉を抑制することができる。また、このレギュレータに
より、第２の位相ロックループの電圧制御発振回路へ動
作電源電圧として、制御電源電圧を安定に供給すること
ができ、安定に第２の電圧制御発振回路を発振動作させ
ることができる。
【０１５６】［他の実施の形態］位相ロックループにお
いて、位相比較回路は、位相および周波数を比較する位
相および周波数比較回路でおきかえられてもよい。この
構成の場合、位相差および周波数差に応じて制御電圧が
生成される。
いて、位相比較回路は、位相および周波数を比較する位
相および周波数比較回路でおきかえられてもよい。この
構成の場合、位相差および周波数差に応じて制御電圧が
生成される。
【０１５７】バイアス制御回路の構成としては、図２
（Ａ）および図２（Ｂ）に示す構成に限定されず、チャ
ージポンプおよびループフィルタによる生成される制御
電圧に従ってバイアス制御電圧（制御電源電圧）を生成
する構成であればよい。
（Ａ）および図２（Ｂ）に示す構成に限定されず、チャ
ージポンプおよびループフィルタによる生成される制御
電圧に従ってバイアス制御電圧（制御電源電圧）を生成
する構成であればよい。
【０１５８】また電圧制御発振回路に対しても、リング
状に接続されるＣＭＯＳインバータ遅延段の構成に代え
て、相補信号を入出力する差動増幅回路がリング状に奇
数段または偶数段接続される構成であってもよい。
状に接続されるＣＭＯＳインバータ遅延段の構成に代え
て、相補信号を入出力する差動増幅回路がリング状に奇
数段または偶数段接続される構成であってもよい。
【０１５９】また、この電圧制御発振回路に代えて、入
力クロック信号を遅延してこの入力クロック信号に位相
同期した内部クロック信号を生成するＤＬＬ（ディレイ
ド・ロックトループ）が用いられてもよい。
力クロック信号を遅延してこの入力クロック信号に位相
同期した内部クロック信号を生成するＤＬＬ（ディレイ
ド・ロックトループ）が用いられてもよい。
【０１６０】
【発明の効果】以上のように、この発明に従えば、同一
の動作特性を有する位相ロックループを２つ設け、１つ
の位相ロックループを基準クロック信号に同期して動作
するようにその発振回路の電源電圧を調整し、この発振
回路の電源電圧を、第２の位相ロックループの発振回路
の電源電圧として利用しており、製造パラメータなどの
バラツキにより、トランジスタ特性が変化した場合にお
いても、安定にセンター周波数で発振するクロック発生
回路を実現することができる。
の動作特性を有する位相ロックループを２つ設け、１つ
の位相ロックループを基準クロック信号に同期して動作
するようにその発振回路の電源電圧を調整し、この発振
回路の電源電圧を、第２の位相ロックループの発振回路
の電源電圧として利用しており、製造パラメータなどの
バラツキにより、トランジスタ特性が変化した場合にお
いても、安定にセンター周波数で発振するクロック発生
回路を実現することができる。
【０１６１】すなわち、第１の発振回路の発振信号と第
１の基準クロック信号との位相差に応じてこの第１の発
振回路の電源供給線の電位を調整し、この電源供給線上
の電位を第２の発振回路の動作電源電位として与え、そ
の第２の発振回路の出力信号と第２の基準クロック信号
との位相差に応じて第２の発振回路の動作速度を調節す
るように構成しており、製造パラメータのバラツキが生
じても、第１の発振回路の周波数特性をこの製造パラメ
ータのバラツキを補償するように調整し、応じて、第２
の発振回路の周波数特性をも調整することができ、製造
パラメータのバラツキにかかわらず、安定に設計された
周波数特性で動作するクロック発生回路を実現すること
ができる。
１の基準クロック信号との位相差に応じてこの第１の発
振回路の電源供給線の電位を調整し、この電源供給線上
の電位を第２の発振回路の動作電源電位として与え、そ
の第２の発振回路の出力信号と第２の基準クロック信号
との位相差に応じて第２の発振回路の動作速度を調節す
るように構成しており、製造パラメータのバラツキが生
じても、第１の発振回路の周波数特性をこの製造パラメ
ータのバラツキを補償するように調整し、応じて、第２
の発振回路の周波数特性をも調整することができ、製造
パラメータのバラツキにかかわらず、安定に設計された
周波数特性で動作するクロック発生回路を実現すること
ができる。
【０１６２】特に、第１および第２の発振回路を同一の
動作特性を有するように構成することにより、正確に、
第１の発振回路の周波数特性補正に応じて第２の発振回
路の周波数特性を補正することができ、第２の発振回路
を、設計周波数領域で安定に動作させることができる。
動作特性を有するように構成することにより、正確に、
第１の発振回路の周波数特性補正に応じて第２の発振回
路の周波数特性を補正することができ、第２の発振回路
を、設計周波数領域で安定に動作させることができる。
【０１６３】また、第２の発振回路の電流源トランジス
タの駆動電流を制御することにより、第２の発振回路の
発振周波数を広い範囲にわたって変化させることがで
き、周波数レンジの広いクロック発生回路を実現するこ
とができる。
タの駆動電流を制御することにより、第２の発振回路の
発振周波数を広い範囲にわたって変化させることがで
き、周波数レンジの広いクロック発生回路を実現するこ
とができる。
【０１６４】また、第１の発振回路を所定電位レベルの
基準電位に従って、その動作電流を規定するように構成
しており、電源制御回路による電源供給線上の電位を、
正確にこの製造パラメータのバラツキに応じて調整する
ことができ、正確に、製造パラメータのバラツキを補償
することができる。
基準電位に従って、その動作電流を規定するように構成
しており、電源制御回路による電源供給線上の電位を、
正確にこの製造パラメータのバラツキに応じて調整する
ことができ、正確に、製造パラメータのバラツキを補償
することができる。
【０１６５】第２の発振回路を「高感度」の発振回路で
構成することにより、入力クロック信号と基準クロック
信号の周波数が異なる場合いにおいても、電圧レンジの
中央値のセンター周波数で第２の発振回路を発振させる
ことができる。
構成することにより、入力クロック信号と基準クロック
信号の周波数が異なる場合いにおいても、電圧レンジの
中央値のセンター周波数で第２の発振回路を発振させる
ことができる。
【０１６６】また第２の発振回路を、バックゲート制御
型の発振回路で構成することにより、その制御電圧に対
する周波数レンジが狭くなり、第１の発振回路の周波数
特性調整により、この第２の発振回路の周波数特性を大
きく変更することができ、設計周波数からのロック周波
数のずれを設計センター周波数に設定することができ
る。
型の発振回路で構成することにより、その制御電圧に対
する周波数レンジが狭くなり、第１の発振回路の周波数
特性調整により、この第２の発振回路の周波数特性を大
きく変更することができ、設計周波数からのロック周波
数のずれを設計センター周波数に設定することができ
る。
【０１６７】また、位相調整信号をバッファ処理して電
源供給線上に伝達することにより、これらの電源供給線
上の電位を安定に供給することができる。
源供給線上に伝達することにより、これらの電源供給線
上の電位を安定に供給することができる。
【０１６８】このバッファ回路をアナログバッファで構
成することにより、正確に位相調整信号の電圧レベルに
応じた信号を電源供給線上に伝達することができ、正確
に少なくとも第２の発振回路の動作電源電圧レベルを正
確に調整することができる。
成することにより、正確に位相調整信号の電圧レベルに
応じた信号を電源供給線上に伝達することができ、正確
に少なくとも第２の発振回路の動作電源電圧レベルを正
確に調整することができる。
【０１６９】また、このバッファ回路により、位相制御
回路の出力と電源供給線とを電気的に切離すことによ
り、電源ノイズの影響が、位相調整信号に影響を及ぼす
のを防止することができ、安定に、電源供給線上に、位
相調整信号に従って電圧を生成することができる。
回路の出力と電源供給線とを電気的に切離すことによ
り、電源ノイズの影響が、位相調整信号に影響を及ぼす
のを防止することができ、安定に、電源供給線上に、位
相調整信号に従って電圧を生成することができる。
【０１７０】またこの電源供給線を、第１の発振回路に
結合される部分と第１の発振回路から第２の発振回路に
結合される部分とに分割し、この第２の発振回路に対
し、バッファ処理された電圧を電源供給線を介して伝達
することにより、第２の発振回路の電源ノイズが第１の
発振回路の電源へ伝達されるのを防止することができ、
第１の発振回路を、この第２の発振回路の電源ノイズの
影響を受けることなく安定にその位相調整信号に従って
動作させることができ、応じて確実に、第２の発振回路
の動作電源電位を調整することができる。
結合される部分と第１の発振回路から第２の発振回路に
結合される部分とに分割し、この第２の発振回路に対
し、バッファ処理された電圧を電源供給線を介して伝達
することにより、第２の発振回路の電源ノイズが第１の
発振回路の電源へ伝達されるのを防止することができ、
第１の発振回路を、この第２の発振回路の電源ノイズの
影響を受けることなく安定にその位相調整信号に従って
動作させることができ、応じて確実に、第２の発振回路
の動作電源電位を調整することができる。
【０１７１】また、この第１および第２の発振回路に共
通にバッファ回路を介して電圧を電源供給線を介して伝
達することにより、これらの第１および第２の発振回路
に対し大きな駆動力を持って動作電源電圧を供給するこ
とができ、安定に第１および第２の発振回路を動作させ
ることができる。
通にバッファ回路を介して電圧を電源供給線を介して伝
達することにより、これらの第１および第２の発振回路
に対し大きな駆動力を持って動作電源電圧を供給するこ
とができ、安定に第１および第２の発振回路を動作させ
ることができる。
【０１７２】また、この電源供給線にフィルタ回路を設
けることにより、電源ノイズを除去して、安定に少なく
とも第２の発振回路を動作させることができる。
けることにより、電源ノイズを除去して、安定に少なく
とも第２の発振回路を動作させることができる。
【０１７３】また、電源供給線にレギュレータを設ける
ことにより、大きな駆動力を持って、少なくとも第２の
発振回路に動作電源電圧を供給することができる。ま
た、これらの第１および第２の発振回路の電源ノードを
電気的に分離することができ、第２の発振回路の発振動
作の電源ノイズが、第１の発振回路の電源に影響を及ぼ
すのを防止することができ、安定に第１の発振回路を、
その基準信号に従って発振動作させることができ、応じ
て第２の発振回路の周波数特性を正確に補償することが
できる。
ことにより、大きな駆動力を持って、少なくとも第２の
発振回路に動作電源電圧を供給することができる。ま
た、これらの第１および第２の発振回路の電源ノードを
電気的に分離することができ、第２の発振回路の発振動
作の電源ノイズが、第１の発振回路の電源に影響を及ぼ
すのを防止することができ、安定に第１の発振回路を、
その基準信号に従って発振動作させることができ、応じ
て第２の発振回路の周波数特性を正確に補償することが
できる。
【０１７４】また、このレギュレータとして、比較回路
と比較回路の出力信号に従って電流を電源ノードと電流
供給線との間に流す電流ドライブ回路とで構成すること
により、正確に、第２の発振回路に対し、周波数特性を
補償するための電源電圧を安定に供給することができ
る。
と比較回路の出力信号に従って電流を電源ノードと電流
供給線との間に流す電流ドライブ回路とで構成すること
により、正確に、第２の発振回路に対し、周波数特性を
補償するための電源電圧を安定に供給することができ
る。
【０１７５】またこのレギュレータに、位相調整信号の
電位レベルを変換することにより、安定に比較動作を行
なって電源供給線にこの位相調整信号の電位レベルに応
じた電位レベルの信号を形成することができる。
電位レベルを変換することにより、安定に比較動作を行
なって電源供給線にこの位相調整信号の電位レベルに応
じた電位レベルの信号を形成することができる。
【０１７６】また、第１の発振回路に対し分周回路を介
して基準クロック信号を与えることにより、入力クロッ
ク信号と基準クロック信号の周波数が異なる場合におい
ても、正確に第２の発振回路をセンター周波数で発振さ
せることができる。
して基準クロック信号を与えることにより、入力クロッ
ク信号と基準クロック信号の周波数が異なる場合におい
ても、正確に第２の発振回路をセンター周波数で発振さ
せることができる。
【０１７７】また、第１の発振回路の再生クロック信号
を分周して電源制御回路へ与えることにより、基準クロ
ック信号と入力クロック信号の周波数が異なる場合にお
いても、第１および第２の発振回路を同一周波数で発振
させることができ、第２の発振回路を第１の発振回路の
電源電圧調整により、正確にセンター周波数で発振させ
ることができる。
を分周して電源制御回路へ与えることにより、基準クロ
ック信号と入力クロック信号の周波数が異なる場合にお
いても、第１および第２の発振回路を同一周波数で発振
させることができ、第２の発振回路を第１の発振回路の
電源電圧調整により、正確にセンター周波数で発振させ
ることができる。
【０１７８】また、第１および第２の発振回路の発振回
路段数を変更することにより、これらの第１および第２
の発振回路をそれぞれ基準クロック信号および入力クロ
ック信号の周波数で発振させることができ、第１の発振
回路の電源電圧の調整に応じて第２の発振回路のセンタ
ー周波数を調整して、基準クロック信号および入力クロ
ック信号の周波数が異なる場合においても、第２の発振
回路をセンター周波数でロックさせることが可能とな
る。
路段数を変更することにより、これらの第１および第２
の発振回路をそれぞれ基準クロック信号および入力クロ
ック信号の周波数で発振させることができ、第１の発振
回路の電源電圧の調整に応じて第２の発振回路のセンタ
ー周波数を調整して、基準クロック信号および入力クロ
ック信号の周波数が異なる場合においても、第２の発振
回路をセンター周波数でロックさせることが可能とな
る。
【図１】 この発明の実施の形態１に従うクロック発生
回路の構成を示す図である。
回路の構成を示す図である。
【図２】 図１に示すバイアス制御回路の構成の一例を
示す図である。
示す図である。
【図３】 図１に示すクロック発生回路の周波数特性を
示す図である。
示す図である。
【図４】 図１に示すクロック発生回路の周波数特性補
償を示す図である。
償を示す図である。
【図５】 この発明の実施の形態１の変更例１の構成を
示す図である。
示す図である。
【図６】 この発明の実施の形態１の変更例２の構成を
示す図である。
示す図である。
【図７】 この発明の実施の形態１の変更例３の構成を
示す図である。
示す図である。
【図８】 この発明の実施の形態２に従うクロック発生
回路の構成を示す図である。
回路の構成を示す図である。
【図９】 この発明の実施の形態３に従うクロック発生
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図１０】 図９に示すアナログバッファの構成の一例
を示す図である
を示す図である
【図１１】 この発明の実施の形態４に従うクロック発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１２】 この発明の実施の形態５に従うクロック発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１３】 図１２に示すフィルタ回路の構成の一例を
示す図である。
示す図である。
【図１４】 この発明の実施の形態６に従うクロック発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１５】 図１４に示すレギュレータの構成の一例を
示す図である。
示す図である。
【図１６】 図１４に示すレギュレータの変更例を示す
図である。
図である。
【図１７】 図１６に示すレベルシフタの構成の一例を
示す図である。
示す図である。
【図１８】 従来のクロック発生回路の構成の一例を示
す図である。
す図である。
【図１９】 図１８に示すバイアス制御回路の構成を示
す図である。
す図である。
【図２０】 図１８に示すクロック発生回路の周波数特
性を示す図である。
性を示す図である。
【図２１】 発振回路の周波数特性の製造パラメータに
よる変動を示す図である。
よる変動を示す図である。
ＰＨ１，ＰＨ２ 位相比較回路、ＣＰＬＰ１，ＣＰＬＰ
２ チャージャポンプ／ローパスフィルタ回路、Ｂ１
１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１，Ｂ６１バイアス
制御回路、Ｏ１１，Ｏ２１，Ｏ３１，Ｏ４１，Ｏ５１，
Ｏ６１ 電圧制御発振回路、Ｄ１１−Ｄ１ｎ，Ｄ２１−
Ｄ２ｎ，Ｄ３１−Ｄ３ｎ，Ｄ４１−Ｄ４ｎ 遅延セル、
ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ 電流源トラ
ンジスタ、Ｍ１５，Ｍ１６，Ｍ２５，Ｎ２６，Ｍ３５，
Ｍ３６，Ｍ４５，Ｍ４６ ＭＯＳトランジスタ、Ｅ５
１，Ｅ６ アナログバッファ、Ｅ７ フィルタ回路、Ｅ
Ａ１レギュレータ、５０，６１ 比較回路、５２，６３
電流ドライブトランジスタ、６０ レベルシフタ、Ｐ
Ｓ，ＰＳ２，ＰＳ３，ＰＳＡ，ＰＳＢ 電源供給線、Ｆ
ＱＤ１，ＦＱＤ２ 分周回路、ＣＳＧ１，ＣＳＧ２ 段
数変更回路。
２ チャージャポンプ／ローパスフィルタ回路、Ｂ１
１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１，Ｂ６１バイアス
制御回路、Ｏ１１，Ｏ２１，Ｏ３１，Ｏ４１，Ｏ５１，
Ｏ６１ 電圧制御発振回路、Ｄ１１−Ｄ１ｎ，Ｄ２１−
Ｄ２ｎ，Ｄ３１−Ｄ３ｎ，Ｄ４１−Ｄ４ｎ 遅延セル、
ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ 電流源トラ
ンジスタ、Ｍ１５，Ｍ１６，Ｍ２５，Ｎ２６，Ｍ３５，
Ｍ３６，Ｍ４５，Ｍ４６ ＭＯＳトランジスタ、Ｅ５
１，Ｅ６ アナログバッファ、Ｅ７ フィルタ回路、Ｅ
Ａ１レギュレータ、５０，６１ 比較回路、５２，６３
電流ドライブトランジスタ、６０ レベルシフタ、Ｐ
Ｓ，ＰＳ２，ＰＳ３，ＰＳＡ，ＰＳＢ 電源供給線、Ｆ
ＱＤ１，ＦＱＤ２ 分周回路、ＣＳＧ１，ＣＳＧ２ 段
数変更回路。
Claims (19)
- 【請求項１】 第１の発振回路、 前記第１の発振回路の発振信号と第１の基準クロック信
号との位相差に応じて、前記第１の発振回路の電源供給
線の電位を調整する電源制御回路、 前記電源供給線上の電位を動作電源電圧として受けて発
振動作を行なう第２の発振回路、および前記第２の発振
回路の出力信号と第２の基準クロック信号との位相差に
応じて前記第２の発振回路の動作速度を調整するバイア
ス制御回路を備える、クロック発生回路。 - 【請求項２】 前記第１および第２の発振回路は、同一
の動作特性を有する、請求項１記載のクロック発生回
路。 - 【請求項３】 前記第２の発振回路は、各々が前記電源
供給線に結合される電流源トランジスタを有しかつ互い
に縦続接続される複数の遅延段を有し、 前記バイアス制御回路は、前記複数の遅延段の電流源ト
ランジスタの駆動電流を調整する、請求項１記載のクロ
ック発生回路。 - 【請求項４】 前記第１の発振回路は、所定電位レベル
の基準電位に従って動作電流が規定される複数の縦続接
続される遅延段を含む、請求項３記載のクロック発生回
路。 - 【請求項５】 前記第２の発振回路は、前記バイアス制
御回路の調整によるその発振周波数の変化が、前記第１
の発振回路の電源電圧の変化による発振周波数の変化よ
りも小さい、請求項１記載のクロック発生回路。 - 【請求項６】 前記第２の発振回路は、各々がバックゲ
ートを有する絶縁ゲート型電界効果トランジスタで構成
されかつ互いに縦続接続される複数の遅延段を含み、 前記バイアス制御回路は、前記第２の発振回路の遅延段
のトランジスタのバックゲート電位を調整する、請求項
１記載のクロック発生回路。 - 【請求項７】 前記第１の発振回路は、絶縁ゲート型電
界効果トランジスタを各々が含む複数の縦続接続される
遅延段を含み、各トランジスタは、そのバックゲートが
ソースに接続される、請求項６記載のクロック発生回
路。 - 【請求項８】 前記電源制御回路は、 前記第１の基準クロック信号と前記第１の発振回路の出
力信号との位相差に応じた位相調整信号を生成する位相
制御回路と、 前記位相制御回路の出力信号をバッファ処理して前記電
源供給線に伝達するバッファ回路とを含む、請求項１記
載のクロック発生回路。 - 【請求項９】 前記バッファ回路は、アナログバッファ
回路を備える、請求項８記載のクロック発生回路。 - 【請求項１０】 前記バッファ回路は、前記位相制御回
路の出力と前記電源供給線とを電気的に切離す、請求項
８記載のクロック発生回路。 - 【請求項１１】 前記電源供給線は、前記位相制御回路
と前記第１の発振回路の電源との間に接続される第１の
電源供給線と、前記バッファ回路を介して前記第１の電
源供給線に結合されかつ前記第２の発振回路の電源に結
合される第２の電源供給線とを含む、請求項８記載のク
ロック発生回路。 - 【請求項１２】 前記バッファ回路は、前記電源供給線
を介して前記第１および第２の発振回路に対しバッファ
された位相調整信号を伝達する、請求項８記載のクロッ
ク発生回路。 - 【請求項１３】 前記電源制御回路は、 前記第１の基準クロック信号と前記第１の発振回路の出
力信号との位相差に応じた位相調整信号を生成する位相
制御回路と、 前記位相制御回路からの位相調整信号をフィルタ処理し
て前記電源供給線に伝達するフィルタ回路とを備える、
請求項１記載のクロック発生回路。 - 【請求項１４】 前記電源制御回路は、 前記第１の基準クロック信号と前記第１の発振回路の出
力信号との位相差に応じた位相調整信号を生成する位相
制御回路と、 前記位相制御回路からの位相調整信号に従って、前記電
源供給線の電位を設定するレギュレータを備える、請求
項１記載のクロック発生回路。 - 【請求項１５】 前記レギュレータは、 前記位相調整信号と前記電源供給線の電位を比較する比
較回路と、 前記比較回路の出力信号に従って前記電源供給線と所定
の電源ノードとの間に電流を流して、前記電源供給線の
電位を調整する電流ドライブ回路とを備える、請求項１
４記載のクロック発生回路。 - 【請求項１６】 前記レギュレータは、少なくとも前記
位相調整信号の電位レベルを変換する回路を備える、請
求項１５記載のクロック発生回路。 - 【請求項１７】 前記第１の発振回路は、さらに、該発
振信号を分周して前記電源制御回路へ与える分周回路を
さらに備える、請求項１記載のクロック発生回路。 - 【請求項１８】 第３の基準クロック信号を分周して前
記第１の基準クロック信号を生成する分周回路をさらに
備える、請求項１記載のクロック発生回路。 - 【請求項１９】 前記第１および第２の発振回路の各々
は、縦続接続された遅延段を含み、 前記クロック発生回路はさらに、前記第１の発振回路と
前記第２の発振回路の遅延段数を変更するための段数変
更回路をさらに備える、請求項１記載のクロック発生回
路。
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