JP2006245672A - ２系統ｐｌｌ周波数シンセサイザ - Google Patents

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Abstract

【課題】１系統のＰＬＬ周波数シンセサイザの動作／不動作の切り替えに伴い発生する、ロック動作しているもう一系統のＰＬＬ周波数シンセサイザのロック周波数の変動を防ぐことができる２系統ＰＬＬ周波数シンセサイザを提供する。
【解決手段】電源線に接続された第１のＰＬＬ周波数シンセサイザ、前記第１のＰＬＬ周波数シンセサイザと接地線との間に接続された第１の定電流源と、前記第１の定電流源の電流を徐々に変化させるように制御する定電流源制御装置と、を備えた電流量制御装置、及び前記電源線と前記接地線との間に接続された、第２のＰＬＬ周波数シンセサイザと第２の定電流源との直列接続体、を有する。
【選択図】図１

Description

本発明は、２系統ＰＬＬ（Phase Locked Loop)周波数シンセサイザに関し、より詳しくは外部からの制御信号によって少なくとも１系統のＰＬＬ周波数シンセサイザの動作または不動作を決定することが可能な２系統ＰＬＬ周波数シンセサイザに関する。
近年、携帯電話やＰＨＳなどの無線通信装置においては、送信と受信を同時に行う複信方式が広く用いられている。また、無線通信装置の局部発振信号を発生させる手段としては、一般にＰＬＬ周波数シンセサイザが用いられている。前記複信方式においては、送信用の局部発振信号を発生させる第１のＰＬＬ周波数シンセサイザと受信用の局部発振信号を発生させる第２のＰＬＬ周波数シンセサイザとの２系統のＰＬＬ周波数シンセサイザが必要であり、それらを同時に動作させる必要がある。
図８及び図９を用いて、従来例の２系統ＰＬＬ周波数シンセサイザを説明する。図８は、従来例の２系統ＰＬＬ周波数シンセサイザのブロック図である。図８に示すように、第１のＰＬＬ周波数シンセサイザ８３ａ、スイッチ８５及び定電流源８４ａからなる直列接続体と、第２のＰＬＬ周波数シンセサイザ８３ｂ及び定電流源８４ｂからなる直列接続体とは、電源線（ＶＤＤ）８１と接地線（ＧＮＤ）８２との間に並列に接続されている。第１のＰＬＬ周波数シンセサイザ８３ａ及び第２のＰＬＬ周波数シンセサイザ８３ｂは、当技術分野では周知の構成からなる。一般にＰＬＬ周波数シンセサイザはアナログ回路ブロック及びディジタル回路ブロックからなり、アナログ回路ブロックを動作させるにはバイアス電流を必要とする。定電流源８４ａは、第１のＰＬＬ周波数シンセサイザ８３ａを動作させるために必要なバイアス電流Ｉを生成する。定電流源８４ｂは、第２のＰＬＬ周波数シンセサイザ８３ｂを動作させるために必要なバイアス電流を生成する。スイッチ８５は、動作又は不動作（以下、動作／不動作という。）切替信号入力端子８６を介して入力される動作／不動作切替信号によってオンオフ動作を制御される。
図９は、上記のように構成された従来例の２系統ＰＬＬ周波数シンセサイザの動作／不動作切替信号及び第１のＰＬＬ周波数シンセサイザ８３ａに流れる電流の波形図を示している。図９に示すように、動作／不動作切替信号がＨｉｇｈからＬｏｗになると、瞬間的に第１のＰＬＬ周波数シンセサイザ８３ａにバイアス電流Ｉが流れ、第１のＰＬＬ周波数シンセサイザ８３ａは瞬時に動作を開始する。また、動作／不動作切替信号がＬｏｗからＨｉｇｈになると、瞬間的に第１のＰＬＬ周波数シンセサイザ３ａに流れるバイアス電流Ｉ１は０Ａになり、第１のＰＬＬ周波数シンセサイザ３ａは瞬時に動作を停止し、不動作状態になる。
従来例の２系統ＰＬＬ周波数シンセサイザは、動作／不動作切替信号によりスイッチ８５のオンオフ動作を制御することで、第１のＰＬＬ周波数シンセサイザ８３ａの動作／不動作を制御し、消費電力を削減するようにしてあった。
特開２００２−３３００６９号公報（第１１図）
しかしながら、従来例の２系統ＰＬＬ周波数シンセサイザでは、第１のＰＬＬ周波数シンセサイザ８３ａの動作／不動作を切替えるのに、バイアス電流Ｉを瞬間的に変化させていた。バイアス電流Ｉが急激に変化すると、それに伴って電源線８１及び接地線８２のインピーダンスも急激に変化する。電源線１及び接地線２は、第１のＰＬＬ周波数シンセサイザ８３ａ及び第２のＰＬＬ周波数シンセサイザ８３ｂの２系統間で共通に使用されているので、電源線８１及び接地線８２を介してロック動作している第２のＰＬＬ周波数シンセサイザ８３ｂが干渉される。これにより、従来例の２系統ＰＬＬ周波数シンセサイザでは、ロック動作している第２のＰＬＬ周波数シンセサイザ８３ｂのロック周波数が変動してしまうという問題点があった。
本発明は、１系統のＰＬＬ周波数シンセサイザの動作／不動作の切り替えに伴い生ずる、ロック動作しているもう一系統のＰＬＬ周波数シンセサイザのロック周波数の変動を防ぐことができる２系統ＰＬＬ周波数シンセサイザを提供することを目的とする。
上記目的を達成するために、本発明の第１の観点による２系統ＰＬＬ周波数シンセサイザは、電源線に接続された第１のＰＬＬ周波数シンセサイザ、前記第１のＰＬＬ周波数シンセサイザと接地線との間に接続された第１の定電流源と、前記第１の定電流源の電流を徐々に変化させるように制御する定電流源制御装置と、を備えた電流量制御装置、及び前記電源線と前記接地線との間に接続された、第２のＰＬＬ周波数シンセサイザと第２の定電流源との直列接続体、を有することを特徴とする。
この発明によれば、電流量制御装置によって１系統のＰＬＬ周波数シンセサイザを動作させるためのバイアス電流の電流量を、瞬間的ではなく徐々に変化させるように制御する。これにより、１系統のＰＬＬ周波数シンセサイザの動作／不動作の切り替えに伴い発生する、ロック動作しているもう一系統のＰＬＬ周波数シンセサイザのロック周波数の変動を防ぐことができる。
本発明の他の観点による２系統ＰＬＬ周波数シンセサイザは、前記定電流源制御装置が、前記第１の定電流源の電流を時間連続的に変化させることを特徴とする。
本発明の別の観点による２系統ＰＬＬ周波数シンセサイザは、前記定電流源制御装置が、前記第１の定電流源の電流を階段的に変化させることを特徴とする。
本発明の更に別の観点による２系統ＰＬＬ周波数シンセサイザは、前記電流量制御装置が、前記第１の定電流源及び前記定電流源制御装置に代えて、前記第１のＰＬＬ周波数シンセサイザに直列に接続されたカレントミラー回路、前記カレントミラー回路に接続され、前記カレントミラー回路の電流を制御するスイッチングトランジスタ、及び前記スイッチングトランジスタに並列に接続されたコンデンサ、を有することを特徴とする。
本発明の更に別の観点による２系統ＰＬＬ周波数シンセサイザは、前記カレントミラー回路が、第１のＰＬＬ周波数シンセサイザに直列に接続された第１のカレントミラートランジスタ、前記第１のＰＬＬ周波数シンセサイザと前記第１のカレントミラートランジスタとの直列接続体に並列に接続された、第３の定電流源と第２のカレントミラートランジスタとの直列接続体、を有し、前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記第３の電流源と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする。
本発明の更に別の観点による２系統ＰＬＬ周波数シンセサイザは、前記電流量制御装置が、前記第１の定電流源及び前記定電流源制御装置に代えて、前記第１のＰＬＬ周波数シンセサイザに直列に接続された、スイッチ手段と定電流源との直列接続体の複数のものを並列に接続した並列接続体、及び前記スイッチ手段のオンオフを制御するカウンタ、を有することを特徴とする。
本発明の更に別の観点による２系統ＰＬＬ周波数シンセサイザは、前記電流量制御装置が、前記第１の定電流源及び前記定電流源制御装置に代えて、前記第１のＰＬＬ周波数シンセサイザに直列に接続された、スイッチ手段とカレントミラートランジスタとの直列接続体の複数のものを並列に接続した並列接続体、前記スイッチ手段のオンオフを制御するカウンタ、前記第１のＰＬＬ周波数シンセサイザとスイッチ手段とカレントミラートランジスタとの直列接続体に並列に接続された、第３の定電流源と第２のカレントミラートランジスタとの直列接続体とを有し、前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記第３の電流源と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする。
本発明の更に別の観点による２系統ＰＬＬ周波数シンセサイザは、前記電流量制御装置が、前記第１の定電流源及び前記定電流源制御装置に代えて、前記第１のＰＬＬ周波数シンセサイザに直列に接続された第１のカレントミラートランジスタ、前記第１のＰＬＬ周波数シンセサイザと第１のカレントミラートランジスタとの直列接続体に並列に接続された、定電流源とスイッチ手段との直列接続体の複数のものを並列に接続した並列接続体と第２のカレントミラートランジスタとの直列接続体、及び前記スイッチ手段のオンオフを制御するカウンタとを有し、前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記スイッチ手段と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする。
本発明によれば、電流量制御装置によって１系統のＰＬＬ周波数シンセサイザを動作させるためのバイアス電流の電流量を、瞬間的にではなく徐々に変化させるように制御する。これにより、２系統ＰＬＬ周波数シンセサイザにおいて、１系統のＰＬＬ周波数シンセサイザの動作／不動作の切り替えに伴い発生する、ロック動作のもう一方の系統のＰＬＬ周波数シンセサイザのロック周波数の変動を防ぐことができる。
以下に、本発明の２系統ＰＬＬ周波数シンセサイザに係る最良の実施の形態について、図面を参照しながら説明する。
《実施の形態１》
図１を用いて、本発明の実施の形態１に係る２系統ＰＬＬ周波数シンセサイザを説明する。図１は、実施の形態１の２系統ＰＬＬ周波数シンセサイザのブロック図である。図１において、実施の形態１の２系統ＰＬＬ周波数シンセサイザは、第１のＰＬＬ周波数シンセサイザ３ａ、第２のＰＬＬ周波数シンセサイザ３ｂ、定電流源４ａ及び定電流源制御装置５ａを備えた電流量制御装置５Ａ、定電流源４ｂ及び動作／不動作切替信号入力端子６を有する。
図１に示すように、第１のＰＬＬ周波数シンセサイザ３ａ及び定電流源４ａからなる直列接続体と、第２のＰＬＬ周波数シンセサイザ３ｂ及び定電流源４ｂからなる直列接続体とは、電源線（ＶＤＤ）１と接地線（ＧＮＤ）２との間に並列に接続されている。第１のＰＬＬ周波数シンセサイザ３ａ及び第２のＰＬＬ周波数シンセサイザ３ｂは、当技術分野では周知の構成を持つ。定電流源４ａは、第１のＰＬＬ周波数シンセサイザ３ａを動作させるために必要なバイアス電流Ｉ１を生成する。定電流源４ｂは、第２のＰＬＬ周波数シンセサイザ３ｂを動作させるために必要なバイアス電流を生成する。定電流源制御装置５ａは、定電流源４ａのバイアス電流Ｉ１の電流値を、動作／不動作切替信号入力端子６を介して外部から入力される動作／不動作切替信号に応じて、徐々に（例えば時間連続的に又は階段的に）変化させるように制御する。
以上のように実施の形態１の２系統ＰＬＬ周波数シンセサイザは構成される。
実施の形態１の２系統ＰＬＬ周波数シンセサイザによれば、第１のＰＬＬ周波数シンセサイザ３ａを動作／不動作させるためのバイアス電流Ｉ１を、急激に変化させるのではなく、電流量制御装置５Ａによって徐々に変化させるように制御する。これにより、ロック動作している第２のＰＬＬ周波数シンセサイザ３ｂのロック周波数の変動を防ぐことができる。
《実施の形態２》
図２及び図３を用いて、本発明の実施の形態２に係る２系統ＰＬＬ周波数シンセサイザを説明する。実施の形態２の２系統ＰＬＬ周波数シンセサイザは、電流量制御装置５Ａに代えて電流量制御装置５Ｂを有する点で実施の形態１の２系統ＰＬＬ周波数シンセサイザと異なる。それ以外の点においては、同様であるので重複する説明は省略する。
図２は、実施の形態２の２系統ＰＬＬ周波数シンセサイザの回路図である。図２において、電流量制御装置５Ｂは、定電流源７及びカレントミラートランジスタ８、９からなるカレントミラー回路１４ａ、キャパシタ１０及びスイッチングトランジスタ１１を備えている。
定電流源７は、カレントミラートランジスタ８と直列に接続されている。カレントミラートランジスタ９は、第１のＰＬＬ周波数シンセサイザ３ａと直列に接続されている。カレントミラートランジスタ８及び９はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）である。カレントミラートランジスタ８のゲートは、カレントミラートランジスタ９のゲートと、定電流源７とカレントミラートランジスタ８との接続点１２ａに接続されている。定電流源７とカレントミラートランジスタ８との直列接続体と、第１のＰＬＬ周波数シンセサイザ３ａとカレントミラートランジスタ９との直列接続体とは、電源線１と接地線２との間に並列に接続されている。
定電流源７及びカレントミラートランジスタ８、９からなるカレントミラー回路１４ａは、第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ２を生成する。バイアス電流Ｉ２の電流値は、定電流源７の電流値がカレントミラートランジスタ８とカレントミラートランジスタ９とのサイズ比に応じて、ミラー（コピー）されたものとなる。
キャパシタ１０とスイッチングトランジスタ１１とは、カレントミラートランジスタ８とそれぞれ並列に接続されている。スイッチングトランジスタ１１は、Ｎｃｈ型ＭＯＳＦＥＴである。スイッチングトランジスタ１１は、動作／不動作切替信号入力端子６を介してゲートに入力される動作／不動作切替信号がＬｏｗの場合にオフ、Ｈｉｇｈの場合にオンとなる。
次に、上記のように構成される実施の形態２の２系統ＰＬＬ周波数シンセサイザの動作を説明する。まず、スイッチングトランジスタ１１のゲートに動作／不動作切替信号入力端子６を介して動作／不動作切替信号が入力される。動作／不動作切替信号がＨｉｇｈからＬｏｗに変化した場合、スイッチングトランジスタ１１はオンからオフに変化する。これにより、キャパシタ１０に定電流源７より電荷が充電される。ここで、定電流源７の並列内部インピーダンスをＲｃ、キャパシタ１０のキャパシタンスをＣ０とすると、キャパシタ１０の充電時の時定数τｃは次式（１）で表される。
τｃ＝Ｒｃ・Ｃ０ ・・・（１）
従って、カレントミラートランジスタ９のゲート電圧は式（１）で決まる時定数を持って、０Ｖから時間連続的に上昇する。このため、第１のＰＬＬ周波数シンセサイザ３ａのバイアス電流Ｉ２も時間連続的に増加する。
一方、動作／不動作切替信号がＬｏｗからＨｉｇｈに変化した場合、スイッチングトランジスタ１１がオフからオンに変化する。これにより、キャパシタ１０に蓄積されていた電荷は放電される。ここで、スイッチングトランジスタ１１のオン抵抗をＲｄとすると、キャパシタ１０の放電時の時定数τｄは次式（２）で表される。
τｄ＝Ｒｄ・Ｃ０ ・・・ （２）
従って、カレントミラートランジスタ９のゲート電圧は式（２）で決まる時定数を持って時間連続的に下降する。このため、第１のＰＬＬ周波数シンセサイザ３ａのバイアス電流Ｉ２も時間連続的に減少する。
図３は、実施の形態２の２系統ＰＬＬ周波数シンセサイザの動作／不動作切替信号及び第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ２の波形を示している。
図３に示すように、動作／不動作切替信号がＨｉｇｈからＬｏｗに変化した場合、バイアス電流Ｉ２は時間連続的に増加する。従って、第１のＰＬＬ周波数シンセサイザ３ａは時間的に遅延を持って動作を開始する。また、動作／不動作切替信号がＬｏｗからＨｉｇｈに変化した場合、バイアス電流Ｉ２は時間連続的に減少する。従って、第１のＰＬＬ周波数シンセサイザ３ｂは時間的に遅延を持って動作を停止する。
実施の形態２の２系統ＰＬＬ周波数シンセサイザによれば、キャパシタ１０の電荷が所定の時定数を持って充放電されることを利用することによって、バイアス電流Ｉ１の急激な変化を防ぐことができる。従って、ロック動作している第２のＰＬＬ周波数シンセサイザ３ｂのロック周波数の変動を防ぐことができる。
《実施の形態３》
図４及び図５を用いて、本発明の実施の形態３に係る２系統ＰＬＬ周波数シンセサイザを説明する。実施の形態３の２系統ＰＬＬ周波数シンセサイザは、電流量制御装置５Ａに代えて電流量制御装置５Ｃを有し、クロック入力端子１５を更に有する点で、実施の形態１の２系統ＰＬＬ周波数シンセサイザと異なる。それ以外の点においては、同様であるので重複する説明は省略する。
図４は、実施の形態３の２系統ＰＬＬ周波数シンセサイザの回路図を示している。図４において、電流量制御装置５Ｃは、定電流源４４ａ〜４４ｄ、スイッチ４５ａ〜４５ｄ、カウンタ１３ａを備えている。
定電流源４４ａ〜４４ｄはそれぞれ等しい所定の電流を生成する。スイッチ４５ａ〜４５ｄは、半導体を用いたスイッチング回路等のスイッチ手段である。定電流源４４ａとスイッチ４５ａとは直列に接続されている。同様に定電流源４４ｂ〜４４ｄとスイッチ４５ｂ〜４５ｄとはそれぞれ直列に接続されている。各定電流源（４４ａ〜４４ｄ）と各スイッチ（４５ａ〜４５ｄ）からなる各直列接続体は、それぞれ第１のＰＬＬ周波数シンセサイザ３ａと接地線２との間に並列に接続されている。第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ３の電流値は、オン状態であるスイッチ（４５ａ〜４５ｄ）を介して流れる前記所定の電流の電流値の総和となる。
カウンタ１３ａは、動作／不動作切替信号入力端子６を介して入力される動作／不動作切替信号及びクロック入力端子１５を介して入力されるクロック信号に応じて、スイッチ４５ａ〜４５ｄのオンオフ動作を制御する。
次に、実施の形態３の２系統ＰＬＬ周波数シンセサイザの動作を説明する。まず、カウンタ１３ａに動作／不動作切替信号入力端子６を介して動作／不動作切替信号が入力される。動作／不動作切替信号がＬｏｗの場合、カウンタ１３ａはクロック入力端子１５を介して入力されるクロック信号をカウントアップしていき、スイッチ４５ａ〜４５ｄを１つずつ順番にオンにしていく。動作／不動作切替信号がＨｉｇｈの場合、クロックをカウントダウンしていき、スイッチ４５ａ〜４５ｄを１つずつ順番にオフにしていく。
図５は、図４の２系統ＰＬＬ周波数シンセサイザの動作／不動作切替信号及び第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ３の波形を示している。動作／不動作切替信号がＨｉｇｈからＬｏｗに変化した場合、カウンタ１３ａがスイッチ４５ａ〜４５ｄを１つずつ順番にオンにし、バイアス電流Ｉ３を階段的に増加させる。これにより、第１のＰＬＬ周波数シンセサイザ３ａは時間的に遅延を持って動作を開始する。動作／不動作切替信号がＬｏｗからＨｉｇｈに変化した場合、カウンタ１３ａがスイッチ４５ａ〜４５ｄを１つずつ順番にオフにし、バイアス電流Ｉ３を階段的に減少させる。これにより、第１のＰＬＬ周波数シンセサイザ３ａは時間的に遅延を持って動作を停止する。
実施の形態３の２系統ＰＬＬ周波数シンセサイザによれば、スイッチ４５ａ〜４５ｄを１つずつ順番にオン又はオフにしていくことによって、バイアス電流Ｉ３を階段的に変化させ、バイアス電流Ｉ３の急激な変化を防ぐことができる。従って、ロック動作している第２のＰＬＬ周波数シンセサイザ３ｂのロック周波数の変動を防ぐことができる。
尚、実施の形態３の２系統ＰＬＬ周波数シンセサイザでは、定電流源（４４ａ〜４４ｄ）及びスイッチ（４５ａ〜４５ｄ）からなる直列接続体を４個有するように構成したが、少なくとも２個有するように構成すれば、同様の効果を得ることができる。
また、実施の形態３の２系統ＰＬＬ周波数シンセサイザでは、定電流源４４ａ〜４４ｄが生成する電流の電流値は、それぞれ等しいものとしたが、それぞれ重み付けされたものでもよい。つまり、定電流源４４ａ〜４４ｄの電流値は（１：１：１：１）に設定しているが、例えば（１：２：４：８）としても同等の効果を得ることができる。
《実施の形態４》
図６を用いて、本発明の実施の形態４に係る２系統ＰＬＬ周波数シンセサイザを説明する。実施の形態４の２系統ＰＬＬ周波数シンセサイザは、電流量制御装置５Ｃに代えて電流量制御装置５Ｄを有する点で、実施の形態３の２系統ＰＬＬ周波数シンセサイザと異なる。それ以外の点においては、同様であるので重複する説明は省略する。
図６は、実施の形態４の２系統ＰＬＬ周波数シンセサイザの回路図である。図６において、電流量制御装置５Ｄは、定電流源６７、カレントミラートランジスタ６８、６９ａ〜６９ｄ及びスイッチ６５ａ〜６５ｄからなるカレントミラー回路１４ｂ、及びカウンタ１３ｂを備えている。
カレントミラートランジスタ６８、６９ａ〜６９ｄはそれぞれＭＯＳＦＥＴである。スイッチ６５ａ〜６５ｄは、半導体を用いたスイッチング回路等のスイッチ手段である。カレントミラートランジスタ６９ａとスイッチ６５ａとは直列に接続されている。同様に、カレントミラートランジスタ６９ｂ〜６９ｄとスイッチ６５ｂ〜６５ｄとは、それぞれ直列に接続されている。各カレントミラートランジスタ（６９ａ〜６９ｄ）と各スイッチ（６５ａ〜６５ｄ）からなる各直列接続体は、それぞれ第１のＰＬＬ周波数シンセサイザ３ａと接地線２との間に並列に接続されている。
定電流源６７は、所定の電流を生成する。定電流源６７とカレントミラートランジスタ６８との直列接続体は、第１のＰＬＬ周波数シンセサイザ３ａと前記各直列接続体からなる並列接続体（６５ａ〜６５ｄ、６９ａ〜６９ｄ）との直列接続体と、並列に接続されている。カレントミラートランジスタ６８のゲートは、カレントミラートランジスタ６９ａ〜６９ｄのそれぞれのゲートと、定電流源６７とカレントミラートランジスタ６８との接続点１２ｂに接続されている。
定電流源６７、カレントミラートランジスタ６８、６９ａ〜６９ｄ及びスイッチ６５ａ〜６５ｄからなるカレントミラー回路１４ｂは、第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ４を生成している。バイアス電流Ｉ４の電流値は、定電流源６７の電流値がカレントミラートランジスタ６８とカレントミラートランジスタ６９ａ〜６９ｄとのそれぞれのサイズ比に応じて、ミラー（コピー）されたものの総和となる。
カウンタ１３ｂは、動作／不動作切替信号入力端子６を介して入力される動作／不動作切替信号及びクロック入力端子１５を介して入力されるクロック信号に応じて、スイッチ６５ａ〜６５ｄのオンオフ動作を制御する。
実施の形態４の２系統ＰＬＬ周波数シンセサイザの動作及び波形図（図５）は、実施の形態３の２系統ＰＬＬ周波数シンセサイザと同様であるので説明を省略する。
実施の形態４の２系統ＰＬＬ周波数シンセサイザによれば、スイッチ６５ａ〜６５ｄを１つずつ順番にオン又はオフにしていくことによって、バイアス電流Ｉ４を階段的に変化させることができる。従って、バイアス電流Ｉ４の急激な変化を防ぎ、ロック動作している第２のＰＬＬ周波数シンセサイザ３ｂのロック周波数の変動を防ぐことができる。
尚、実施の形態４の２系統ＰＬＬ周波数シンセサイザでは、カレントミラートランジスタ（６９ａ〜６９ｄ）及びスイッチ（６５ａ〜６５ｄ）からなる直列接続体を４個有するように構成したが、少なくとも２個有するように構成すれば、同様の効果を得ることができる。
《実施の形態５》
図７を用いて、本発明の実施の形態５に係る２系統ＰＬＬ周波数シンセイサイザを説明する。実施の形態５の２系統ＰＬＬ周波数シンセサイザは、電流量制御装置５Ｃに代えて電流量制御装置５Ｅを有する点で、実施の形態３の２系統ＰＬＬ周波数シンセサイザと異なる。それ以外の点においては、同様であるので重複する説明は省略する。
図７は、実施の形態５の２系統ＰＬＬ周波数シンセサイザの回路図である。図７において、電流量制御装置５Ｅは、定電流源７７ａ〜７７ｄ、カレントミラートランジスタ７８、７９及びスイッチ７５ａ〜７５ｄからなるカレントミラー回路１４ｃ、及びカウンタ１３ｃを備えている。
定電流源７７ａ〜７７ｄはそれぞれ等しい所定の電流を生成する。定電流源７７ａは、スイッチ７５ａと直列に接続されている。同様に定電流源７７ｂ〜７７ｄは、スイッチ７５ｂ〜７５ｃとそれぞれ直列に接続されている。スイッチ７５ａ〜７５ｄは、半導体を用いたスイッチング回路等のスイッチ手段である。各定電流源（７７ａ〜７７ｄ）と各スイッチ（７５ａ〜７５ｄ）からなる各直列接続体は、それぞれ電源線１とカレントミラートランジスタ７８との間に並列に接続されている。
カレントミラートランジスタ７９と第１のＰＬＬ周波数シンセサイザ３ａとの直列接続体は、前記各直列接続体（７５ａ〜７５ｄ、７７ａ〜７７ｄ）からなる並列接続体とカレントミラートランジスタ７８との直列接続体と、並列に接続されている。カレントミラートランジスタ７８及び７９は、ＭＯＳＦＥＴである。カレントミラートランジスタ７８のゲートは、カレントミラートランジスタ７９のゲートと、スイッチ７５ａ〜７５ｄとカレントミラートランジスタ７８との接続点１２ｃに接続されている。
第１のＰＬＬ周波数シンセサイザ３ａを動作させるためのバイアス電流Ｉ５の電流値は、オン状態であるスイッチ（７５ａ〜７５ｄ）を介して流れる各定電流源（７７ａ〜７７ｄ）の電流値の総和がカレントミラートランジスタ７８とカレントミラートランジスタ７９のサイズ比に応じて、ミラー（コピー）されたものとなる。
実施の形態５の２系統ＰＬＬ周波数シンセサイザの動作及び波形図（図５）は、実施の形態３の２系統ＰＬＬ周波数シンセサイザと同様であるので説明を省略する。
実施の形態５の２系統ＰＬＬ周波数シンセサイザによれば、スイッチ７５ａ〜７５ｄを１つずつ順番にオン又はオフにしていくことによって、バイアス電流Ｉ４を階段的に変化させることができる。従って、バイアス電流Ｉ４の急激な変化を防ぎ、ロック動作している第２のＰＬＬ周波数シンセサイザ３ｂのロック周波数の変動を防ぐことができる。
尚、実施の形態５の２系統ＰＬＬ周波数シンセサイザでは、スイッチ（７５ａ〜７５ｄ）及び定電流源（７７ａ〜７７ｄ）からなる直列接続体を４個有するように構成したが、少なくとも２個有するように構成すれば、同様の効果を得ることができる。
また、実施の形態５の２系統ＰＬＬ周波数シンセサイザでは、定電流源７４ａ〜７４ｄが生成する電流の電流値は、それぞれ等しいものとしたが、それぞれ重み付けされたものでもよい。つまり、定電流源７４ａ〜７４ｄの電流値は（１：１：１：１）に設定しているが、例えば（１：２：４：８）としても同等の効果を得ることができる。
本発明は、例えば、携帯電話やＰＨＳなどの無線通信装置に用いられる２系統ＰＬＬ周波数シンセサイザに有用である。
本発明の実施の形態１の２系統ＰＬＬ周波数シンセサイザのブロック図 本発明の実施の形態２の２系統ＰＬＬ周波数シンセサイザの回路図 本発明の実施の形態２の２系統ＰＬＬ周波数シンセサイザの各部波形図 本発明の実施の形態３の２系統ＰＬＬ周波数シンセサイザの回路図 本発明の実施の形態３の２系統ＰＬＬ周波数シンセサイザの各部波形図 本発明の実施の形態４の２系統ＰＬＬ周波数シンセサイザの回路図 本発明の実施の形態５の２系統ＰＬＬ周波数シンセサイザの回路図 従来例の２系統ＰＬＬ周波数シンセサイザのブロック図 従来例の２系統ＰＬＬ周波数シンセサイザの各部波形図
符号の説明
１、８１ 電源線
２、８２ 接地線
３ａ、８３ａ 第１のＰＬＬ周波数シンセサイザ
３ｂ、８３ｂ 第２のＰＬＬ周波数シンセサイザ
４ａ、４ｂ、７、４４ａ〜４４ｄ、７７ａ〜７７ｄ 定電流源
５ａ 定電流源制御装置
５Ａ〜５Ｅ 電流量制御装置
６ 動作／不動作切替信号入力端子
８、９、６８、６９ａ〜６９ｄ、７８、７９ カレントミラートランジスタ
１０ キャパシタ
１１ スイッチングトランジスタ
１２ａ〜１２ｃ 接続点
１３ａ〜１３ｃ カウンタ
１４ａ〜１４ｃ カレントミラー回路
１５ クロック入力端子
４５ａ〜４５ｄ、６５ａ〜６５ｄ、７５ａ〜７５ｄ、８５ スイッチ

Claims (8)

  1. 電源線に接続された第１のＰＬＬ周波数シンセサイザ、
    前記第１のＰＬＬ周波数シンセサイザと接地線との間に接続された第１の定電流源と、前記第１の定電流源の電流を徐々に変化させるように制御する定電流源制御装置と、を備えた電流量制御装置、及び
    前記電源線と前記接地線との間に接続された、第２のＰＬＬ周波数シンセサイザと第２の定電流源との直列接続体、
    を有することを特徴とする２系統ＰＬＬ周波数シンセサイザ。
  2. 前記定電流源制御装置は、前記第１の定電流源の電流を時間連続的に変化させることを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
  3. 前記定電流源制御装置は、前記第１の定電流源の電流を階段的に変化させることを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
  4. 前記電流量制御装置は、
    前記第１の定電流源及び前記定電流源制御装置に代えて、
    前記第１のＰＬＬ周波数シンセサイザに直列に接続されたカレントミラー回路、
    前記カレントミラー回路に接続され、前記カレントミラー回路の電流を制御するスイッチングトランジスタ、及び
    前記スイッチングトランジスタに並列に接続されたコンデンサ、
    を有することを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
  5. 前記カレントミラー回路は、
    第１のＰＬＬ周波数シンセサイザに直列に接続された第１のカレントミラートランジスタ、
    前記第１のＰＬＬ周波数シンセサイザと前記第１のカレントミラートランジスタとの直列接続体に並列に接続された、第３の定電流源と第２のカレントミラートランジスタとの直列接続体、を有し、
    前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記第３の電流源と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする請求項４に記載の２系統ＰＬＬ周波数シンセサイザ。
  6. 前記電流量制御装置は、
    前記第１の定電流源及び前記定電流源制御装置に代えて、
    前記第１のＰＬＬ周波数シンセサイザに直列に接続された、スイッチ手段と定電流源との直列接続体の複数のものを並列に接続した並列接続体、及び
    前記スイッチ手段のオンオフを制御するカウンタ、
    を有することを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
  7. 前記電流量制御装置は、
    前記第１の定電流源及び前記定電流源制御装置に代えて、
    前記第１のＰＬＬ周波数シンセサイザに直列に接続された、スイッチ手段とカレントミラートランジスタの直列接続体の複数のものを並列に接続した並列接続体、
    前記スイッチ手段のオンオフを制御するカウンタ、
    前記第１のＰＬＬ周波数シンセサイザとスイッチ手段とカレントミラートランジスタとの直列接続体に並列に接続された、第３の定電流源と第２のカレントミラートランジスタとの直列接続体とを有し、
    前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記第３の電流源と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
  8. 前記電流量制御装置は、
    前記第１の定電流源及び前記定電流源制御装置に代えて、
    前記第１のＰＬＬ周波数シンセサイザに直列に接続された第１のカレントミラートランジスタ、
    前記第１のＰＬＬ周波数シンセサイザと第１のカレントミラートランジスタとの直列接続体に並列に接続された、定電流源とスイッチ手段との直列接続体の複数のものを並列に接続した並列接続体と第２のカレントミラートランジスタとの直列接続体、及び
    前記スイッチ手段のオンオフを制御するカウンタとを有し、
    前記第２のカレントミラートランジスタのゲートが、前記第１のカレントミラートランジスタのゲートと、前記スイッチ手段と前記第２のカレントミラートランジスタとの接続点に接続されていることを特徴とする請求項１に記載の２系統ＰＬＬ周波数シンセサイザ。
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