CN114204919A - 延时电路和延时结构 - Google Patents

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CN114204919A
CN114204919A CN202010985337.8A CN202010985337A CN114204919A CN 114204919 A CN114204919 A CN 114204919A CN 202010985337 A CN202010985337 A CN 202010985337A CN 114204919 A CN114204919 A CN 114204919A
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邱安平
陈婵
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Abstract

本申请提供一种延时电路和延时结构。该电路包括：第一延迟单元，用于对一脉冲信号的上升沿和/或下降沿进行延迟，其输入端接收脉冲信号，其输出端输出第一延迟信号，第二延迟单元，用于对第一延迟信号进行延迟，其输入端连接于第一延迟单元的输出端，其输出端输出第二延迟信号，记第二延迟信号的上升沿与脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记第二延迟信号的下降沿与脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，第一参数包括延时电路的制造工艺、供电电压波和工作温度中的至少一项。

Description

延时电路和延时结构
技术领域
本申请涉及集成电路技术领域，尤其涉及一种延时电路和延时结构。
背景技术
目前，在半导体元件中常使用到延时电路，延时电路为能够使脉冲信号延迟一定时间的电路。图1为一种输入信号和经过延时电路的输出信号的示意图，输入信号经过延时电路后，输出延时信号，如图1所示，输出信号为输入信号延迟时间T后的信号。图1所示的是输入信号的上升沿和下降沿均延迟时间T的情况，还有一种情况是只有输入信号的上升沿延迟时间T或只有输入信号的下降沿延迟时间T。
现有的延时电路中，经过延时电路的输出信号的延时T会随着电源电压、工作温度以及制造工艺等参数的变化发生较大的变化(变大或变小)，会影响延时电路的性能。如何确保在上述参数变化时，延时T的变化较小，是亟需解决的问题。
发明内容
本申请提供一种延时电路和延时结构，以确保经过延时电路的输出信号的延时在延时电路的制造工艺、供电电压波和工作温度中的至少一项发生变化时的变化较小。
第一方面，本申请提供一种延时电路，包括：
第一延迟单元，用于对一脉冲信号的上升沿和/或下降沿进行延迟，其输入端接收所述脉冲信号，其输出端输出第一延迟信号；
第二延迟单元，用于对所述第一延迟信号进行延迟，其输入端连接于所述第一延迟单元的输出端，其输出端输出第二延迟信号；
其中，记所述第二延迟信号的上升沿与所述脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记所述第二延迟信号的下降沿与所述脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，所述上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，所述第一参数包括所述延时电路的制造工艺、供电电压波和工作温度中的至少一项。
可选的，所述第一延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内；或者，
所述第二延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内；或者，
第一延迟单元和所述第二延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内。
可选的，第一延迟单元包括反相器和延迟阵列；或者，
第二延迟单元包括反相器和延迟阵列；或者，
所述第一延迟单元包括反相器和延迟阵列，且所述第二延迟单元包括反相器和延迟阵列；
其中，所述反相器的输出端接所述延迟阵列的输入输出端，所述反相器具有电源端和接地端；所述充电电流是从所述电源端经所述反相器到所述延迟阵列；所述放电电流是从所述延迟阵列经所述反相器到所述接地端。
可选的，所述延迟阵列包括N个并联的延迟子阵列，N个所述延迟子阵列的第一端作为所述延迟阵列的输入输出端，N个所述延迟子阵列的第二端电连接至所述接地端或电源端，所述N为大于等于2的整数。
可选的，所述延迟子阵列包括开关和电容，所述开关的第一端作为所述延迟子阵列的第一端或第二端，所述开关的第二端连接所述电容的第一端，所述电容的第二端作为所述延迟子阵列的第二端或第一端。
可选的，所述延迟子阵列的第一端和第二端之间的具有一等效电容值，N个所述延迟子阵列的所述等效电容值相同；所述延迟阵列还接收一电容值调节编码，所述电容值调节编码的每一位连接所述开关的控制端。
可选的，所述延迟子阵列的第一端和第二端之间具有一等效电容值，N个所述延迟子阵列的所述等效电容值呈等差数列或等比数列设置；所述延迟阵列还接收一电容值调节编码，所述电容值调节编码的每一位连接所述开关的控制端。
可选的，所述反相器包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制端和所述第二晶体管的控制端连接，所述第一晶体管的第一端接所述电源端，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第二晶体管的第二端接所述第三晶体管的第一端，所述第三晶体管的第二端接所述接地端，所述第三晶体管的控制端接偏置电压；所述第一晶体管的控制端作为所述反相器的输入端，所述第一晶体管的第二端作为所述反相器的输出端。
可选的，所述反相器还包括第四晶体管，所述第四晶体管的第一端接所述第三晶体管的第一端，所述第四晶体管的第二端接所述接地端，所述第四晶体管的控制端接所述电源端。
可选的，所述反相器包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的第一端接所述电源端，所述第一晶体管的第二端接所述第二晶体管的第一端，所述第二晶体管的控制端和所述第三晶体管的控制端连接，所述第二晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第二端接所述接地端，所述第一晶体管的控制端接偏置电压；所述第二晶体管的控制端作为所述反相器的输入端，所述第二晶体管的第二端作为所述反相器的输出端。
可选的，所述反相器还包括第四晶体管，所述第四晶体管的第一端接所述电源端，所述第四晶体管的第二端接所述第一晶体管的第二端，所述第四晶体管的控制端接所述接地端。
可选的，还包括：
电压偏置控制单元，所述电压偏置控制单元输出所述偏置电压，并通过所述偏置电压控制流经所述反相器的所述充电电流和/或所述放电电流随所述第一参数变化的变化值在所述第一范围内。
可选的，所述电压偏置控制单元包括一恒流源、第五晶体管和电压跟随器；
所述恒流源提供一供电电流，所述供电电流随所述第一参数变化的变化值在所述第一范围内；
所述恒流源与所述第五晶体管的第一端和控制端连接，所述第五晶体管的第二端连接所述电源端或所述接地端，所述第五晶体管的控制端提供一参考电压；
所述第五晶体管的控制端还连接所述电压跟随器的输入端，所述电压跟随器的输出端作为所述电压偏置控制单元的输出端。
可选的，还包括：
反馈回路，其第一端连接所述第二延迟单元的输出端，其第二端连接所述第二延迟单元的输入端，用于减小所述第一延迟信号从电平翻转点到低电平的时间或从电平翻转点到高电平的时间。
可选的，所述反馈回路包括第七晶体管和第八晶体管，所述第八晶体管的控制端作为所述反馈回路的第一端，所述第八晶体管的第一端接所述第七晶体管的第二端，所述第八晶体管的第二端接所述接地端，所述第七晶体管的第一端作为所述反馈回路的第二端，所述第七晶体管的控制端连接所述第一延迟单元的输入端。
可选的，所述反馈回路包括第七晶体管和第八晶体管，所述第七晶体管的控制端作为所述反馈回路的第一端，所述第七晶体管的第二端接所述第八晶体管的第一端，所述第七晶体管的第一端接所述电源端，所述第八晶体管的第二端作为所述反馈回路的第二端，所述第八晶体管的控制端连接所述第一延迟单元的输入端。
可选的，还包括：
缓冲器，其输入端接所述第二延迟单元的输出端，其输出端输出第三延迟信号，所述缓冲器用于对所述第二延迟信号进行整形以得到所述第三延迟信号。
第二方面，本申请提供一种延时结构，包括：
多个如权利要求1至17任一所述的延时电路串接在一起，第1个所述延时电路的输入端接收所述脉冲信号，第M-1个所述延时电路的输出端连接第M个所述延时电路的输入端，第M个所述延迟电路的输出端输出一预设延迟时间的延迟信号，所述M为大于或等于2的整数。
可选的，记所述预设延迟信号的上升沿与所述脉冲信号的上升沿之间的延迟时间为第一预设延迟时间，记所述预设延迟信号的下降沿与所述脉冲信号的下降沿之间的延迟时间为第二预设延迟时间，所述第一预设延迟时间和/或第二预设延迟时间随所述延时结构的所述第一参数变化的变化值在所述第一范围内。
可选的，还包括：
控制编码模块，与所述延时电路连接，用于控制所述第一预设延迟时间和/或所述第二预设延迟时间的大小。
本申请提供的延迟电路和延时结构，延迟电路包括第一延迟单元和第二延迟单元，第一延迟单元对一脉冲信号的上升沿和/或下降沿进行延迟，输出第一延迟信号，第二延迟单元对第一延迟信号进行延迟，输出第二延迟信号，第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随着电源电压、工作温度和制造工艺中的至少一项的变化值在第一范围内，第一范围为一个较小的范围，从而可以使得经过延时电路的输出信号的延时在电源电压、工作温度和制造工艺中的至少一项发生变化时的变化较小，提高了延时电路的性能。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为一种输入信号和经过延时电路的输出信号的示意图；
图2为一种输入信号和经过延时电路的输出信号的示意图；
图3为一种输入信号和经过延时电路的输出信号的示意图；
图4为本申请实施例提供的一种延时电路的结构示意图；
图5为本申请实施例提供的一种延时电路的结构示意图；
图6为本申请实施例提供的一种延时电路的结构示意图；
图7为本申请实施例提供的一种延时电路的结构示意图；
图8为本申请实施例提供的一种延时电路的结构示意图；
图9为本申请实施例提供的一种延时电路的结构示意图；
图10为本申请实施例提供的一种延时电路的结构示意图；
图11为本申请实施例提供的一种延时电路的结构示意图；
图12为本申请实施例提供的一种延时电路的结构示意图；
图13为本申请实施例提供的一种延时电路的结构示意图；
图14为本申请实施例提供的一种延时电路的结构示意图；
图15为本申请实施例提供的一种延时电路中电压偏置控制单元的结构示意图；
图16为一种输入脉冲信号与经过延时电路后输出的第二延迟信号的示意图；
图17为本申请实施例提供的一种延时电路的结构示意图；
图18为本申请实施例提供的一种延时电路的结构示意图；
图19为本申请实施例提供的一种延时电路的结构示意图；
图20为本申请实施例提供的一种延时电路的结构示意图；
图21为本申请实施例提供的一种延时电路的结构示意图；
图22为本申请实施例提供的一种延时电路的结构示意图；
图23为本申请实施例提供的一种延时结构的结构示意图；
图24为本申请实施例提供的一种延时结构的结构示意图；
图25为本申请实施例提供的一种延时结构的结构示意图；
图26为本申请实施例提供的一种延时结构的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
首先对上升沿延迟时间和下降沿延迟时间进行解释，以便于理解。
1、上升沿延迟时间，图1为一种输入信号和经过延时电路的输出信号的示意图，如图1所示，输出信号的上升沿与输入信号的上升沿之间的延迟时间T为上升沿延迟时间。
2、下降沿延迟时间，如图1所示，输出信号的下降沿与输入信号的下降沿之间的延迟时间T为下降沿延迟时间。
本申请提供的延时电路，可以实现对输入信号的上升沿和下降沿均延迟时间T，脉冲信号的宽度不变，如图1中所示，也可以实现对输入信号的上升沿延迟时间T，还可以实现对输入信号的下降沿延迟时间T。图2为一种输入信号和经过延时电路的输出信号的示意图，如图2所示，输入信号的上升沿被延迟时间T得到输出信号，脉冲信号的宽度被缩短了时间T。图3为一种输入信号和经过延时电路的输出信号的示意图，如图3所示，输入信号的下降沿被延迟时间T得到输出信号，脉冲信号的宽度被延长了时间T。需要说明的是，图1-图3中仅示出了脉冲信号的一个周期。
现有的延时电路中，经过延时电路的输出信号的延时T会随着电源电压、工作温度以及制造工艺等参数的变化发生较大的变化，会影响延时电路的性能。为解决这一问题，本申请提供一种延时电路，包括两个延迟单元，其中的第一延迟单元用于对一脉冲信号的上升沿和/或下降沿进行延迟，输出第一延迟信号，第二延迟单元用于对第一延迟信号进行延迟，输出第二延迟信号，第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随着电源电压、工作温度和制造工艺中的至少一项的变化值在第一范围内，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，从而可以使得经过延时电路的输出信号的延时在电源电压、工作温度和制造工艺中的至少一项发生变化时的变化较小，提高了延时电路的性能。下面通过具体实施例，对本申请提供的延时电路的具体结构进行详细说明。
图4为本申请实施例提供的一种延时电路的结构示意图，如图4所示，本实施例的延时电路可以包括：第一延迟单元1和第二延迟单元2，其中，第一延迟单元1用于对一脉冲信号的上升沿和/或下降沿进行延迟，第一延迟单元1的输入端接收脉冲信号，第一延迟单元1的输出端输出第一延迟信号，第二延迟单元2用于对第一延迟信号进行延迟，第二延迟单元2的输入端连接于第一延迟单元的输出端，第二延迟单元2的输出端输出第二延迟信号。其中，记第二延迟信号的上升沿与脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记第二延迟信号的下降沿与脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，其中的第一参数包括延时电路的制造工艺、供电电压和工作温度中的至少一项。即就是说，脉冲信号经图1所示的延时电路延迟后，若延时电路实现的是对脉冲信号的上升沿进行延迟，则输出信号的上升沿延迟时间随第一参数变化的变化值在第一范围内，基本保持恒定。若延时电路实现的是对脉冲信号的下降沿进行延迟，则输出信号的下降沿延迟时间随第一参数变化的变化值在第一范围内，基本保持恒定。若延时电路实现的是对脉冲信号的上升沿和下降沿进行延迟，则输出信号的上升沿延迟时间和下降沿延迟时间随第一参数变化的变化值在第一范围内，基本保持恒定。
本申请实施例中，第一延迟单元可以由不同的具体电路结构，第二延迟单元的可以有不同的具体电路结构，在第一延迟单元和第二延迟单元的实现功能上，有如下三种可选的方式：
方式一、第一延迟单元的充电电流和/或放电电流随第一参数变化的变化值在第一范围内。
具体地，由于第一延迟单元的充电电流和/或放电电流随第一参数变化的变化值在第一范围内，因此经第一延迟单元延迟后输出的第一延迟信号的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，第一延迟信号经第二延迟单元延迟后输出第二延迟信号，可以确保第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内。
方式二、第二延迟单元的充电电流和/或放电电流随第一参数变化的变化值在第一范围内。
具体地，脉冲信号经第一延迟单元延迟后输出第一延迟信号，由于第二延迟单元的充电电流和/或放电电流随第一参数变化的变化值在第一范围内，因此第一延迟信号经第二延迟单元延迟后输出第二延迟信号，可以确保第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内。
方式三、第一延迟单元和第二延迟单元的充电电流和/或放电电流随第一参数变化的变化值在第一范围内。
具体地，由于第一延迟单元和第二延迟单元的充电电流和/或放电电流均随第一参数变化的变化值在第一范围内，脉冲信号经第一延迟单元延迟后输出第一延迟信号，第一延迟信号经第二延迟单元延迟后输出第二延迟信号，可以确保第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内。
本实施例提供的延迟电路，包括第一延迟单元和第二延迟单元，第一延迟单元对一脉冲信号的上升沿和/或下降沿进行延迟，输出第一延迟信号，第二延迟单元对第一延迟信号进行延迟，输出第二延迟信号，第二延迟信号的上升沿延迟时间和/或下降沿延迟时间随着电源电压、工作温度和制造工艺中的至少一项的变化值在第一范围内，第一范围为一个较小的范围，从而可以使得经过延时电路的输出信号的延时在电源电压、工作温度和制造工艺中的至少一项发生变化时的变化较小，提高了延时电路的性能。
下面结合具体实施例对本申请的延时电路的结构进行说明，本申请的延时电路的具体结构并不局限于下面任一种结构。
可选的，本申请提供的延时电路有如下三种电路结构：
第一种：第一延迟单元包括反相器和延迟阵列。图5为本申请实施例提供的一种延时电路的结构示意图，如图5所示，第一延迟单元包括反相器11和延迟阵列12，反相器11的输出端接延迟阵列12的输入输出端。
第二种：第二延迟单元包括反相器和延迟阵列。图6为本申请实施例提供的一种延时电路的结构示意图，如图6所示，第二延迟单元包括反相器21和延迟阵列22，反相器21的输出端接延迟阵列22的输入输出端。
第三种：第一延迟单元包括反相器和延迟阵列，且第二延迟单元包括反相器和延迟阵列。图7为本申请实施例提供的一种延时电路的结构示意图，如图7所示，第一延迟单元包括反相器11和延迟阵列12，第二延迟单元包括反相器21和延迟阵列22，反相器11的输出端接延迟阵列12的输入输出端，反相器21的输出端接延迟阵列22的输入输出端。
这三种电路结构中，其中，反相器的输出端接延迟阵列的输入输出端，反相器具有电源端和接地端，充电电流是从电源端经反相器到延迟阵列，放电电流是从延迟阵列经反相器到接地端。
进一步地，延迟阵列可以包括N个并联的延迟子阵列，N个延迟子阵列的第一端作为延迟阵列的输入输出端，N个延迟子阵列的第二端电连接至接地端或电源端，N为大于等于2的整数。
以第一种电路结构为例，图8为本申请实施例提供的一种延时电路的结构示意图，如图8所示，第一延迟单元1包括反相器11和延迟阵列12，第二延迟单元2包括反相器21，其中，反相器11的输出端接延迟阵列12的输入输出端，反相器11具有电源端Vcc和接地端Vss；充电电流是从电源端Vdd经反相器11到延迟阵列12；放电电流是从延迟阵列12经反相器11到接地端Vss。
其中，作为一种可选的方式，如图8中所示，延迟阵列12可以包括N个并联的延迟子阵列121，N个延迟子阵列121的第一端作为延迟阵列的输入输出端，N个延迟子阵列121的第二端电连接至接地端Vss，N为大于等于2的整数。
可选的，如图8中所示，延迟子阵列121可以包括开关和电容，开关的第一端作为延迟子阵列121的第一端或第二端，开关的第二端连接电容的第一端，电容的第二端作为延迟子阵列121的第二端或第一端。即就是说，在一种可选的方式中，延迟子阵列121可以包括开关和电容，开关的第一端作为延迟子阵列121的第一端，开关的第二端连接电容的第一端，电容的第二端作为延迟子阵列121的第二端。或者，开关的第一端作为延迟子阵列121的第二端，开关的第二端连接电容的第一端，电容的第二端作为延迟子阵列121的第一端。
进一步地，作为一种可实施的方式，延迟子阵列121的第一端和第二端之间的具有一等效电容值，N个延迟子阵列121的等效电容值相同；延迟阵列12还接收一电容值调节编码，电容值调节编码的每一位连接开关的控制端。例如，如图8中所示，延迟子阵列121的个数N为3，例如延迟阵列12接收到的电容值调节编码为“101”，“0”指示开关关闭，“1”指示开关打开，则图8中所示的第一个延迟子阵列121和第三个延迟子阵列121的控制端控制开关打开，第二个延迟子阵列121的控制端控制开关关闭。通过电容值调节编码的控制，延迟子阵列121接通的个数可以调整，从而可以实现不同的延迟时间。
作为另一种可实施的方式，延迟子阵列121的第一端和第二端之间的具有一等效电容值，N个延迟子阵列的等效电容值呈等差数列或等比数列设置，延迟阵列12还接收一电容值调节编码，电容值调节编码的每一位连接开关的控制端。例如，如图8中所示，延迟子阵列121的个数N为5，例如延迟阵列12接收到的电容值调节编码为“10101”，“0”指示开关关闭，“1”指示开关打开，则图8中所示的第一个延迟子阵列121、第三个延迟子阵列121和第五个延迟子阵列121的控制端控制开关打开，第二个延迟子阵列121和第四个延迟子阵列121的控制端控制开关关闭。通过电容值调节编码的控制，延迟子阵列121接通的个数可以调整，从而可以实现不同的延迟时间。该实施方式和上一实施方式的区在在于，上一实施方式中N个延迟子阵列121的等效电容值相同，本实施方式中N个延迟子阵列的等效电容值不同，呈等差数列或等比数列设置。在调整不同延迟时间时，可以更灵活。
图8所示的延时电路可以实现对脉冲信号的上升沿进行延迟。
以第一种电路结构为例，图9为本申请实施例提供的一种延时电路的结构示意图，图9所示的延时电路可以实现对脉冲信号的下降沿进行延迟，如图9所示，图9所示的延时电路与图8所示的延时电路的区别为，图8中N个延迟子阵列121的第二端电连接至接地端Vss，而图9中N个延迟子阵列121的第二端电连接至电源端Vcc。其它结构和连接方式相同，此处不再赘述。
下面结合图10和图11说明图8中所示的反相器的具体结构，以及图8中所示的延迟子阵列121的一种具体结构。
图10为本申请实施例提供的一种延时电路的结构示意图，图10为一种与8对应的具体电路结构，如图10所示，反相器11包括第一晶体管、第二晶体管和第三晶体管，第一晶体管可以为PMOS管TP1，第二晶体管可以为NMOS管TN1，第三晶体管可以为NMOS管TN2。TP1的控制端和第二晶体管TN1的控制端连接，TP1的第一端接电源端，TP1的第二端与TN1的第一端连接，TN1的第二端接TN2的第一端，TN2的第二端接接地端，TN2的控制端接偏置电压；TP1的控制端作为反相器11的输入端，TP1的第二端作为反相器11的输出端。如图10所示，延迟子阵列121包括开关和电容，开关可以为PMOS管TP2，电容由NMOS管TN3的第一端和第二端接地构成。
图11为本申请实施例提供的一种延时电路的结构示意图，在图10所示的延时电路的基础上，进一步地，反相器11还包括第四晶体管，第四晶体管可以为NMOS管TN4，TN4的第一端接TN2的第一端，TN4的第二端接接地端，TN4的控制端接电源端Vcc。流经TN2的电流为一基本恒定的电流，该电流基本不随制造工艺、供电电压和工作温度变化而变化，而流经TN4的电流随电源端Vcc(电源电压)增大而增大，随电源端Vcc(电源电压)减小而减小，从而使得流经TN1的电流随电源电压增大而增大，随电源电压减小而减小，进而使得延迟阵列12的流经TN1的放电电流跟随电源电压的变化，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。例如，工作温度升高时，流经TN2和TN4的电流基本保持不变或保持在第一范围内，从而使得延迟阵列12的流经TN1的放电电流基本保持不变或保持在第一范围内，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。再例如，电源电压升高，流经TN2的电流基本保持不变或在第一范围内，而流经TN4的电流增大，进而使得延迟阵列12的流经TN1的放电电流增大，但是因为电源电压升高，延迟阵列12存储了更多的电荷(或放电电压初始值更高)，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。
下面结合图12和图13说明图9中所示的反相器的具体结构，以及图9中所示的延迟子阵列121的一种具体结构。
图12为本申请实施例提供的一种延时电路的结构示意图，图12为一种与图9对应的具体电路结构，如图12所示，反相器包括第一晶体管、第二晶体管和第三晶体管，第一晶体管可以为PMOS管TP3，第二晶体管可以为PMOS管TP4，第三晶体管可以为NMOS管TN5，TP3的第一端接电源端Vcc，TP3的第二端接TP4的第一端，TP4的控制端和TN5的控制端连接，TP4的第二端与TN5的第一端连接，TN5的第二端接接地端Vss，TP3的控制端接偏置电压；TP4的控制端作为反相器的输入端，TP4的第二端作为反相器的输出端。如图12所示，延迟子阵列121包括开关和电容，开关可以为NMOS管TN6，电容由PMOS管TP5的第一端和第二端接电源端Vcc构成。
图13为本申请实施例提供的一种延时电路的结构示意图，在图12所示的延时电路的基础上，进一步地，反相器11还包括第四晶体管，第四晶体管可以为PMOS管TP6，TP6的第一端接电源端Vcc，TP6的第二端接TP3的第二端，TP6的控制端接接地端Vss。
在图13中，流经TP3的电流为一基本恒定的电流，该电流基本不随制造工艺、供电电压和工作温度变化而变化，而流经TP6的电流随电源端Vcc(电源电压)增大而增大，随电源端Vcc(电源电压)减小而减小，从而使得流经TP4的电流随电源电压增大而增大，随电源电压减小而减小，进而使得针对延迟阵列12的流经TP4的充电电流跟随电源电压的变化，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。例如，工作温度升高时，流经TP3和TP6的电流基本保持不变或保持在第一范围内，从而使得针对延迟阵列12的流经TP4的充电电流基本保持不变或保持在第一范围内，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。再例如，电源电压升高，流经TP3的电流基本保持不变或在第一范围内，而流经TP6的电流增大，进而使得流经TP4的对延迟阵列12的充电电流增大，但是因为电源电压升高，延迟阵列12需要存储更多的电荷(或充电电压的最终值基本等于Vcc，其变的更大)，再进而使得反相器11和延迟阵列12造成的延迟时间基本保持不变或保持在第一范围内。
进一步地，图10-图13中的偏置电压可以是由电压偏置控制单元输出，在图10-图13任一种延时电路的基础上，延时电路还可以包括电压偏置控制单元，以在图10所示延时电路的基础上为例，图14为本申请实施例提供的一种延时电路的结构示意图，在图10所示延时电路的基础上，还可以包括电压偏置控制单元13，电压偏置控制单元13输出偏置电压，并通过偏置电压控制流经反相器11的充电电流和/或放电电流随第一参数变化的变化值在第一范围内。
下面结合图15说明一种电压偏置单元的可选的具体结构，图15为本申请实施例提供的一种延时电路中电压偏置控制单元的结构示意图，如图15所示，电压偏置控制单元13包括一恒流源131、第五晶体管132和电压跟随器133。
其中，恒流源131提供一供电电流，供电电流随第一参数变化的变化值在第一范围内。
恒流源131与第五晶体管132的第一端和控制端连接，第五晶体管132的第二端连接电源端或接地端，第五晶体管132的控制端提供一参考电压，可选的，第五晶体管可以为NMOS管。
第五晶体管132的控制端还连接电压跟随器133的输入端，电压跟随器133的输出端作为电压偏置控制单元13的输出端。
图16为一种输入脉冲信号与经过延时电路后输出的第二延迟信号的示意图，如图16所示，输入脉冲信号经延时电路延时后，第一延迟信号的上升沿与输入脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，在延迟了上升沿延迟时间后，需要使得第一延迟信号快速从电平翻转点变化到低电平，减小第一延迟信号从电平翻转点到低电平的时间，上述电平翻转点有两种，一种为反相器的PMOS刚打开或反相器的NMOS刚关闭的临界状态(针对反相器的输入信号从高电平变化为低电平)，另一种为反相器的NMOS刚打开或反相器的PMOS刚关闭的临界状态(针对反相器的输入信号从低电平变化为高电平)。本申请实施例中，在上述三种电路结构的基础上，进一步地，还可以包括反馈回路，以在图5所示延时电路的基础上为例，图17为本申请实施例提供的一种延时电路的结构示意图，在图5所示延时电路的基础上，本实施例的延时电路还可以包括反馈回路3，反馈回路3的第一端连接第二延迟单元的输出端，反馈回路的第二端连接第二延迟单元的输入端，用于减小第一延迟信号从电平翻转点到低电平的时间或从电平翻转点到高电平的时间。
下面结合图18和图19说明反馈回路的一种可选的具体结构，图18为本申请实施例提供的一种延时电路的结构示意图，图18所示的延时电路为在图10所示的延时电路的基础上增加的反馈回路的结构示意图，如图18所示，反馈回路3包括第七晶体管和第八晶体管，第七晶体管可以为NMOS管TN7，第八晶体管可以为NMOS管TN8，TN8的控制端作为反馈回路的第一端，TN8的第一端接TN7的第二端，TN8的第二端接接地端Vss，TN7的第一端作为反馈回路的第二端，TN7的控制端连接第一延迟单元的输入端。
图19为本申请实施例提供的一种延时电路的结构示意图，图19所示的延时电路为在图11所示的延时电路的基础上增加的反馈回路的结构示意图，如图19所示，反馈回路3包括第七晶体管和第八晶体管，第七晶体管可以为NMOS管TN7，第八晶体管可以为NMOS管TN8，TN8的控制端作为反馈回路的第一端，TN8的第一端接TN7的第二端，TN8的第二端接接地端Vss，TN7的第一端作为反馈回路的第二端，TN7的控制端连接第一延迟单元的输入端。
下面结合图20和图21说明反馈回路的另一种可选的具体结构，图20为本申请实施例提供的一种延时电路的结构示意图，图20所示的延时电路为在图12所示的延时电路的基础上增加的反馈回路的结构示意图，如图20所示，反馈回路包括第七晶体管和第八晶体管，第七晶体管可以为PMOS管TP7，第八晶体管可以为PMOS管TP8，TP7的控制端作为反馈回路的第一端，TP7的第二端接TP8的第一端，TP7的第一端接电源端，TP8的第二端作为反馈回路的第二端，TP8的控制端连接第一延迟单元的输入端。
图21为本申请实施例提供的一种延时电路的结构示意图，图21所示的延时电路为在图13所示的延时电路的基础上增加的反馈回路的结构示意图，如图21所示，反馈回路包括第七晶体管和第八晶体管，第七晶体管可以为PMOS管TP7，第八晶体管可以为PMOS管TP8，TP7的控制端作为反馈回路的第一端，TP7的第二端接TP的第一端，TP7的第一端接电源端，TP8的第二端作为反馈回路的第二端，TP8的控制端连接第一延迟单元的输入端。
为了对第二延迟信号进行整形，本申请实施例中，在上述三种电路结构的基础上，进一步地，还可以包括缓冲器，以在图5所示延时电路的基础上为例，图22为本申请实施例提供的一种延时电路的结构示意图，在图5所示延时电路的基础上，本实施例的延时电路还可以包括缓冲器4，缓冲器4的输入端接第二延迟单元2的输出端，缓冲器4的输出端输出第三延迟信号，缓冲器4用于对第二延迟信号进行整形以得到第三延迟信号。
可选的，缓冲器4可以是由偶数个反向器组成。
本申请实施例还提供一种延时结构，包括多个图4-图14及图17-图22任一所示的延时电路串接在一起，图23为本申请实施例提供的一种延时结构的结构示意图，如图23所示，第1个延时电路的输入端接收脉冲信号，第M-1个延时电路的输出端连接第M个延时电路的输入端，第M个延迟电路的输出端输出一预设延迟时间的延迟信号，M为大于或等于2的整数。
本实施例中，记预设延迟信号的上升沿与脉冲信号的上升沿之间的延迟时间为第一预设延迟时间，记预设延迟信号的下降沿与脉冲信号的下降沿之间的延迟时间为第二预设延迟时间，第一预设延迟时间和/或第二预设延迟时间随延时结构的第一参数变化的变化值在第一范围内。
图24为本申请实施例提供的一种延时结构的结构示意图，如图24所示，在图23所示的延时结构的基础上，进一步地，还可以包括控制编码模块，与每个延时电路连接，用于控制第一预设延迟时间和/或第二预设延迟时间的大小。
下面以两个具体的串联了两个延时电路的延时结构为例，对延时结构的结构进行举例说明。
图25为本申请实施例提供的一种延时结构的结构示意图，如图25所示，本实施例的延时结构包括串联的第一延时电路30和第二延时电路40，第一延时电路30和第二延时电路40之间串联一个反相器50，第二延时电路40后还串接一个反相器60，脉冲信号经过延时结构后，输出延迟信号，第一延时电路30和第二延时电路40的结构相同，均为上升沿延迟电路，该延时结构可以实现对脉冲信号的上升沿进行延迟。
需要说明的是，第一延时电路30和第二延时电路40还可以均为下降沿延迟电路，还可以均为图11所示的电路结构。
图26为本申请实施例提供的一种延时结构的结构示意图，如图26所示，本实施例的延时结构包括串联的第一延时电路70和第二延时电路80，第一延时电路70和第二延时电路80之间串联一个反相器90，第二延时电路80后还串接一个反相器100，脉冲信号经过延时结构后，输出延迟信号，第一延时电路70和第二延时电路80的结构不同，第一延时电路70为上升沿延迟电路，第二延时电路80为下降沿延迟电路，该延时结构可以实现对脉冲信号的上升沿进行延迟以及下降沿进行延迟。
需要说明的是，第一延时电路70还可以为图11所示的电路结构。第二延时电路80还可以为图13所示的电路结构。
图25和图26所示的延时结构仅是举例，并不构成对本申请的延时结构的限定，还可以根据实际所需的延迟时间选择串接的延时电路的个数及延时电路的类型(具体为上升沿延时电路和下降沿延时电路)。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (20)

1.一种延时电路，其特征在于，包括：
第一延迟单元，用于对一脉冲信号的上升沿和/或下降沿进行延迟，其输入端接收所述脉冲信号，其输出端输出第一延迟信号；
第二延迟单元，用于对所述第一延迟信号进行延迟，其输入端连接于所述第一延迟单元的输出端，其输出端输出第二延迟信号；
其中，记所述第二延迟信号的上升沿与所述脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记所述第二延迟信号的下降沿与所述脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，所述上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，所述第一参数包括所述延时电路的制造工艺、供电电压波和工作温度中的至少一项。
2.根据权利要求1所述的延时电路，其特征在于，
所述第一延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内；或者，
所述第二延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内；或者，
第一延迟单元和所述第二延迟单元的充电电流和/或放电电流随所述第一参数变化的变化值在所述第一范围内。
3.根据权利要求2所述的延时电路，其特征在于，
第一延迟单元包括反相器和延迟阵列；或者，
第二延迟单元包括反相器和延迟阵列；或者，
所述第一延迟单元包括反相器和延迟阵列，且所述第二延迟单元包括反相器和延迟阵列；
其中，所述反相器的输出端接所述延迟阵列的输入输出端，所述反相器具有电源端和接地端；所述充电电流是从所述电源端经所述反相器到所述延迟阵列；所述放电电流是从所述延迟阵列经所述反相器到所述接地端。
4.根据权利要求3所述的延时电路，其特征在于，所述延迟阵列包括N个并联的延迟子阵列，N个所述延迟子阵列的第一端作为所述延迟阵列的输入输出端，N个所述延迟子阵列的第二端电连接至所述接地端或电源端，所述N为大于等于2的整数。
5.根据权利要求4所述的延时电路，其特征在于，所述延迟子阵列包括开关和电容，所述开关的第一端作为所述延迟子阵列的第一端或第二端，所述开关的第二端连接所述电容的第一端，所述电容的第二端作为所述延迟子阵列的第二端或第一端。
6.根据权利要求5所述的延时电路，其特征在于，所述延迟子阵列的第一端和第二端之间的具有一等效电容值，N个所述延迟子阵列的所述等效电容值相同；所述延迟阵列还接收一电容值调节编码，所述电容值调节编码的每一位连接所述开关的控制端。
7.根据权利要求5所述的延时电路，其特征在于，所述延迟子阵列的第一端和第二端之间具有一等效电容值，N个所述延迟子阵列的所述等效电容值呈等差数列或等比数列设置；所述延迟阵列还接收一电容值调节编码，所述电容值调节编码的每一位连接所述开关的控制端。
8.根据权利要求3所述的延时电路，其特征在于，所述反相器包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制端和所述第二晶体管的控制端连接，所述第一晶体管的第一端接所述电源端，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第二晶体管的第二端接所述第三晶体管的第一端，所述第三晶体管的第二端接所述接地端，所述第三晶体管的控制端接偏置电压；所述第一晶体管的控制端作为所述反相器的输入端，所述第一晶体管的第二端作为所述反相器的输出端。
9.根据权利要求8所述的延时电路，其特征在于，所述反相器还包括第四晶体管，所述第四晶体管的第一端接所述第三晶体管的第一端，所述第四晶体管的第二端接所述接地端，所述第四晶体管的控制端接所述电源端。
10.根据权利要求3所述的延时电路，其特征在于，所述反相器包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的第一端接所述电源端，所述第一晶体管的第二端接所述第二晶体管的第一端，所述第二晶体管的控制端和所述第三晶体管的控制端连接，所述第二晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第二端接所述接地端，所述第一晶体管的控制端接偏置电压；所述第二晶体管的控制端作为所述反相器的输入端，所述第二晶体管的第二端作为所述反相器的输出端。
11.根据权利要求10所述的延时电路，其特征在于，所述反相器还包括第四晶体管，所述第四晶体管的第一端接所述电源端，所述第四晶体管的第二端接所述第一晶体管的第二端，所述第四晶体管的控制端接所述接地端。
12.根据权利要求8至11任一所述的延时电路，其特征在于，还包括：
电压偏置控制单元，所述电压偏置控制单元输出所述偏置电压，并通过所述偏置电压控制流经所述反相器的所述充电电流和/或所述放电电流随所述第一参数变化的变化值在所述第一范围内。
13.根据权利要求12所述的延时电路，其特征在于，所述电压偏置控制单元包括一恒流源、第五晶体管和电压跟随器；
所述恒流源提供一供电电流，所述供电电流随所述第一参数变化的变化值在所述第一范围内；
所述恒流源与所述第五晶体管的第一端和控制端连接，所述第五晶体管的第二端连接所述电源端或所述接地端，所述第五晶体管的控制端提供一参考电压；
所述第五晶体管的控制端还连接所述电压跟随器的输入端，所述电压跟随器的输出端作为所述电压偏置控制单元的输出端。
14.根据权利要求3所述的延时电路，其特征在于，还包括：
反馈回路，其第一端连接所述第二延迟单元的输出端，其第二端连接所述第二延迟单元的输入端，用于减小所述第一延迟信号从电平翻转点到低电平的时间或从电平翻转点到高电平的时间。
15.根据权利要求14所述的延时电路，其特征在于，所述反馈回路包括第七晶体管和第八晶体管，所述第八晶体管的控制端作为所述反馈回路的第一端，所述第八晶体管的第一端接所述第七晶体管的第二端，所述第八晶体管的第二端接所述接地端，所述第七晶体管的第一端作为所述反馈回路的第二端，所述第七晶体管的控制端连接所述第一延迟单元的输入端。
16.根据权利要求14所述的延时电路，其特征在于，所述反馈回路包括第七晶体管和第八晶体管，所述第七晶体管的控制端作为所述反馈回路的第一端，所述第七晶体管的第二端接所述第八晶体管的第一端，所述第七晶体管的第一端接所述电源端，所述第八晶体管的第二端作为所述反馈回路的第二端，所述第八晶体管的控制端连接所述第一延迟单元的输入端。
17.根据权利要求3所述的延时电路，其特征在于，还包括：
缓冲器，其输入端接所述第二延迟单元的输出端，其输出端输出第三延迟信号，所述缓冲器用于对所述第二延迟信号进行整形以得到所述第三延迟信号。
18.一种延时结构，其特征在于，包括：
多个如权利要求1至17任一所述的延时电路串接在一起，第1个所述延时电路的输入端接收所述脉冲信号，第M-1个所述延时电路的输出端连接第M个所述延时电路的输入端，第M个所述延迟电路的输出端输出一预设延迟时间的延迟信号，所述M为大于或等于2的整数。
19.根据权利要求18所述的延时结构，其特征在于，记所述预设延迟信号的上升沿与所述脉冲信号的上升沿之间的延迟时间为第一预设延迟时间，记所述预设延迟信号的下降沿与所述脉冲信号的下降沿之间的延迟时间为第二预设延迟时间，所述第一预设延迟时间和/或第二预设延迟时间随所述延时结构的所述第一参数变化的变化值在所述第一范围内。
20.根据权利要求19所述的延时结构，其特征在于，还包括：
控制编码模块，与所述延时电路连接，用于控制所述第一预设延迟时间和/或所述第二预设延迟时间的大小。
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