CN101110582B - 延迟控制电路 - Google Patents

Abstract

一种延迟控制电路，包括第一延迟单元、信号调整单元、选择器以及第二延迟单元。第一延迟单元用以延迟输入信号，并产生延迟输入信号。信号调整单元耦接至第一延迟单元，根据输入信号与延迟输入信号，输出上升沿延迟信号与下降沿延迟信号。选择器耦接至信号调整单元，根据控制信号，输出上升沿延迟信号与下降沿延迟信号中的一个。第二延迟单元耦接至选择器，用以延迟选择器的输出，并输出输出信号。

Description

延迟控制电路

技术领域

本发明涉及一种可调整信号延迟的延迟控制电路，并特别涉及一种可以分开控制信号的上升沿延迟时间及下降沿延迟时间的延迟控制电路。

背景技术

当高速数字传输接口在传送数据时，通常需要配合取样信号(例如时脉信号或闪频信号)的时序，作为接收端取样的依据。而传送端在传送数据时，须与取样信号保持一定的时序关系(例如依据取样信号的上升沿触发或是下降沿触发)，以保障能有最大的设定(setup)或保持时间裕度(time margin)。

在实际应用上，传送端或接收端需对取样信号做一些时间延迟的微调以保持时间裕度。在传统技术中，取样信号的延迟通常由延迟单元(programmable delay cell)或延迟锁定回路(delay lock loop)来实现。不论是延迟单元或延迟锁定回路，通常会对取样信号的上升沿与下降沿进行相同的延迟。也就是说，取样信号的上升沿延迟时间会等于下降沿延迟时间。

在某些只使用单一取样沿(上升沿或下降沿)的系统中，这样的设计是没有问题的。然而，在更高速的系统中(例如采用ATA接口中ULTRA DMA传输模式的系统或DDR SDRAM系统)，会同时使用取样信号的上升沿及下降沿作为数据传输的依据。因此，传统的延迟电路便很难同时兼顾上升沿及下降沿的时间裕度。

图1为根据传统技术的延迟控制电路的电路图。延迟控制电路200包括延迟单元212、214、与门222、或门224及选择器230。其中延迟器212与214组成延迟单元210。与门222与或门224组成信号调整调单元220。输入信号INT经由不同的延迟后(延迟单元212的延迟时间为DA+DB，而延迟单元214的延迟时间则为DB)，产生延迟输入信号DS 1、DS2，并经由与门222输出上升沿延迟信号DRS，经由或门224输出下降沿延迟信号DFS。然后，选择器230则经由控制信号CS决定输出的信号为上升沿延迟信号DRS或下降沿延迟信号DFS。图2与图1主要的差异在于信号调整电路220与信号调整单元120，两者的电路结构不同。接下来以美国专利第6,424,197号进一步说明传统技术的延迟控制电路。

图2A为根据美国专利第6,424,197号的延迟控制电路的电路图。延迟控制电路100包括延迟单元110与信号调整单元120。延迟单元110根据控制信号DR[2:0]、控制信号DF[2:0]，输出延迟输入信号DS1、DS2至信号调整单元120。信号调整单元120经由逻辑运算后，产生经延迟过的输出信号OUT。其中，若比较电路122的输出为逻辑低电位，则输出信号OUT为延迟输入信号DS1、DS2进行“或”逻辑运算后的结果。若比较电路122的输出为逻辑高电位，则输出信号OUT为延迟输入信号DS1、DS2进行“与”逻辑运算后的结果。

图2A的电路架构虽可调整输入信号INT的延迟时间，但其信号调整单元120的电路架构较为复杂，且需考虑控制信号DR[2:0]、DF[2:0].对于信号调整单元120中的比较电路122，因为其电路架构较为复杂(其电路架构请参照美国专利第6,424,197号).所以，当利用信号调整单元120处理较高频率的输入信号INT时，其延迟时间愈难掌握.因为每一个逻辑门皆会影响输出信号OUT与输入信号INT之间的延迟时间.另外，信号调整单元120在处理输入信号INT时，其适用的工作范围(输入信号INT的频率，以及延迟时间的微调)也会受到控制信号DR[2:0]、DF[2:0]频率的限制.因为输出信号OUT是经由控制信号DR[2:0]、DF[2:0]与延迟输入信号DS1、DS2进行逻辑运算而得到的.

图2B为根据美国专利第6,424,197号的延迟单元的电路图。如图2B所示，利用多个缓冲器串接来延迟输入信号INT，每一个缓冲器输出不同延迟时间的输入信号INT。接着，经由图2C中的多工器，根据控制信号DR[2:0]、控制信号DF[2:0]，输出所需的延迟输入信号DS1、DS2。信号调整单元120根据延迟输入信号DS1、DS2，产生输出信号OUT。输出信号OUT则为延迟输入信号DS1、DS2进行“与”或者“或”逻辑运算后的结果。上述电路操作细节请参照美国专利第6,424,197号。

上述图2A、2B、2C所示的延迟控制电路在实际应用时，若延迟单元110所输出的延迟输入信号之间的延迟时间相差太大，则可能造成输出信号OUT错误的状况。如图2D所示：其中，输入信号INT的脉冲宽度为W，若其上升沿延迟时间为DR，下降沿延迟时间为DF，则其输出信号的波形应为输出信号OUT1。但由于延迟单元110所对应输出的信号应为延迟输入信号DS1、DS2。因此，经过信号调整单元120所输出的信号波形则可能会变为错误的输出信号OUT2。

而上述图1与图2A的延迟单元210、110通常为多个延迟器相互串接而成，每一个延迟器可能会因为个别制程条件有差异，而影响其延迟时间。尤其在高频信号的微调中，这种不确定性更可能造成输出信号的错误。因此，如能改善传统电路中对于延迟时间的控制，将使得延迟控制电路的输出更为稳定，更适用于高频率信号的延迟控制。

发明内容

有鉴于此，本发明的其中一个目的是提供一种延迟控制电路，其对于输入信号的延迟控制，可分别调整其上升沿的延迟时间及下降沿的延迟时间，且适用于较高频率的输入信号。

本发明的其中一个目的是提供一种延迟控制电路，其先调整输入信号的工作周期，再对其进行信号的延迟。使输入信号的上升沿延迟时间与下降沿延迟时间可以分开调整。

本发明的其中一个目的是提供一种延迟控制电路，其利用锁相回路产生稳定的延迟电压来调整压控延迟器的延迟时间，使延迟控制电路产生更稳定的输出电压，更精确地控制压控延迟器的延迟时间。

为达成上述与其它目的，本发明提出了一种延迟控制电路，包括延迟单元、信号调整单元以及选择器.延迟单元其具有锁相回路，而锁相回路根据时脉信号，输出延迟电压.延迟单元包括多个压控延迟器、第一选择器以及第二选择器.所述多个压控延迟器相互串接，用以接收并逐级延迟所述输入信号，并根据延迟电压，调整所述多个压控延迟器中的每个的延迟时间.第一选择器耦接至所述多个压控延迟器的输出端，用以选择所述多个压控延迟器其中之一的输出，并根据第一控制信号，输出第一延迟输入信号.第二选择器耦接至所述多个压控延迟器的输出端，用以选择所述多个压控延迟器其中之一的输出，并根据第二控制信号，输出第二延迟输入信号.延迟单元根据延迟电压，延迟输入信号，并产生第一延迟输入信号与第二延迟输入信号.信号调整单元耦接至延迟单元，并根据第一延迟输入信号与第二延迟输入信号，输出上升沿延迟信号与下降沿延迟信号.选择器耦接至信号调整单元，根据控制信号，输出上升沿延迟信号与下降沿延迟信号中的一个.第一延迟输入信号的延迟时间大于第二延迟输入信号的延迟时间.

为达成上述与其它目的，本发明提出了一种电压延迟电路，包括锁相回路、延迟单元、大码单元、小码单元、N个与门、信号调整单元以及选择器。锁相回路根据时脉信号，输出延迟电压。延迟单元用以接收输入信号，并根据延迟电压，输出N个延迟输入信号，N为正整数，所述N个延迟输入信号包括所述输入信号。大码单元具有N个输出端，用以输出N个第一转换信号。小码单元具有N个输出端，用以输出N个第二转换信号。所述N个与门中的每个都接收相对应的一个所述N个延迟输入信号、一个所述N个第一转换信号以及一个所述N个第二转换信号。所述N个与门输出N个运算信号。信号调整单元耦接至所述N个与门的输出端，根据所述N个运算信号，输出上升沿延迟信号与下降沿延迟信号。选择器耦接至信号调整单元，根据控制信号，输出上升沿延迟信号与下降沿延迟信号中的一个。信号调整单元包括第一与门以及第一或门。第一与门耦接于所述N个与门与选择器之间，并根据所述N个运算信号，输出上升沿延迟信号至选择器。第一或门耦接至所述N个与门与选择器之间，并根据所述N个运算信号，输出下降沿延迟信号至选择器。

为达成上述与其它目的，本发明提出了一种延迟控制电路，包括第一延迟单元、信号调整单元、选择器以及第二延迟单元。第一延迟单元用以延迟输入信号，并产生延迟输入信号。信号调整单元耦接至第一延迟单元，根据输入信号与延迟输入信号，输出上升沿延迟信号与下降沿延迟信号。选择器耦接至信号调整单元，根据控制信号，输出上升沿延迟信号与下降沿延迟信号中的一个。第二延迟单元耦接至选择器，用以延迟选择器的输出，并输出输出信号。

其中，若调整控制信号，则选择器根据调整后的控制信号，切换并输出上升沿延迟信号与下降沿延迟信号中的一个。

在本发明的一个实施例中，上述的信号调整单元包括与门和或门，上述的与门耦接于第一延迟单元与选择器之间，并根据延迟输入信号与输入信号，输出上升沿延迟信号至选择器。上述的或门，耦接至第一延迟单元与选择器之间，并根据延迟输入信号与输入信号，输出下降沿延迟信号至选择器。

为达成上述与其它目的，本发明提出了一种电压延迟电路，包括锁相回路、延迟单元、大码单元、小码单元、N个与门、信号调整单元以及选择器。锁相回路根据时脉信号输出延迟电压。延迟单元用以接收输入信号，并根据延迟电压输出N个延迟输入信号，N为正整数。大码单元具有N个输出端，用以输出N个第一转换信号，而小码单元同样具有N个输出端，用以输出N个第二转换信号。上述的N个与门，每一个与门可具有三个输入端，并分别耦接于大码单元与小码单元的输出端，并根据延迟输入信号、第一转换信号以及第二转换信号，输出N个运算信号。

信号调整单元耦接至上述N个与门的输出端，根据运算信号输出上升沿延迟信号与下降沿延迟信号。选择器耦接至信号调整单元，并根据控制信号，输出上升沿延迟信号与下降沿延迟信号中的一个。其中，上述的与门、延迟输入信号、第一转换信号、第二转换信号与运算信号为一一对应。

在本发明的一个实施例中，上述的信号调整单元包括第一与门与第一或门。第一与门耦接于上述N个与门与选择器之间，并根据运算信号，输出上升沿延迟信号至选择器。第一或门耦接至上述N个与门与选择器之间，并根据运算信号，输出下降沿延迟信号至该选择器。

本发明通过工作周期调整及延迟调整两个步骤，实现同时分开控制信号的上升沿的延迟时间及下降沿的延迟时间。另外，利用锁相回路使得上升沿及下降沿的延迟时间的调整更为精准，而利用小码单元及大码单元来解决传统上分开控制上升沿及下降沿的延迟时间所会发生的问题。

为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特别举出较佳实施例，并配合附图作详细说明如下。

附图说明

图1为根据传统技术的延迟控制电路的电路图。

图2A为根据美国专利第6,424,197号的延迟控制电路的电路图。

图2B为根据美国专利第6,424,197号的延迟单元的电路图。

图2C为根据美国专利第6,424,197号的电路图。

图2D为根据图2A、2B、2C的实施例的信号时序图。

图3A为根据本发明的一个实施例的延迟控制电路的框图。

图3B为根据图3A的实施例的信号时序图。

图4A为根据本实施例的延迟控制电路的电路图。

图4B为根据图4A的信号时序图。

图5为根据本发明另一实施例的延迟控制电路的电路图。

图6为根据本发明另一实施例的延迟控制电路的电路图。

图7A为根据本发明另一实施例的延迟控制电路的电路图。

图7B为根据图7A的实施例的第一转换信号与第二转换信号的输出对照表。

附图标记的说明

dr[2:0]：控制信号

df[2:0]：控制信号

DS、DS1、DS2：延迟输入信号

INT：控制输入信号

OUT、OUT1 OUT2：输出信号

W：输入信号INT的脉冲宽度

DR：上升沿延迟时间

DF：下降沿延迟时间

DA、DB：延迟时间

CS：控制信号

DRS、DRS1：上升沿延迟信号

DFS、DFS1：下降沿延迟信号

tmp：调整工作周期后的信号

CLK：时脉信号

DCLK：延迟时脉信号

VP：延迟电压

OS1～OS2：运算信号

100、200、400：延迟控制电路

500、600、700：延迟控制电路

110、210、410、605、710：延迟单元

210、410、440、605：延迟单元

120、220、420、720：信号调整单元

122：比较电路

212、214：延迟器

222、422、791～798、722：与门

224、424、724：或门

230、430、530、535、618：选择器

619、730、782、783：选择器

310：工作周期调整单元

320：延迟调整单元

541～54(N)：延迟器

511～51(M)：延迟器

621～626：压控延迟器

611～617：压控延迟器

761～767：压控延迟器

620：锁相回路

627：相位侦测器

628：相位泵

780：大码单元

781：小码单元

具体实施方式

图3A为根据本发明的一个实施例的延迟控制电路的框图。延迟控制电路包括工作周期(duty cycle)调整单元310与延迟调整单元320。工作周期调整单元310可依设计需要调整输入信号INT的工作周期，如加大或是缩小输入信号INT的工作周期，然后输出信号TMP。而延迟调整单元320则负责对信号TMP进行延迟，进而形成输出信号OUT。

若输入信号INT的上升沿延迟时间与下降沿延迟时间需要分开调整，则输出信号OUT可具有以下两种状态：(A)上升沿延迟时间大于下降沿延迟时间(DR＞DF)；及(B)上升沿延迟时间小于下降沿延迟时间(DR＜DF)。以下说明请同时参照图3A与图3B，图3B为根据本实施例的信号时序图。

首先，若要产生(A)状态，其信号波形则如图3B-(A)所示；由于当延迟调整单元320对信号TMP进行延迟时，通常会对信号TMP的上升沿与下降沿进行相同时间的延迟.因此，若要产生上升沿延迟时间DR大于下降沿延迟时间DF的输出信号OUT，则可先调整输入信号INT的工作周期.在本实施例中，则先经由工作周期调整单元310缩小输入信号INT的工作周期，也就是先将输入信号INT的上升沿往后移，如图3B-(A)中的信号TMP.因此，当信号TMP的上升沿与下降沿再受到延迟调整单元320相同的延迟时，输入信号INT的上升沿则会产生较高的延迟(因为要加上工作周期单元310将其上升沿向后移的时间).也就是说，输入信号OUT的上升沿延迟时间DR会大于下降沿延迟时间DF，如图3B-(A)中的输出信号OUT所示.

反之，若要产生(B)状态，即上升沿延迟时间DR小于下降沿延迟时间DF的输出信号OUT。在本实施例中，则先经由工作周期调整单元310加大输入信号INT的工作周期，也就是先将输入信号INT的下降沿往后移，如图3B-(B)中的信号TMP。因此，当信号TMP的上升沿与下降沿受到相同的延迟时，输入信号INT的下降沿也就相对会产生较多的延迟(因为要加上工作周期单元310将其下降沿向后移的时间)。也就是说，输出信号OUT的上升沿延迟时间DR会小于下降沿延迟时间DF，如图3B-(B)中的输出信号OUT所示。

接下来进一步说明本实施例的电路架构，图4A为根据本实施例的延迟控制电路的电路图。以下说明请同时参照图3A，延迟控制电路400包括工作周期调整单元310与延迟调整单元320。工作周期调整单元310包括延迟单元410、信号调整单元420与选择器430(多工器)，而延迟调整单元320则由延迟单元440构成。其中，信号调整单元420则可由与门422与或门424构成。与门422与或门424则分别耦接于延迟单元410与选择器430之间，延迟单元440耦接于选择器430的输出。在本实施例中，延迟单元410的延迟时间为DA，而延迟单元440的延迟时间为DB，其时间长短可依设计需求而定。

在工作周期调整单元310中，延迟单元410用以延迟上述的输入信号INT，并产生延迟输入信号DS。输入信号INT与延迟输入信号DS经由与门422，输出上升沿延迟信号DRS。输入信号INT与延迟输入信号DS经由或门424，输出下降沿延迟信号DFS。选择器430根据控制信号CS，输出上述的上升沿延迟信号DRS与下降沿延迟信号DFS中的一个。因此，工作周期调整单元310所输出的信号TMP即为上升沿延迟信号DRS与下降沿延迟信号DFS中的一个。然后，信号TMP再经由延迟调整单元320中的延迟单元440作适当的延迟后，即产生所需的输出信号OUT。其中，若输出上升沿延迟信号DRS，则输出信号OUT的上升沿延迟时间大于下降沿延迟时间。若输出下降沿延迟信号DFS，则输出信号OUT的下降沿延迟时间大于上升沿延迟时间

在本实施例中，控制信号CS可利用其逻辑电压位准(逻辑1或逻辑0)来控制选择器430的输出。例如控制信号CS为逻辑0时，选择器430输出上述的上升沿延迟信号DRS。当控制信号CS为逻辑1时，选择器430输出上述的下降沿延迟信号DFS。当然，在本发明的另一实施例中，反之亦可。

接下来，以图4B说明本实施例的信号时序关系。图4B为根据图4A的信号时序图。以下说明请同时参照图4A与图4B。

首先，输入信号INT经由延迟单元410延迟后，产生延迟输入信号DS.延迟输入信号DS与输入信号相差的时序为延迟时间DA.然后，与门422根据延迟输入信号DS与输入信号INT，产生上升沿延迟信号DRS，如图4B-(A)所示.或门424根据延迟输入信号DS与输入信号INT，产生下降沿延迟信号DFS，如图4B-(B)所示.上升沿延迟信号DRS调整输入信号INT的工作周期，使其上升沿向后移，而下降沿延迟信号DFS调整输入信号INT的工作周期，使其下降沿向后移.选择器430则根据控制信号CS，输出相对应的信号TMP.然后，经由延迟单元440进行延迟后，其延迟时间为DA，产生输出信号OUT.

在本实施例中，若要产生上升沿延迟时间DR大于下降沿延迟时间DF的输出信号OUT，则令控制信号CS为逻辑0，选择器430输出上述的上升沿延迟信号DRS。若要产生上升沿延迟时间DR小于下降沿延迟时间DF的输出信号OUT，则令控制信号CS为逻辑1，选择器430输出上述的下降沿延迟信号DFS。

因此，当控制信号CS为逻辑0时，输出信号OUT的上升沿延迟时间DR为延迟时间DA加上延迟时间DB，而下降沿延迟时间DF则为延迟时间DB，如图4B-(A)所示。当控制信号为逻辑1时，输出信号OUT的上升沿延迟时间DR为延迟时间DB，而下降沿延迟时间DF则为延迟时间DA加上延迟时间DB，如图4B-(B)所示。

图5为根据本发明另一实施例的延迟控制电路的电路图。图5与图4A主要的不同在于延迟单元410、440。延迟单元410中包括延迟器511～51(M)与选择器530(在本实施例中可为多工器)，延迟器511～51(M)相互串接并逐级延迟输入信号INT。其中，延迟器511～51(M)可依照设计需求设定不同的延迟时间。输入信号INT与每个延迟器511～51(M)的输出端皆耦接至选择器530。因此，选择器530可依设计需求，选择相对应的信号作为延迟输入信号DS。而延迟输入信号DS的延迟时间则视选择器530的选择而定。

延迟单元440包括延迟器541～54(N)与选择器535，延迟器541～54(N)逐级延迟选择器430所输出的信号TMP，然后经由选择器535选择并产生输出信号OUT。延迟单元440与延迟单元410的不同主要在于延迟器的数量不同，其余电路工作原理类似，在本技术领域具有通常知识者，经由本发明的公开应可轻易推知，在此不加累述。

图6为根据本发明另一实施例的延迟控制电路的电路图。延迟控制电路600包括延迟单元605、信号调整单元420以及选择器430。延迟单元605包括锁相回路620、多个压控延迟器(简称VCD)611～617以及选择器618、619。信号调整单元420以及选择器430的电路工作原理则与图5实施例类似，在此不加累述。

锁相回路620包括相位侦测器627、电荷泵628与多个压控延迟器(简称VCD)621～626。相位侦测器627根据时脉信号CLK与延迟时脉信号DCLK的相位比较结果，控制电荷泵628所产生的延迟电压VP。压控延迟器621～626可根据延迟电压VP调整个别的延迟时间。经由相位侦测器627所设定的相位相差值，可以产生稳定的延迟电压VP。每个压控延迟器621～626根据延迟电压VP，产生相同且稳定的延迟时间。例如，若相位侦测器627设定相位差所对应的时间为6.6ns，则每个压控延迟器621～626的延迟时间为1.1ns(6.6ns除以压控延迟器621～626的个数)。

延迟单元605利用延迟电压VP来控制压控延迟器611～617个别的延迟时间，并逐级延迟上述延迟器611所接收的输入信号INT，每个延迟器611～617的输出端则对应输出不同延迟时间的延迟输入信号.选择器618根据控制信号DR[2:0]、DF[2:0]，从延迟器611～617的输出端，选择延迟输入信号DS1、DS2至信号处理单元420.因此，例如图5实施例中的延迟单元440的延迟功能可以直接整合至延迟单元605之中.利用延迟输入信号DS1、DS2的组合，即可对应输出不同上升沿延迟时间或下降沿延迟时间的输出信号OUT.例如，若延迟输入信号DS1的延迟时间为(DA+DB)，延迟输入信号DS2的延迟时间为DB，则即可产生与图4A实施例相同的输出信号OUT.

延迟输入信号DS1、DS2经由与门422输出上升沿延迟信号DRS1，经由或门424输出下降沿延迟信号DFS1。由于延迟输入信号DS1、DS2皆为延迟过的输入信号INT。因此，与输入信号INT相比较，不论是上升沿延迟信号DRS1或下降沿延迟信号DFS1，皆至少具有延迟时间DB。也就是说，图6中的延迟单元605具有图4中延迟单元410与延迟单元440的效果。因此，图6实施例的延迟控制电路具有简化电路架构、降低成本、以及使延迟时间更为准确的效果。图6实施例的延迟控制电路的其余操作细节请参照图4A实施例的说明，在此不加累述。

图7A为根据本发明另一实施例的延迟控制电路的电路图。延迟控制电路700包括锁相回路620、延迟单元710、与门791～798、信号调整单元720、大码单元780、小码单元781以及选择器730、782、783。锁相回路620根据时脉信号CLK输出延迟电压VP，延迟单元710用以接收输入信号INT，并根据该延迟电压VP输出N个延迟输入信号，压控延迟器的个数可依所需的延迟时间而决定。在本实施例中N等于8。延迟单元710输出8个延迟输入信号，其中之一包括输入信号INT。

大码单元780与小码单元781分别具有8个输出端，各自的输出相对应于与门791～798，在本实施例中则令大码单元780所输出的信号为第一转换信号，而小码单元781所输出信号为第二转换信号。第一转换信号与第二转换信号的逻辑电位则依照控制信号CS、DR[2:0]、DF[2:0]而改变。每个与门791～798皆对应于一个第一转换信号、一个第二转换信号以及一个延迟输入信号，其中与门791所对应到的延迟输入信号等于输入信号INT，如图7A所示，与门791其中一个输入端直接耦接至输入信号INT。

换句话说，与门791～798皆受到大码单元780与小码单元781所控制。以与门791为例，仅当相对应的第一转换信号与第二转换信号皆为逻辑高电位时，与门791才可以输出与输入信号INT相同的信号。反之，则输出逻辑低电位。以与门792为例，仅当相对应的第一转换信号与第二转换信号皆为逻辑高电位时，与门792才可以输出与压控延迟器761相同的输出信号。其余类推，不加累述。根据输入信号INT、压控延迟器761～767的输出、第一转换信号与第二转换信号，与门791～798输出运算信号OS1～OS8。

信号调整单元720耦接至与门791～798的输出端，根据运算信号OS1～OS8，输出上升沿延迟信号DRS与下降沿延迟信号DFS至选择器730。选择器730根据控制信号CS，输出上升沿延迟信号DRS与下降沿延迟信号DFS中的一个。其中，上升沿延迟信号DRS是经由与门722对运算信号OS1～OS2作“与”逻辑运算后而得。而下降沿延迟信号DFS是经由或门724对运算信号OS1～OS2作“或”逻辑运算后而得。

换句话说，只要调整控制信号CS、DR[2:0]、DF[2:0]，即可调整大码单元780与小码单元781的输出，进而调整与门791～798的输出。输出信号OUT的上升沿延迟时间与下降沿延迟时间也会随之改变。

大码单元780与小码单元781的输出请参照图7B，图7B为根据本实施例的第一转换信号与第二转换信号的输出对照表.大码单元780耦接于选择器782，小码单元781耦接于选择器783，选择器782、783根据所对应的控制信号DR[2:0]、DF[2:0]调整第一转换信号与第二转换信号.如图7B所示，在本实施例中，控制信号DR[2:0]、DF[2:0]为3位的数字信号，大码单元780与小码单元781所对应的控制信号DR[2:0]、DF[2:0]则由控制信号CS所决定.例如，当控制信号CS为逻辑1时，大码单元780接收控制信号DF[2:0]，而小码单元781接收控制信号DR[2:0].反之，当控制信号CS为逻辑0时，大码单元780接收控制信号DR[2:0]，而小码单元781接收控制信号DF[2:0].

大码单元780所输出的第一转换信号与控制信号DR[2:0]、DF[2:0]的对应关系则如图7B-(A)所示。第一转换信号共有8组(0～7)，分别对应于与门791～798。同样，小码单元781所输出的第二转换信号与控制信号DR[2:0]、DF[2:0]的对应关系则如图7B-(B)所示。第二转换信号共有8组(0～7)，分别对应于与门791～798。因此，只需调整控制信号DR[2:0]、DF[2:0]，即可调整与门791～798的输出，进而输出相对应的输出信号OUT。

综上所述，本发明通过工作周期调整及延迟调整两个步骤，实现同时分开控制信号的上升沿的延迟时间及下降沿的延迟时间。另外，利用锁相回路使得上升沿的延迟时间及下降沿的延迟时间的调整更为精准，而利用小码单元及大码单元来解决传统上分开控制上升沿及下降沿的延迟时间所会发生的问题。

虽然本发明已经以较佳实施例公开如上，然而其并非用以限定本发明，任何熟悉此领域者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (9)

1.一种延迟控制电路，包括：

延迟单元，其具有锁相回路，该锁相回路根据时脉信号，输出延迟电压，该延迟单元根据该延迟电压，延迟输入信号，其中，该延迟单元包括：

多个压控延迟器，所述多个压控延迟器相互串接，用以接收并逐级延迟该输入信号，并根据该延迟电压，调整所述多个压控延迟器中的每个的延迟时间；

第一选择器，其耦接至所述多个压控延迟器的输出端，用以选择所述多个压控延迟器其中之一的输出，并根据第一控制信号，输出第一延迟输入信号；以及

第二选择器，其耦接至所述多个压控延迟器的输出端，用以选择所述多个压控延迟器其中之一的输出，并根据第二控制信号，输出第二延迟输入信号；

信号调整单元，其耦接至该延迟单元，并根据该第一延迟输入信号与该第二延迟输入信号，输出上升沿延迟信号与下降沿延迟信号；以及

选择器，其耦接至该信号调整单元，根据控制信号，输出该上升沿延迟信号与该下降沿延迟信号中的一个；

其中，该第一延迟输入信号的延迟时间大于该第二延迟输入信号的延迟时间。

2.如权利要求1所述的延迟控制电路，其中该锁相回路包括：

多个第一压控延迟器，所述多个第一压控延迟器相互串接，用以接收并逐步延迟该时脉信号，并于所述多个第一压控延迟器的最后一级输出延迟时脉信号；

相位侦测器，根据该时脉信号与该延迟时脉信号，输出电压调整信号；以及

电荷泵，其耦接于该相位侦测器与所述多个第一压控延迟器之间，根据该电压调整信号，输出该延迟电压；

其中，所述多个第一压控延迟器根据该延迟电压，调整该延迟时脉信号的延迟时间。

3.如权利要求1所述的延迟控制电路，其中该选择器、该第一选择器与该第二选择器都包括多工器。

4.如权利要求1所述的延迟控制电路，其中该信号调整单元包括：

与门，其耦接于该延迟单元与该选择器，并根据该第一延迟输入信号与该第二延迟输入信号，输出该上升沿延迟信号至该选择器；以及

或门，其耦接于该延迟单元与该选择器，并根据该第一延迟输入信号与该第二延迟输入信号，输出该下降沿延迟信号至该选择器。

5.一种电压延迟电路，包括：

锁相回路，其根据时脉信号，输出延迟电压；

延迟单元，用以接收输入信号，并根据该延迟电压，输出N个延迟输入信号，N为正整数，所述N个延迟输入信号包括所述输入信号；

大码单元，其具有N个输出端，用以输出N个第一转换信号；

小码单元，其具有N个输出端，用以输出N个第二转换信号；以及

N个与门，其中，所述N个与门中的每个都接收相对应的一个所述N个延迟输入信号、一个所述N个第一转换信号以及一个所述N个第二转换信号，所述N个与门输出N个运算信号；

信号调整单元，其耦接至所述N个与门的输出端，根据所述N个运算信号，输出上升沿延迟信号与下降沿延迟信号；以及

选择器，其耦接至该信号调整单元，根据控制信号，输出该上升沿延迟信号与该下降沿延迟信号中的一个；

其中，该信号调整单元包括：

第一与门，其耦接于所述N个与门与该选择器之间，并根据所述N个运算信号，输出该上升沿延迟信号至该选择器；以及

第一或门，其耦接至所述N个与门与该选择器之间，并根据所述N个运算信号，输出该下降沿延迟信号至该选择器。

6.如权利要求5所述的电压延迟电路，其中该锁相回路包括：

多个第一压控延迟器，所述多个第一压控延迟器相互串接，用以接收并逐步延迟该时脉信号，并于所述多个第一压控延迟器的最后一级输出延迟时脉信号；

相位侦测器，其根据该时脉信号与该延迟时脉信号，输出电压调整信号；以及

电荷泵，其耦接于该相位侦测器与所述多个第一压控延迟器之间，根据该电压调整信号，输出该延迟电压；

其中，所述多个第一压控延迟器根据该延迟电压，调整该延迟时脉信号的延迟时间。

7.如权利要求5所述的电压延迟电路，其中该延迟单元包括：

(N-1)个压控延迟器，该延迟单元根据该延迟电压，调整所述(N-1)个压控延迟器中的每个的延迟时间，并且所述(N-1)个压控延迟器相互串接，用以接收并逐级延迟该输入信号，该延迟单元根据该输入信号与所述(N-1)个压控延迟器的输出，输出所述N个延迟输入信号，并且所述N个延迟输入信号的其中之一为该输入信号。

8.如权利要求5所述的电压延迟电路，其中包括：

第一选择器，其耦接至第一控制信号与第二控制信号，并根据该控制信号，输出该第一控制信号与该第二控制信号中的一个至该小码单元；以及

第二选择器，其耦接至该第一控制信号与该第二控制信号，并根据该控制信号，输出该第一控制信号与该第二控制信号中的一个至该大码单元；

其中，该小码单元根据该第一选择器的输出，输出所述N个第二转换信号，该大码单元根据该第二选择器的输出，输出所述N个第一转换信号。

9.如权利要求8所述的电压延迟电路，其中该选择器、该第一选择器以及该第二选择器包括多工器。

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