JPH09107270A - アナログ遅延回路 - Google Patents
アナログ遅延回路Info
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- JPH09107270A JPH09107270A JP7263011A JP26301195A JPH09107270A JP H09107270 A JPH09107270 A JP H09107270A JP 7263011 A JP7263011 A JP 7263011A JP 26301195 A JP26301195 A JP 26301195A JP H09107270 A JPH09107270 A JP H09107270A
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- inverter gate
- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 アナログ遅延回路において、遅延時間の電源
電圧依存性を少なくする。 【解決手段】 クランプ回路１０４によってＮ型ＭＯＳ
トランジスタ１０７のゲート電位１０５が最低動作電圧
以上にならないように制限されている。また、クランプ
回路１０８によって、容量１０９の電極が接続されてい
る線路１１０の電位が最低動作電圧以上にならないよう
に制限されている。
電圧依存性を少なくする。 【解決手段】 クランプ回路１０４によってＮ型ＭＯＳ
トランジスタ１０７のゲート電位１０５が最低動作電圧
以上にならないように制限されている。また、クランプ
回路１０８によって、容量１０９の電極が接続されてい
る線路１１０の電位が最低動作電圧以上にならないよう
に制限されている。
Description
【０００１】
【発明の属する技術分野】本発明は遅延回路に関する。
【０００２】
【従来の技術】ディジタル回路において任意の信号の遅
延信号を得る場合、同期信号を必要とせず、容量の充放
電時間を利用した遅延回路（アナログ遅延回路）が多用
される。
延信号を得る場合、同期信号を必要とせず、容量の充放
電時間を利用した遅延回路（アナログ遅延回路）が多用
される。
【０００３】従来のアナログ遅延回路の基本形は、図７
に示されるような構成となっていた。すなわち、入力信
号３０１がＰ型ＭＯＳトランジスタ３０２とＮ型ＭＯＳ
トランジスタ３０３からなるインバータゲート３０４に
入力され、インバータゲート３０４の出力が線路３０６
に接続されている。線路３０６には他方の電極が接地さ
れた容量３０５と、インバータゲート３０７の入力が接
続され、インバータゲート３０７の出力より、所望の遅
延信号である出力信号３０８が得られる。
に示されるような構成となっていた。すなわち、入力信
号３０１がＰ型ＭＯＳトランジスタ３０２とＮ型ＭＯＳ
トランジスタ３０３からなるインバータゲート３０４に
入力され、インバータゲート３０４の出力が線路３０６
に接続されている。線路３０６には他方の電極が接地さ
れた容量３０５と、インバータゲート３０７の入力が接
続され、インバータゲート３０７の出力より、所望の遅
延信号である出力信号３０８が得られる。
【０００４】次に、図６のアナログ遅延回路の原理を詳
細に説明する。
細に説明する。
【０００５】例えば、入力信号３０１がローレベル（以
下“Ｌ”と略す）のときにはインバータ３０４を構成す
るＰ型ＭＯＳトランジスタ３０２がオン状態で、Ｎ型Ｍ
ＯＳトランジスタ３０３がオフ状態であるため、線路３
０６はハイレベル（以下“Ｈ”と略す）であり、出力信
号３０８は“Ｌ”である。このとき、線路３０６およ
び、それに接続されている各電極には電荷が蓄えられ、
電位は概ね電源電位ＶＤＤになっている。
下“Ｌ”と略す）のときにはインバータ３０４を構成す
るＰ型ＭＯＳトランジスタ３０２がオン状態で、Ｎ型Ｍ
ＯＳトランジスタ３０３がオフ状態であるため、線路３
０６はハイレベル（以下“Ｈ”と略す）であり、出力信
号３０８は“Ｌ”である。このとき、線路３０６およ
び、それに接続されている各電極には電荷が蓄えられ、
電位は概ね電源電位ＶＤＤになっている。
【０００６】入力信号３０１が“Ｈ”へ変化すると、Ｐ
型ＭＯＳトランジスタ３０２がオフ状態へ、Ｎ型ＭＯＳ
トランジスタ３０３がオン状態へ変化する。線路３０６
および、それに接続されている各電極の電荷がＮ型ＭＯ
Ｓトランジスタ３０３によって抜かれ、線路３０６の電
位はおおよそ接地電位ＧＮＤまで下がり、出力信号３０
８も“Ｈ”へ変化する。線路３０６の電荷が抜けるには
Ｎ型ＭＯＳトランジスタ３０３のオン抵抗値Ｒと容量３
０５の容量値Ｃの積ＲＣに応じた時間を要するため、遅
延時間が発生する。結果として、入力信号３０１が
“Ｌ”から“Ｈ”へ変化した場合、出力信号３０８は遅
延時間をもって“Ｌ”から“Ｈ”へ変化する。
型ＭＯＳトランジスタ３０２がオフ状態へ、Ｎ型ＭＯＳ
トランジスタ３０３がオン状態へ変化する。線路３０６
および、それに接続されている各電極の電荷がＮ型ＭＯ
Ｓトランジスタ３０３によって抜かれ、線路３０６の電
位はおおよそ接地電位ＧＮＤまで下がり、出力信号３０
８も“Ｈ”へ変化する。線路３０６の電荷が抜けるには
Ｎ型ＭＯＳトランジスタ３０３のオン抵抗値Ｒと容量３
０５の容量値Ｃの積ＲＣに応じた時間を要するため、遅
延時間が発生する。結果として、入力信号３０１が
“Ｌ”から“Ｈ”へ変化した場合、出力信号３０８は遅
延時間をもって“Ｌ”から“Ｈ”へ変化する。
【０００７】ここで、Ｎ型ＭＯＳトランジスタ３０３の
オン抵抗値Ｒはゲートに入力される電圧によって変化す
る。ゲートに入力される電圧が低いとオン抵抗値Ｒは大
きくなる。つまり、電源電圧ＶＤＤの変化によりアナロ
グ遅延回路で得られる遅延時間が変化するのである。
オン抵抗値Ｒはゲートに入力される電圧によって変化す
る。ゲートに入力される電圧が低いとオン抵抗値Ｒは大
きくなる。つまり、電源電圧ＶＤＤの変化によりアナロ
グ遅延回路で得られる遅延時間が変化するのである。
【０００８】この問題を解決する方法として、図８のよ
うなアナログ遅延回路が提案されている。アナログ遅延
回路４０１や４０２は図７で説明したようなアナログ遅
延回路であり、目的の遅延時間を得られる動作電源電圧
が異なる。
うなアナログ遅延回路が提案されている。アナログ遅延
回路４０１や４０２は図７で説明したようなアナログ遅
延回路であり、目的の遅延時間を得られる動作電源電圧
が異なる。
【０００９】電源電圧に応じて、一方のアナログ遅延回
路の出力を選択するスイッチ４０４，４０５とそのスイ
ッチを制御する切換制御回路４０３をもつことにより、
電源電圧の変化による遅延時間の変化を押えることがで
きる。
路の出力を選択するスイッチ４０４，４０５とそのスイ
ッチを制御する切換制御回路４０３をもつことにより、
電源電圧の変化による遅延時間の変化を押えることがで
きる。
【００１０】
【発明が解決しようとする課題】上述した従来の遅延回
路では、電源電圧の変化による遅延時間の変化を押える
ために、複数のアナログ遅延回路と、電源電圧に応じて
それらを切替えるための回路が必要となり、回路規模が
大きくなるという問題点があった。特に、動作電源電圧
範囲の広い回路では多くのアナログ遅延回路をもたなけ
ればならず、実用的でない。
路では、電源電圧の変化による遅延時間の変化を押える
ために、複数のアナログ遅延回路と、電源電圧に応じて
それらを切替えるための回路が必要となり、回路規模が
大きくなるという問題点があった。特に、動作電源電圧
範囲の広い回路では多くのアナログ遅延回路をもたなけ
ればならず、実用的でない。
【００１１】本発明の目的は、遅延時間の電源電圧依存
性が少ないアナログ遅延回路を提供することにある。
性が少ないアナログ遅延回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のアナログ遅延回
路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タで構成され、入力信号を入力するインバータゲート
と、一方の電極が接地に接続され、他方の電極が前記イ
ンバータゲートのドレインに接続された容量を有するア
ナログ遅延回路において、前記容量の電極電位がある一
定電位以上に上昇しないように制約する第１のクランプ
手段と、前記Ｎ型ＭＯＳトランジスタのゲート電位があ
る一定電位以上に上昇しないように制約する第２のクラ
ンプ手段を備えることを特徴とする。
路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タで構成され、入力信号を入力するインバータゲート
と、一方の電極が接地に接続され、他方の電極が前記イ
ンバータゲートのドレインに接続された容量を有するア
ナログ遅延回路において、前記容量の電極電位がある一
定電位以上に上昇しないように制約する第１のクランプ
手段と、前記Ｎ型ＭＯＳトランジスタのゲート電位があ
る一定電位以上に上昇しないように制約する第２のクラ
ンプ手段を備えることを特徴とする。
【００１３】第１，第２のクランプ手段が、入力と出力
を結ぶ線路と接地の間に互いに直列に接続された、いず
れもオン状態の２個以上のＮ型ＭＯＳトランジスタで構
成することができる。
を結ぶ線路と接地の間に互いに直列に接続された、いず
れもオン状態の２個以上のＮ型ＭＯＳトランジスタで構
成することができる。
【００１４】本発明の他のアナログ遅延回路は、Ｐ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタで構成さ
れ、入力信号を入力するインバータゲートと、一方の電
極が電源に接続され、他方の電極が前記インバータゲー
トのドレインに接続された容量を有するアナログ遅延回
路において、前記容量の電極電位がある一定電位以下に
降下しないように制約する第１のクランプ手段と前記Ｐ
型ＭＯＳトランジスタのゲート電位がある一定電位以下
に降下しないように制約する第２のクランプ手段を備え
ることを特徴とする。
ＯＳトランジスタとＮ型ＭＯＳトランジスタで構成さ
れ、入力信号を入力するインバータゲートと、一方の電
極が電源に接続され、他方の電極が前記インバータゲー
トのドレインに接続された容量を有するアナログ遅延回
路において、前記容量の電極電位がある一定電位以下に
降下しないように制約する第１のクランプ手段と前記Ｐ
型ＭＯＳトランジスタのゲート電位がある一定電位以下
に降下しないように制約する第２のクランプ手段を備え
ることを特徴とする。
【００１５】第１，第２のクランプ手段は、入力と出力
を結ぶ線路と電源の間に互いに直列に接続された、いず
れもオン状態の２個以上のＮ型ＭＯＳトランジスタで構
成することができる。
を結ぶ線路と電源の間に互いに直列に接続された、いず
れもオン状態の２個以上のＮ型ＭＯＳトランジスタで構
成することができる。
【００１６】本発明のアナログ遅延回路は、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタで構成された第
１のインバータゲートと、入力信号を反転し、第１のイ
ンバータゲートのＰ型ＭＯＳトランジスタのゲートに出
力する第２のインバータゲートと、前記入力信号を反転
する第３のインバータゲートと、第３のインバータゲー
トの出力信号を、ある一定電位以上に上昇しないように
して制約して、第１のインバータゲートのＮ型ＭＯＳト
ランジスタのゲートに印加する第１のクランプ回路と、
一方の電極が接地に接続され、他方の電極が第１のイン
バータゲートの出力線路に接続された容量と、入力が第
１のインバータゲートの出力に、出力が前記容量の他方
の電極にそれぞれ接続され、前記容量の電極電位がある
一定電位以上に上昇しないように制約する第２のクラン
プ回路と、オン状態のディプレッション型Ｎ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタで構成され、Ｎ型
ＭＯＳトランジスタのゲートに前記容量の他方の電極が
接続された第４のインバータゲートと、第４のインバー
タゲートの出力信号を反転する第５のインバータゲート
を有する。
トランジスタとＮ型ＭＯＳトランジスタで構成された第
１のインバータゲートと、入力信号を反転し、第１のイ
ンバータゲートのＰ型ＭＯＳトランジスタのゲートに出
力する第２のインバータゲートと、前記入力信号を反転
する第３のインバータゲートと、第３のインバータゲー
トの出力信号を、ある一定電位以上に上昇しないように
して制約して、第１のインバータゲートのＮ型ＭＯＳト
ランジスタのゲートに印加する第１のクランプ回路と、
一方の電極が接地に接続され、他方の電極が第１のイン
バータゲートの出力線路に接続された容量と、入力が第
１のインバータゲートの出力に、出力が前記容量の他方
の電極にそれぞれ接続され、前記容量の電極電位がある
一定電位以上に上昇しないように制約する第２のクラン
プ回路と、オン状態のディプレッション型Ｎ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタで構成され、Ｎ型
ＭＯＳトランジスタのゲートに前記容量の他方の電極が
接続された第４のインバータゲートと、第４のインバー
タゲートの出力信号を反転する第５のインバータゲート
を有する。
【００１７】本発明の他のアナログ遅延回路は、Ｐ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタで構成され
た第１のインバータゲートと、入力信号を反転する第２
のンバータゲートと、前記入力信号を反転し、第１のイ
ンバータゲートのＮ型ＭＯＳトランジスタのゲートに出
力する第３のインバータゲートと、第２のインバータゲ
ートの出力信号を、ある一定電位以下に下降しないよう
にして制約して、第１のインバータゲートのＰ型ＭＯＳ
トランジスタのゲートに印加する第１のクランプ回路
と、一方の電極が電源に接続され、他方の電極が第１の
インバータゲートの出力線路に接続された容量と、入力
が第１のインバータゲートの出力に、出力が前記容量の
他方の電極にそれぞれ接続され、前記容量の電極電位が
ある一定電位以下に下降しないように制約する第２のク
ランプ回路と、ゲートが前記容量の他方の電極に接続さ
れたＰ型ＭＯＳトランジスタと抵抗で構成される第４の
インバータゲートと、第４のインバータゲートの出力信
号を反転する第５のインバータゲートを有する。
ＯＳトランジスタとＮ型ＭＯＳトランジスタで構成され
た第１のインバータゲートと、入力信号を反転する第２
のンバータゲートと、前記入力信号を反転し、第１のイ
ンバータゲートのＮ型ＭＯＳトランジスタのゲートに出
力する第３のインバータゲートと、第２のインバータゲ
ートの出力信号を、ある一定電位以下に下降しないよう
にして制約して、第１のインバータゲートのＰ型ＭＯＳ
トランジスタのゲートに印加する第１のクランプ回路
と、一方の電極が電源に接続され、他方の電極が第１の
インバータゲートの出力線路に接続された容量と、入力
が第１のインバータゲートの出力に、出力が前記容量の
他方の電極にそれぞれ接続され、前記容量の電極電位が
ある一定電位以下に下降しないように制約する第２のク
ランプ回路と、ゲートが前記容量の他方の電極に接続さ
れたＰ型ＭＯＳトランジスタと抵抗で構成される第４の
インバータゲートと、第４のインバータゲートの出力信
号を反転する第５のインバータゲートを有する。
【００１８】
【発明の実施の形態】クランプ手段によってＮ型ＭＯＳ
トランジスタのゲート電位や容量の電極が接続されてい
る線路の電位が一定電圧以上にならないように（一定電
位以下に下がらないように）制限されているので、容量
に充電される電荷量は常に一定となり、Ｎ型ＭＯＳトラ
ンジスタのオン抵抗も常に一定の抵抗値となる。すなわ
ち、放電時間が電源電圧ＶＤＤの変化に左右されなくな
り、一定の遅延時間を得ることができる。
トランジスタのゲート電位や容量の電極が接続されてい
る線路の電位が一定電圧以上にならないように（一定電
位以下に下がらないように）制限されているので、容量
に充電される電荷量は常に一定となり、Ｎ型ＭＯＳトラ
ンジスタのオン抵抗も常に一定の抵抗値となる。すなわ
ち、放電時間が電源電圧ＶＤＤの変化に左右されなくな
り、一定の遅延時間を得ることができる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２０】図１は本発明の第１の実施例のアナログ遅
延回路の回路図、図２はクランプ回路１０４，１０８の
回路図、図３は本実施例のタイミングチャートである。
延回路の回路図、図２はクランプ回路１０４，１０８の
回路図、図３は本実施例のタイミングチャートである。
【００２１】図１のアナログ遅延回路に入力された入力
信号１０１は、インバータゲート１０２，１０３へ入力
され、さらに各々、Ｐ型ＭＯＳトランジスタ１０６と、
クランプ回路１０４を介してＮ型ＭＯＳトランジスタ１
０７へ入力される。
信号１０１は、インバータゲート１０２，１０３へ入力
され、さらに各々、Ｐ型ＭＯＳトランジスタ１０６と、
クランプ回路１０４を介してＮ型ＭＯＳトランジスタ１
０７へ入力される。
【００２２】ここで、クランプ回路１０４および後述す
るクランプ回路１０８は、例えば図２に示すように構成
され、ハイレベル時の電圧を一定の電圧以上上がらない
ようにするものである。図２の構成では、入力２１３と
出力２１７を結ぶ線路が２つのＮ型ＭＯＳトランジスタ
２１５，２１６の閾値電圧の和に相当する程度の電圧に
制約される。
るクランプ回路１０８は、例えば図２に示すように構成
され、ハイレベル時の電圧を一定の電圧以上上がらない
ようにするものである。図２の構成では、入力２１３と
出力２１７を結ぶ線路が２つのＮ型ＭＯＳトランジスタ
２１５，２１６の閾値電圧の和に相当する程度の電圧に
制約される。
【００２３】Ｐ型ＭＯＳトランジスタ１０６とＮ型ＭＯ
Ｓトランジスタ１０７の出力はクランプ回路１０８、線
路１１０を介し、一方が接地電位に接続された容量１０
９の電極と、Ｎ型ＭＯＳトランジスタ１１２のゲートに
接続される。
Ｓトランジスタ１０７の出力はクランプ回路１０８、線
路１１０を介し、一方が接地電位に接続された容量１０
９の電極と、Ｎ型ＭＯＳトランジスタ１１２のゲートに
接続される。
【００２４】オンした状態のＮ型ＭＯＳトランジスタ
（ディプレッション型）１１１とＮ型ＭＯＳトランジス
タ１１２でＮＭＯＳのインバータゲートを構成し、その
出力はインバータゲート１１４に入力される。インバー
タゲート１１４の出力がアナログ遅延回路の出力信号１
１５となる。
（ディプレッション型）１１１とＮ型ＭＯＳトランジス
タ１１２でＮＭＯＳのインバータゲートを構成し、その
出力はインバータゲート１１４に入力される。インバー
タゲート１１４の出力がアナログ遅延回路の出力信号１
１５となる。
【００２５】次に、本実施例のアナログ遅延回路の動作
を図３のタイミングチャートを使って説明する。
を図３のタイミングチャートを使って説明する。
【００２６】図３のタイミングチャートの説明におい
て、“Ｈ”はほぼ電源電位と等しい電位のハイレベル、
“Ｈ′”は電源電位より低い電位のハイレベル、“Ｌ”
はほぼ接地電位と等しい電位のローレベルであることを
示す。信号１０１，１１３，１１５は“Ｈ”と“Ｌ”の
間で振幅し、１０５と１１０は“Ｈ’”と“Ｌ”の間で
振幅している。
て、“Ｈ”はほぼ電源電位と等しい電位のハイレベル、
“Ｈ′”は電源電位より低い電位のハイレベル、“Ｌ”
はほぼ接地電位と等しい電位のローレベルであることを
示す。信号１０１，１１３，１１５は“Ｈ”と“Ｌ”の
間で振幅し、１０５と１１０は“Ｈ’”と“Ｌ”の間で
振幅している。
【００２７】時刻ｔ１で入力信号１０１が“Ｌ”から
“Ｈ”へ変化すると、Ｐ型ＭＯＳトランジスタ１０６の
ゲート電位は“Ｈ”から“Ｌ”へ変化するため、Ｐ型Ｍ
ＯＳトランジスタ１０６はオン状態となり、クランプ回
路１０８を経て容量１０９の充電を始める。すると、線
路１１０の電位は徐々に上昇し、時間ｔ２で、Ｎ型ＭＯ
Ｓトランジスタ１１２をオン状態にする。これによりア
ナログ遅延回路の出力１１５は“Ｌ”から“Ｈ”へ変化
する。
“Ｈ”へ変化すると、Ｐ型ＭＯＳトランジスタ１０６の
ゲート電位は“Ｈ”から“Ｌ”へ変化するため、Ｐ型Ｍ
ＯＳトランジスタ１０６はオン状態となり、クランプ回
路１０８を経て容量１０９の充電を始める。すると、線
路１１０の電位は徐々に上昇し、時間ｔ２で、Ｎ型ＭＯ
Ｓトランジスタ１１２をオン状態にする。これによりア
ナログ遅延回路の出力１１５は“Ｌ”から“Ｈ”へ変化
する。
【００２８】時刻ｔ３で、線路１１０の電位はクランプ
回路１０８によって電源電位より低い電位“Ｈ′”のレ
ベルでリミットされる。
回路１０８によって電源電位より低い電位“Ｈ′”のレ
ベルでリミットされる。
【００２９】時刻ｔ４で、入力信号１０１が“Ｈ”から
“Ｌ”へ変化すると、Ｐ型ＭＯＳトランジスタ１０６の
ゲート電位は“Ｌ”から“Ｈ”へ変化し、Ｐ型ＭＯＳト
ランジスタ１０６はオフ状態となる。Ｎ型ＭＯＳトラン
ジスタ１０７のゲート電位１０５は“Ｌ”からクランプ
回路１０５によってリミットされたレベル“Ｈ’”ヘ変
化し、Ｎ型ＭＯＳトランジスタ１０７はオン状態とな
る。容量１０９には時刻ｔ３で電荷が蓄えられた状態に
なっているので、その電荷がＮ型ＭＯＳトランジスタ１
０７を通して放電される。
“Ｌ”へ変化すると、Ｐ型ＭＯＳトランジスタ１０６の
ゲート電位は“Ｌ”から“Ｈ”へ変化し、Ｐ型ＭＯＳト
ランジスタ１０６はオフ状態となる。Ｎ型ＭＯＳトラン
ジスタ１０７のゲート電位１０５は“Ｌ”からクランプ
回路１０５によってリミットされたレベル“Ｈ’”ヘ変
化し、Ｎ型ＭＯＳトランジスタ１０７はオン状態とな
る。容量１０９には時刻ｔ３で電荷が蓄えられた状態に
なっているので、その電荷がＮ型ＭＯＳトランジスタ１
０７を通して放電される。
【００３０】線路１１０の電位は徐々に下降し、時刻ｔ
５でＮ型ＭＯＳトランジスタ１１２をオフ状態にする。
これにより、アナログ遅延回路の出力信号１１５は
“Ｈ”から“Ｌ”へ変化する。
５でＮ型ＭＯＳトランジスタ１１２をオフ状態にする。
これにより、アナログ遅延回路の出力信号１１５は
“Ｈ”から“Ｌ”へ変化する。
【００３１】時刻ｔ４とｔ５の差が遅延時間として得ら
れる。
れる。
【００３２】ここで、クランプ回路１０４，１０８によ
ってＮ型ＭＯＳトランジスタ１０７のゲート電位や容量
１０９の電極が接続されている線路１１０の電位が最低
動作電圧以上にならないように制限されているので、容
量１０９に充電される電荷量は常に一定となり、Ｎ型Ｍ
ＯＳトランジスタ１０７のオン抵抗も常に一定の抵抗値
となる。すなわち、放電時間が電源電圧ＶＤＤの変化に
左右されなくなり、一定の遅延時間を得ることができ
る。
ってＮ型ＭＯＳトランジスタ１０７のゲート電位や容量
１０９の電極が接続されている線路１１０の電位が最低
動作電圧以上にならないように制限されているので、容
量１０９に充電される電荷量は常に一定となり、Ｎ型Ｍ
ＯＳトランジスタ１０７のオン抵抗も常に一定の抵抗値
となる。すなわち、放電時間が電源電圧ＶＤＤの変化に
左右されなくなり、一定の遅延時間を得ることができ
る。
【００３３】図４は本発明の第２の実施例のアナログ遅
延回路の回路図、図５はクランプ回路１０４′，１０
８′の回路図、図６はそのタイミングチャートである。
図１中と同符号は同じものを示す。
延回路の回路図、図５はクランプ回路１０４′，１０
８′の回路図、図６はそのタイミングチャートである。
図１中と同符号は同じものを示す。
【００３４】図４のアナログ遅延回路に入力された入力
信号１０１は、インバータ１０２，１０３へ入力され、
さらに各々、Ｎ型ＭＯＳトランジスタ１０７と、クラン
プ回路１０４′を介してＰ型ＭＯＳトランジスタ１０６
へ入力される。
信号１０１は、インバータ１０２，１０３へ入力され、
さらに各々、Ｎ型ＭＯＳトランジスタ１０７と、クラン
プ回路１０４′を介してＰ型ＭＯＳトランジスタ１０６
へ入力される。
【００３５】ここで、クランプ回路１０４′および後述
するクランプ１０８′は、例えば図５に示すように構成
され、ローレベル時の電圧を一定の電圧以下下がらない
ようにするものである。図５の構成では、入力２１３′
と出力２１７′を結ぶ線路が２つのＮ型ＭＯＳトランジ
スタ２１５′、２１６′の閾値電圧の和に相当する電位
分だけ電源電位から降下した電位に制約される。
するクランプ１０８′は、例えば図５に示すように構成
され、ローレベル時の電圧を一定の電圧以下下がらない
ようにするものである。図５の構成では、入力２１３′
と出力２１７′を結ぶ線路が２つのＮ型ＭＯＳトランジ
スタ２１５′、２１６′の閾値電圧の和に相当する電位
分だけ電源電位から降下した電位に制約される。
【００３６】Ｐ型ＭＯＳトランジスタ１０６と、Ｎ型Ｍ
ＯＳトランジスタ１０７の出力はクランプ回路１０
８′、線路１１０を介し、一方が電源電位に接続された
容量１０９の電極と、Ｐ型ＭＯＳトランジスタ１１６の
ゲートに接続される。抵抗１１７とＰ型ＭＯＳトランジ
スタ１１６でインバータゲートを構成し、その出力はイ
ンバータゲート１１４に入力される。インバータゲート
１１４の出力がアナログ遅延回路の出力信号１１５とな
る。
ＯＳトランジスタ１０７の出力はクランプ回路１０
８′、線路１１０を介し、一方が電源電位に接続された
容量１０９の電極と、Ｐ型ＭＯＳトランジスタ１１６の
ゲートに接続される。抵抗１１７とＰ型ＭＯＳトランジ
スタ１１６でインバータゲートを構成し、その出力はイ
ンバータゲート１１４に入力される。インバータゲート
１１４の出力がアナログ遅延回路の出力信号１１５とな
る。
【００３７】次に、図４のアナログ遅延回路の動作を図
６のタイミングシャートを使って説明する。
６のタイミングシャートを使って説明する。
【００３８】図６のタイミングチャートの説明におい
て、“Ｈ”はほぼ電源電位と等しい電位のハイレベル、
“Ｌ’”は接地電位より高い電位のローレベル、“Ｌ”
はほぼ接地電位と等しい電位のローレベルであることを
示す。図５の１０１，１１８，１１５は“Ｈ”と“Ｌ”
の間で振幅し、１０５と１１０は“Ｈ”と“Ｌ′”の間
で振幅している。
て、“Ｈ”はほぼ電源電位と等しい電位のハイレベル、
“Ｌ’”は接地電位より高い電位のローレベル、“Ｌ”
はほぼ接地電位と等しい電位のローレベルであることを
示す。図５の１０１，１１８，１１５は“Ｈ”と“Ｌ”
の間で振幅し、１０５と１１０は“Ｈ”と“Ｌ′”の間
で振幅している。
【００３９】時刻ｔ１で入力信号１０１が“Ｈ”から
“Ｌ”へ変化すると、Ｎ型ＭＯＳトランジスタ１０７の
ゲート電位は“Ｌ”から“Ｈ”へ変化するため、Ｎ型Ｍ
ＯＳトランジスタ１０７はオン状態となり、容量１０９
の放電を始める。すると、線路１１０の電位は徐々に降
下し、時刻ｔ２で、Ｐ型ＭＯＳトランジスタ１１６をオ
ン状態にする。これにより、アナログ遅延回路の出力信
号１１５は“Ｈ”から“Ｌ”へ変化する。
“Ｌ”へ変化すると、Ｎ型ＭＯＳトランジスタ１０７の
ゲート電位は“Ｌ”から“Ｈ”へ変化するため、Ｎ型Ｍ
ＯＳトランジスタ１０７はオン状態となり、容量１０９
の放電を始める。すると、線路１１０の電位は徐々に降
下し、時刻ｔ２で、Ｐ型ＭＯＳトランジスタ１１６をオ
ン状態にする。これにより、アナログ遅延回路の出力信
号１１５は“Ｈ”から“Ｌ”へ変化する。
【００４０】時刻ｔ３で、線路１１０の電位はクランプ
回路１０８′によって接地電位より高い電位“Ｌ’”の
レベルでリミットされる。
回路１０８′によって接地電位より高い電位“Ｌ’”の
レベルでリミットされる。
【００４１】時刻ｔ４で、入力信号１０１が“Ｌ”から
“Ｈ”へ変化すると、Ｎ型ＭＯＳトランジスタ１０７の
ゲート電位は“Ｈ”から“Ｌ”へ変化し、Ｎ型ＭＯＳト
ランジスタ１０７はオフ状態となる。Ｐ型ＭＯＳトラン
ジスタ１０６のゲート電位１０５は“Ｈ”からクランプ
回路１０４によってリミットされたレベル“Ｌ’”へ変
化し、Ｐ型ＭＯＳトランジスタ１０６はオン状態とな
る。容量１０９には時刻ｔ３で電荷が放出された状態に
なっているので、電荷がＰ型ＭＯＳトランジスタ１０６
を通して充電される。
“Ｈ”へ変化すると、Ｎ型ＭＯＳトランジスタ１０７の
ゲート電位は“Ｈ”から“Ｌ”へ変化し、Ｎ型ＭＯＳト
ランジスタ１０７はオフ状態となる。Ｐ型ＭＯＳトラン
ジスタ１０６のゲート電位１０５は“Ｈ”からクランプ
回路１０４によってリミットされたレベル“Ｌ’”へ変
化し、Ｐ型ＭＯＳトランジスタ１０６はオン状態とな
る。容量１０９には時刻ｔ３で電荷が放出された状態に
なっているので、電荷がＰ型ＭＯＳトランジスタ１０６
を通して充電される。
【００４２】線路１１０の電位は徐々に上昇し、時刻ｔ
５でＰ型ＭＯＳトランジスタ１１６をオフ状態にする。
これにより、アナログ遅延回路の出力信号１１５は
“Ｌ”から“Ｈ”へ変化する。
５でＰ型ＭＯＳトランジスタ１１６をオフ状態にする。
これにより、アナログ遅延回路の出力信号１１５は
“Ｌ”から“Ｈ”へ変化する。
【００４３】時刻ｔ４とｔ５の差が遅延時間として得ら
れる。
れる。
【００４４】ここで、クランプ回路１０４′，１０８′
によってＰ型ＭＯＳトランジスタ１０６のゲート電位や
容量１０９の電極が接続される線路１１０の電位が、電
源電圧からある一定値以上電圧が降下しないように（最
低動作電源電圧で動作している際も降下し得る電圧幅
で）制限されているので、容量１０９から放電される電
荷量は常に一定となり、Ｐ型ＭＯＳトランジスタ１０６
のオン抵抗も常に一定の抵抗値となる。すなわち、放電
時間が電源電圧ＶＤＤの変化に左右されなくなり、一定
の遅延時間を得ることができる。
によってＰ型ＭＯＳトランジスタ１０６のゲート電位や
容量１０９の電極が接続される線路１１０の電位が、電
源電圧からある一定値以上電圧が降下しないように（最
低動作電源電圧で動作している際も降下し得る電圧幅
で）制限されているので、容量１０９から放電される電
荷量は常に一定となり、Ｐ型ＭＯＳトランジスタ１０６
のオン抵抗も常に一定の抵抗値となる。すなわち、放電
時間が電源電圧ＶＤＤの変化に左右されなくなり、一定
の遅延時間を得ることができる。
【００４５】
【発明の効果】以上説明したように、本発明は、電荷を
充電される容量の電極電位と、その電荷を充放電するＭ
ＯＳトランジスタのゲート電圧の振幅をリミットするク
ランプ手段を備えることにより、遅延時間の電源電圧依
存性を小さくできるという効果があり、また、広い電源
電圧範囲で一定の遅延時間を得るために、複数の遅延回
路を用意するという方法に比べ、回路規模が小さくて済
むという効果がある。
充電される容量の電極電位と、その電荷を充放電するＭ
ＯＳトランジスタのゲート電圧の振幅をリミットするク
ランプ手段を備えることにより、遅延時間の電源電圧依
存性を小さくできるという効果があり、また、広い電源
電圧範囲で一定の遅延時間を得るために、複数の遅延回
路を用意するという方法に比べ、回路規模が小さくて済
むという効果がある。
【図１】本発明の第１の実施例のアナログ遅延回路の回
路図である。
路図である。
【図２】図１中のクランプ回路１０４，１０８の回路図
である。
である。
【図３】図１のアナログ遅延回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】本発明の第２の実施例のアナログ遅延回路の回
路図である。
路図である。
【図５】図４中のクランプ回路１０４′、１０８′の回
路図である。
路図である。
【図６】図４のアナログ遅延回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図７】従来の基本的なアナログ遅延回路の回路図であ
る。
る。
【図８】図７のアナログ遅延回路の問題点を解決するた
めに既に提案されているアナログ遅延回路の回路図であ
る。
めに既に提案されているアナログ遅延回路の回路図であ
る。
１０１ 入力信号 １０２，１０３，１１４ インバータゲート １０４，１０８，１０４′，１０８′ クランプ回路 １０５ クランプ回路１０４，１０４′の出力信号 １０６，１１６ Ｐ型ＭＯＳトランジスタ １０７，１１２ Ｎ型ＭＯＳトランジスタ １０９ 容量 １１０ クランプ回路１０８，１０８′の出力信号 １１１ Ｎ型ＭＯＳトランジスタ（ディプレション
型） １１３ Ｎ型ＭＯＳトランジスタ１１２のドレイン信
号 １１５ 出力信号 １１７ 抵抗 １１８ 電位 ２１３，２１３′ 入力 ２１５，２１６，２１５′，２１６′ Ｎ型ＭＯＳト
ランジスタ ２１７，２１７′ 出力
型） １１３ Ｎ型ＭＯＳトランジスタ１１２のドレイン信
号 １１５ 出力信号 １１７ 抵抗 １１８ 電位 ２１３，２１３′ 入力 ２１５，２１６，２１５′，２１６′ Ｎ型ＭＯＳト
ランジスタ ２１７，２１７′ 出力
Claims (6)
- 【請求項１】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタで構成され、入力信号を入力するインバータ
ゲートと、一方の電極が接地に接続され、他方の電極が
前記インバータゲートのドレインに接続された容量を有
するアナログ遅延回路において、 前記容量の電極電位がある一定電位以上に上昇しないよ
うに制約する第１のクランプ手段と、前記Ｎ型ＭＯＳト
ランジスタのゲート電位がある一定電位以上に上昇しな
いように制約する第２のクランプ手段を備えることを特
徴とするアナログ遅延回路。 - 【請求項２】 前記第１，第２のクランプ手段が、入力
と出力を結ぶ線路と接地の間に互いに直列に接続され
た、いずれもオン状態の２個以上のＮ型ＭＯＳトランジ
スタで構成される、請求項１記載のアナログ遅延回路。 - 【請求項３】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタで構成され、入力信号を入力するインバータ
ゲートと、一方の電極が電源に接続され、他方の電極が
前記インバータゲートのドレインに接続された容量を有
するアナログ遅延回路において、 前記容量の電極電位がある一定電位以下に降下しないよ
うに制約する第１のクランプ手段と、前記Ｐ型ＭＯＳト
ランジスタのゲート電位がある一定電位以下に降下しな
いように制約する第２のクランプ手段を備えることを特
徴とするアナログ遅延回路。 - 【請求項４】 前記第１，第２のクランプ手段が、入力
と出力を線路と電源の間に互いに直列に接続された、い
ずれもオン状態の２個以上のＮ型ＭＯＳトランジスタで
構成される、請求項２記載のアナログ遅延回路。 - 【請求項５】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタで構成された第１のインバータゲートと、 入力信号を反転し、第１のインバータゲートのＰ型ＭＯ
Ｓトランジスタのゲートに出力する第２のインバータゲ
ートと、 前記入力信号を反転する第３のインバータゲートと、 第３のインバータゲートの出力信号を、ある一定電位以
上に上昇しないようにして制約して、第１のインバータ
ゲートのＮ型ＭＯＳトランジスタのゲートに印加する第
１のクランプ回路と、 一方の電極が接地に接続され、他方の電極が第１のイン
バータゲートの出力線路に接続された容量と、 入力が第１のインバータゲートの出力に、出力が前記容
量の他方の電極にそれぞれ接続され、前記容量の電極電
位がある一定電位以上に上昇しないように制約する第２
のクランプ回路と、 オン状態のディプレッション型Ｎ型ＭＯＳトランジスタ
と、Ｎ型ＭＯＳトランジスタで構成され、Ｎ型ＭＯＳト
ランジスタのゲートに前記容量の他方の電極が接続され
た第４のインバータゲートと、 第４のインバータゲートの出力信号を反転する第５のイ
ンバータゲートを有するアナログ遅延回路。 - 【請求項６】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタで構成された第１のインバータゲートと、 入力信号を反転する第２のンバータゲートと、 前記入力信号を反転し、第１のインバータゲートのＮ型
ＭＯＳトランジスタのゲートに出力する第３のインバー
タゲートと、 第２のインバータゲートの出力信号を、ある一定電位以
下に下降しないようにして制約して、第１のインバータ
ゲートのＰ型ＭＯＳトランジスタのゲートに印加する第
１のクランプ回路と、 一方の電極が電源に接続され、他方の電極が第１のイン
バータゲートの出力線路に接続された容量と、 入力が第１のインバータゲートの出力に、出力が前記容
量の他方の電極にそれぞれ接続され、前記容量の電極電
位がある一定電位以下に下降しないように制約する第２
のクランプ回路と、 ゲートが前記容量の他方の電極に接続されたＰ型ＭＯＳ
トランジスタと抵抗で構成される第４のインバータゲー
トと、 第４のインバータゲートの出力信号を反転する第５のイ
ンバータゲートを有するアナログ遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263011A JP2874613B2 (ja) | 1995-10-11 | 1995-10-11 | アナログ遅延回路 |
| US08/720,690 US5861765A (en) | 1995-10-11 | 1996-10-02 | Analogue delay circuit with a constant delay time |
| EP96116010A EP0768759A3 (en) | 1995-10-11 | 1996-10-07 | Analogue delay circuit |
| KR1019960045454A KR100234564B1 (ko) | 1995-10-11 | 1996-10-11 | 아날로그 지연회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263011A JP2874613B2 (ja) | 1995-10-11 | 1995-10-11 | アナログ遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107270A true JPH09107270A (ja) | 1997-04-22 |
| JP2874613B2 JP2874613B2 (ja) | 1999-03-24 |
Family
ID=17383656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263011A Expired - Fee Related JP2874613B2 (ja) | 1995-10-11 | 1995-10-11 | アナログ遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5861765A (ja) |
| EP (1) | EP0768759A3 (ja) |
| JP (1) | JP2874613B2 (ja) |
| KR (1) | KR100234564B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100521360B1 (ko) * | 2002-04-12 | 2005-10-12 | 삼성전자주식회사 | 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치 |
| US7230467B1 (en) | 2005-03-24 | 2007-06-12 | Cirrus Logic, Inc. | Constant edge generation circuits and methods and systems using the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934724A (ja) * | 1982-08-20 | 1984-02-25 | Sanyo Electric Co Ltd | 信号遅延回路 |
| JPS6134798A (ja) * | 1984-07-25 | 1986-02-19 | Sharp Corp | 電荷転送素子の出力信号処理回路 |
| JPH0697738B2 (ja) * | 1985-10-07 | 1994-11-30 | ソニー株式会社 | ロ−レベルクランプ回路 |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| JPH0812986B2 (ja) * | 1989-06-20 | 1996-02-07 | 日本電気株式会社 | 遅延回路 |
| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
| JPH0413305A (ja) * | 1990-05-02 | 1992-01-17 | Toshiba Corp | 遅延回路 |
| US5250854A (en) * | 1991-11-19 | 1993-10-05 | Integrated Device Technology, Inc. | Bitline pull-up circuit operable in a low-resistance test mode |
| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
| JP2905669B2 (ja) * | 1993-07-20 | 1999-06-14 | シャープ株式会社 | 遅延回路 |
-
1995
- 1995-10-11 JP JP7263011A patent/JP2874613B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-02 US US08/720,690 patent/US5861765A/en not_active Expired - Fee Related
- 1996-10-07 EP EP96116010A patent/EP0768759A3/en not_active Withdrawn
- 1996-10-11 KR KR1019960045454A patent/KR100234564B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5861765A (en) | 1999-01-19 |
| KR970024538A (ko) | 1997-05-30 |
| JP2874613B2 (ja) | 1999-03-24 |
| EP0768759A2 (en) | 1997-04-16 |
| EP0768759A3 (en) | 1998-03-18 |
| KR100234564B1 (ko) | 1999-12-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |