KR970024538A - 아날로그 지연회로 - Google Patents

아날로그 지연회로 Download PDF

Info

Publication number
KR970024538A
KR970024538A KR1019960045454A KR19960045454A KR970024538A KR 970024538 A KR970024538 A KR 970024538A KR 1019960045454 A KR1019960045454 A KR 1019960045454A KR 19960045454 A KR19960045454 A KR 19960045454A KR 970024538 A KR970024538 A KR 970024538A
Authority
KR
South Korea
Prior art keywords
type mos
gate
mos transistor
inverter gate
electrode
Prior art date
Application number
KR1019960045454A
Other languages
English (en)
Other versions
KR100234564B1 (ko
Inventor
마사히꼬 히라이
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970024538A publication Critical patent/KR970024538A/ko
Application granted granted Critical
Publication of KR100234564B1 publication Critical patent/KR100234564B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

p형 MOS 트랜지스터와 n형 MOS 트랜지스터로 이루어지며 입력신호를 입력하는 인버터 게이트와 접지에 접속된 한 개의 전극 및 인버터 게이트의 드레인에 접속된 또다른 전극을 갖는 커패시터를 포함하는 아날로그 지연회로에 있어서, n형 MOS 트랜지스터의 게이트 전위는 클램프 회로에 의해 제한되어 최소 동작전압을 초과하지 않으며, 커패시터의 전극에 접속된 선로의 전위는 다른 클램프 회로에 의해 제한되어 최소 동작전압을 초과하지 않게 된다.

Description

아날로그 지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3은 본 발명의 실시예 1에 따른 아날로그 지연회로의 회로도,
도 4는 도 3의 클램프회로 (104, 108) 의 회로도,
도 6은 본 발명의 실시예 2에 따른 아날로그 지연회로의 회로도,
도 7은 도 6의 클램프회로 (104′, 108′) 의 회로도.

Claims (6)

  1. p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터로 이루어지며 입력신호를 입력하는 인버터 게이트, 일 전극이 접지에 접속되며 타 전극이 상기 인버터 게이트의 드레인에 접속된 커패시턴스 수단, 상기 커패시턴스 수단의 전극전위를 일정 전위 이하로 제한하는 제 1 클램프 수단, 및 상기 n 형 MOS 트랜지스터의 게이트 전위를 일정 전위 이하로 제한하는 제 2 클램프 수단을 구비하는 것을 특징으로 하는 아날로그 지연회로.
  2. 제 1 항에 있어서. 상기 제 1 및 제 2 클램프 수단은 모두 온 상태에 있는 두 개 이상의 n 형 MOS 트랜지스터로 이루어지며 접지와 입력 및 출력을 연결하는 선로 사이에서 상호 직렬로 접속되는 것을 특징으로 하는 아날로그 지연회로.
  3. p형 MOS 트랜지스터와 n 형 MOS 트랜지스터로 이루어지며 입력신호를 입력하는 인버터 게이트, 일 전극이 전원에 접속되며 타 전극이 상기 인버터 게이트의 드레인에 접속된 커패시턴스 수단, 상기 커패시턴스 수단의 전극전위를 일정 전위 이상으로 제한하는 제 1 클램프 수단, 및 상기 p 형 MOS 트랜지스터의 게이트 전위를 일정 전위 이상으로 제한하는 제 2 클램프 수단을 구비하는 것을 특징으로 하는 아날로그 지연회로.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 클램프 수단은 모두 온 상태에 있는 두 개 이상의 n 형 MOS 트랜지스터로 이루어지며 접지와 입력 및 출력을 연결하는 선로 사이에서 상호 직렬로 접속되는 것을 특징으로 하는 아날로그 지연회로.
  5. p 형 MOS 트랜지스터와 n 형 MOS 트래지스터로 이루어지는 제 1 인버터 게이트, 입력신호를 반전시겨 상기 제 1 인버터 게이트의 상기 p 형 MOS 트랜지스터의 상기 게이트로 출력하는 제 2 인버터 게이트, 상기 입력신호를 반전시키는 제 3 인버터 게이트, 상기 제 3 인버터 게이트의 출력신호를 일정 전위 이하로 제한하며 상기 출력신호를 상기 제 1 인버터 게이트의 n 형 MOS 트랜지스터의 게이트에 인가시키는 제 1 클램프 회로수단, 일 전극이 접지에 접속되며 타 전극이 상기 제 1 인버터 게이트의 출력선로에 접속된 커패시턴스 수단, 상기 제 1 인버터 게이트의 출력에 접속된 입력과 상기 커패시턴스 수단의 타전극에 접속된 출력을 가지며 상기 커패시턴스 수단의 전극전위를 일정 전위 이하로 제한하는 제 2 클램프회로 수단, 온 상태 강하 n 형 MOS 트랜지스터 와 n 형 MOS 트랜지스터로 이루어지며, 상기 n 형 MOS 트랜지스터의 게이트는 상기 커패시턴스 수단의 타전극에 접속되는 제 4 인버터 게이트, 및 상기 제 4 인버터 게이트의 출력신호를 반전시키는 제 5 인버터 게이트를 구비하는 것을 특징으로 하는 아날로그 지연회로.
  6. p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터로 이루어지는 제 1 인버터 게이트, 입력신호를 반전시키는 제 2 인버터 게이트, 상기 입력신호를 반전시켜 상기 제 1 인버터 게이트의 n 형 MOS 트랜지스터의 게이트로 출력하는 제 3 인버터 게이트, 상기 제 2 인버터 게이트의 출력신호를 일정 전위 이상으로 제한하며 이들 출력신호를 상기 제 1 인버터 게이트의 p 형 MOS 트랜지스터의 게이트에 인가시키는 제 1 클램프회로 수단, 일 전극이 전원에 접속되며 타 전극이 상기 제 1 인버터 게이트의 출력선로에 접속된 커패시턴스 수단, 상기 제 1 인버터 게이트의 출력에 접속된 입력과 상기 커패시턴스 수단의 타전극에 접속된 출력을 가지며 상기 커패시턴스 수단의 전극전위를 일정 전위 이상으로 제한하는 제 2 클램프회로 수단, 저항과 상기 커패시턴스 수단의 타 전극에 접속된 게이트를 갖는 p 형 MOS 트랜지스터로 이루어지는 제 4 인버터 게이트, 및 싱기 제 4 인버터 게이트의 출력신호를 반전시키는 제 5 인버터 게이트를 구비하는 것을 특징으로 하는 아날로그 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960045454A 1995-10-11 1996-10-11 아날로그 지연회로 KR100234564B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7263011A JP2874613B2 (ja) 1995-10-11 1995-10-11 アナログ遅延回路
JP95-263011 1995-10-11

Publications (2)

Publication Number Publication Date
KR970024538A true KR970024538A (ko) 1997-05-30
KR100234564B1 KR100234564B1 (ko) 1999-12-15

Family

ID=17383656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960045454A KR100234564B1 (ko) 1995-10-11 1996-10-11 아날로그 지연회로

Country Status (4)

Country Link
US (1) US5861765A (ko)
EP (1) EP0768759A3 (ko)
JP (1) JP2874613B2 (ko)
KR (1) KR100234564B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323712B1 (en) * 2000-06-26 2001-11-27 Etron Technology, Inc. Delay circuit with voltage compensation
KR100521360B1 (ko) * 2002-04-12 2005-10-12 삼성전자주식회사 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
US7230467B1 (en) 2005-03-24 2007-06-12 Cirrus Logic, Inc. Constant edge generation circuits and methods and systems using the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5934724A (ja) * 1982-08-20 1984-02-25 Sanyo Electric Co Ltd 信号遅延回路
JPS6134798A (ja) * 1984-07-25 1986-02-19 Sharp Corp 電荷転送素子の出力信号処理回路
JPH0697738B2 (ja) * 1985-10-07 1994-11-30 ソニー株式会社 ロ−レベルクランプ回路
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
JPH0812986B2 (ja) * 1989-06-20 1996-02-07 日本電気株式会社 遅延回路
US5051630A (en) * 1990-03-12 1991-09-24 Tektronix, Inc. Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations
JPH0413305A (ja) * 1990-05-02 1992-01-17 Toshiba Corp 遅延回路
US5250854A (en) * 1991-11-19 1993-10-05 Integrated Device Technology, Inc. Bitline pull-up circuit operable in a low-resistance test mode
KR940005509B1 (ko) * 1992-02-14 1994-06-20 삼성전자 주식회사 승압단속회로및이를구비하는출력버퍼회로
JP2905669B2 (ja) * 1993-07-20 1999-06-14 シャープ株式会社 遅延回路

Also Published As

Publication number Publication date
JPH09107270A (ja) 1997-04-22
JP2874613B2 (ja) 1999-03-24
EP0768759A2 (en) 1997-04-16
EP0768759A3 (en) 1998-03-18
KR100234564B1 (ko) 1999-12-15
US5861765A (en) 1999-01-19

Similar Documents

Publication Publication Date Title
KR950027822A (ko) 전압레벨변환회로
KR890013862A (ko) 전압레벨 변환회로
KR900002328A (ko) 감지회로
KR970071829A (ko) 반도체집적회로
KR950007292A (ko) 저소비 전류로 동작하는 파워-온 신호 발생 회로
KR930020852A (ko) 반도체 집적 회로 장치
KR960012000A (ko) 부트스트랩회로
KR930018852A (ko) 승압 단속 회로 및 이를 구비하는 출력버퍼회로
KR920015365A (ko) 입출력 버퍼회로
KR900001042A (ko) Cmos 인버터를 구비한 반도체 집적회로
KR950007287A (ko) 디지탈 신호 처리용 지연 회로
KR900002457A (ko) 출력버퍼회로
KR910002127A (ko) 전원절환회로
KR910008863A (ko) 반도체 집적회로
KR890013769A (ko) 중간전위생성회로
KR970078002A (ko) 전류 스파이크 억제 회로를 갖는 차분 신호 발생 회로
KR940010532A (ko) 인터페이스회로
KR970024538A (ko) 아날로그 지연회로
KR930006875A (ko) 집적회로
KR900015465A (ko) Cmos 전압레벨 시프팅 및 함수회로
KR920003704A (ko) 디지탈 신호에 응답하는 부동회로 구동용 회로
KR930011274A (ko) 입력회로
KR960019978A (ko) 펄스 발생기
KR950034763A (ko) 반도체 집적회로 장치
KR970003257A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961011

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961011

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990129

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990625

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990917

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990917

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20020905

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20020905

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20040610