JP2006180503A - 周波数によって負荷キャパシタが可変される位相固定ループ装置 - Google Patents

周波数によって負荷キャパシタが可変される位相固定ループ装置 Download PDF

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Abstract

【課題】周波数によって負荷キャパシタが可変される位相固定ループ装置を提供する。
【解決手段】本発明は位相検出器とチャージポンプ及び電圧制御発振器を備える。電圧制御発振器は制御信号発生部及び内部信号発生部を備える。制御信号発生部は、チャージポンプから出力されるポンピング信号を入力し、外部クロック信号の周波数が内部クロック信号の周波数より高い時、インアクティブ可変制御信号を発生させ、外部クロック信号の周波数が内部クロック信号の周波数より低い時、アクティブ可変制御信号を発生させる。内部信号発生部は、内部クロック信号を帰還させて入力し、これを反転させて内部クロック信号を発生させる反転部、反転部の出力端に並列に連結された負荷キャパシタ及び、負荷キャパシタに直列に連結され、可変制御信号がアクティブで活性化され、可変制御信号がインアクティブで非活性化されるＭＯＳトランジスタを備える。
【選択図】図２

Description

本発明は、位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）装置に係り、特に、入出力信号の周波数によって負荷キャパシタのキャパシタンスが可変されるＰＬＬ装置に関する。
位相同期ループ装置は、外部から入力される外部クロック信号と外部に出力される内部クロック信号との位相差を検出し、前記検出された位相差を利用して内部クロック信号の周波数を調整することによって、内部クロック信号の周波数を外部クロック信号の周波数に同期させる装置である。
一般的な位相同期ループ装置の構成が図１に図示されている。図１を参照すれば、位相同期ループ装置１０１は、位相検出器１１１、チャージポンプ１２１、電圧制御発振器１３１及びディバイダー１４１を備える。
位相検出器１１１は、外部から入力される外部クロック信号ＥＣＬＫとディバイダー１４１から出力される分周信号Ｐ１との位相を比較し、これらの位相差を検出して信号Ｐ２として出力する。チャージポンプ１２１は位相差信号Ｐ２を入力し、ポンピング信号Ｐ３を出力する。電圧制御発振器１３１はポンピング信号Ｐ３を入力し、内部クロック信号ＩＣＬＫを出力する。ディバイダー１４１は、内部クロック信号ＩＣＬＫを所定割合で分周した信号Ｐ１を位相検出器１１１に伝送する。
位相同期ループ装置１０１は、内部クロック信号ＩＣＬＫの周波数が外部クロック信号ＥＣＬＫの周波数に同期されるまで同期動作を行う。このために、電圧制御発振器１３１の出力端に負荷キャパシタ（図示せず）が備わり、電圧制御発振器１３１は、前記負荷キャパシタに流れる電流の大きさを調節して内部クロック信号ＩＣＬＫの周波数を調整する。具体的に、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い場合には、前記負荷キャパシタに多くの電流が供給されて内部クロック信号ＩＣＬＫの周波数が高くなり、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い場合には、前記負荷キャパシタに少ない電流が供給されて内部クロック信号ＩＣＬＫの周波数が低くなる。
このように、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い時は、電圧制御発振器１３１の出力端には多くの電流が流れることによって電流消耗が多くなり、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い時は、電圧制御発振器１３１の出力端に非常に少ない電流が流れ、内部クロック信号ＩＣＬＫはノイズの影響を多く受ける。これによって、内部クロック信号ＩＣＬＫの動作周波数領域が狭い範囲に制限される。
本発明が解決しようとする技術的課題は、入力信号の周波数が出力信号の周波数より高い時は、出力端に供給される電流を減少させ、入力信号の周波数が出力信号の周波数より低い時は、出力端に供給される電流を増加させる位相同期ループ装置を提供することである。
前記技術的課題を解決するために本発明は、外部から伝送される外部信号を入力して内部信号を発生させる位相同期ループ装置において、前記外部信号及び前記内部信号を帰還させて入力し、これらの位相差を検出する位相検出器と、前記位相検出器の出力信号に応答してポンピング信号を発生させるチャージポンプと、前記ポンピング信号に応答して前記内部信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より高い時は、出力端で消耗される電流を減少させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、出力端で消耗される電流を増加させる電圧制御発振器と、を備える位相同期ループ装置を提供する。
前記技術的課題を解決するために本発明はまた、外部から伝送される外部クロック信号を入力して内部クロック信号を発生させる位相同期ループ装置において、前記外部クロック信号及び前記内部クロック信号を帰還させて入力し、これらの位相差を検出する位相検出器と、前記位相検出器の出力信号に応答してポンピング信号を発生させるチャージポンプと、前記ポンピング信号を入力し、前記ポンピング信号に応答して前記内部クロック信号を発生させる電圧制御発振器と、を備え、前記電圧制御発振器は、前記ポンピング信号を入力し、前記外部信号の周波数が前記内部信号の周波数より高い時は、インアクティブされた可変制御信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、アクティブされた可変制御信号を発生させる制御信号発生部と、前記内部クロック信号を帰還させて入力し、それを反転させて前記内部クロック信号を発生させる反転部と、前記反転部の出力端に並列に連結された負荷キャパシタと、前記負荷キャパシタに直列に連結され、前記可変制御信号がアクティブされれば活性化され、前記可変制御信号がインアクティブされれば非活性化されるＭＯＳトランジスタと、を備える位相同期ループ装置を提供する。
前記技術的課題を解決するために本発明はまた、外部から伝送される外部信号を入力して内部信号を発生させる位相同期ループ装置において、前記外部信号及び前記内部信号を帰還させて入力し、これらの位相差を検出する位相検出器と、前記位相検出器の出力信号を入力し、前記外部信号の周波数が前記内部信号の周波数より高い時は、アップポンピング信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、ダウンポンピング信号を発生させるチャージポンプと、前記アップポンピング信号及びダウンポンピング信号を入力して前記アップポンピング信号がアクティブされる時、アクティブされる第１及び第２制御信号を発生させ、前記ダウンポンピング信号がアクティブされる時、アクティブされる可変制御信号を発生させる制御信号発生部、及び前記第１及び第２制御信号と可変制御信号とを入力して前記内部信号を発生させ、前記第１及び第２制御信号がアクティブされて前記可変制御信号がインアクティブされる時、出力端で消耗される電流を減少させ、前記第１及び第２制御信号がインアクティブされて前記可変制御信号がアクティブされる時、前記出力端で消耗される電流を増加させる内部信号発生部で形成される電圧制御発振器と、を備える位相同期ループ装置を提供する。
前記本発明によって位相同期ループ装置の動作周波数領域が拡張される。
負荷キャパシタ４２１に可変制御トランジスタ４３１を連結し、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫより高い時は、アクティブされた可変制御信号ｎＶｃｔｒｌｎを印加して可変制御トランジスタ４３１を活性化させることによって、負荷キャパシタ４２１のキャパシタンスを減少させ、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫより低い時は、インアクティブされた可変制御信号ｎＶｃｔｒｌｎを印加して可変制御トランジスタ４３１を活性化させることによって、負荷キャパシタ４２１のキャパシタンスを増加させる。したがって、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫより高い時は、負荷キャパシタ４２１により消耗される電流が減少して同期時間が速くなり、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫより低い時は、負荷キャパシタ４２１により消耗される電流が増加してノイズにあまり影響されない。これにより、位相同期ループ装置２０１の動作周波数領域が拡張される。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図２は、本発明によるＰＬＬ装置のブロック図である。図２を参照すれば、本発明のＰＬＬ装置２０１は、位相検出器２１１、チャージポンプ２２１、電圧制御発振器２３１及びディバイダー２４１を備える。
位相検出器２１１は外部から入力される信号、例えば、外部クロック信号ＥＣＬＫとディバイダー２４１から出力される分周信号Ｐ１との位相を比較し、これらの位相差を検出して位相差信号Ｐ２として出力する。
チャージポンプ２２１は、位相検出器２１１から出力される位相差信号Ｐ２を入力してポンピング信号ＵＰＶ、ＤＮＶを出力する。すなわち、チャージポンプ２２１は、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い時はアップポンピング信号ＵＰＶを出力し、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い時はダウンポンピング信号ＤＮＶを出力する。
電圧制御発振器２３１は、アップポンピング信号ＵＰＶ及びダウンポンピング信号ＤＮＶを入力し、内部クロック信号ＩＣＬＫを出力する。電圧制御発振器２３１は、制御信号発生部２３５及び内部信号発生部２３７を備える。
制御信号発生部２３５は、アップポンピング信号ＵＰＶ及びダウンポンピング信号ＤＮＶを入力し、第１制御信号Ｖｃｔｒｌｐと第２制御信号Ｖｃｔｒｌｎ及び可変制御信号ｎＶｃｔｒｌｎを出力する。アップポンピング信号ＵＰＶがアクティブされれば、第１制御信号Ｖｃｔｒｌｐ及び第２制御信号Ｖｃｔｒｌｎは活性化され、可変制御信号ｎＶｃｔｒｌｎは非活性化される。ダウンポンピング信号ＤＮＶがアクティブされれば、第１制御信号Ｖｃｔｒｌｐ及び第２制御信号Ｖｃｔｒｌｎは非活性化され、可変制御信号ｎＶｃｔｒｌｎは活性化される。制御信号発生部２３５については、図３を通じて詳細に説明する。
内部信号発生部２３７は、可変制御信号ｎＶｃｔｒｌｎと第１制御信号Ｖｃｔｒｌｐ及び第２制御信号Ｖｃｔｒｌｎを入力し、内部信号、例えば、内部クロック信号ＩＣＬＫを発生させる。第１制御信号Ｖｃｔｒｌｐ及び第２制御信号Ｖｃｔｒｌｎが活性化されれば、内部信号発生部２３７の出力端に多くの電流が流れて内部クロック信号ＩＣＬＫの周波数が高くなり、この時、可変制御信号ｎＶｃｔｒｌｎが非活性化されることによって電圧制御発振器２３１の出力端で消耗される電流が減少する。逆に、第１制御信号Ｖｃｔｒｌｐ及び第２制御信号Ｖｃｔｒｌｎが非活性化されれば内部信号発生部２３７の出力端に少ない電流が流れて内部クロック信号ＩＣＬＫの周波数が低くなり、この時、可変制御信号ｎＶｃｔｒｌｎが活性化されることによって電圧制御発振器２３１の出力端で消耗される電流が増加する。内部信号発生部２３７については、図４を通じて詳細に説明する。
ディバイダー２４１は、内部クロック信号ＩＣＬＫを入力し、これを所定の割合で分周して位相検出器２１１に伝送する。
図３は、図２に図示された制御信号発生部２３５を具体的に示す回路図である。図３を参照すれば、制御信号発生部２３５は、電流源３１１、第１ないし第４ＮＭＯＳトランジスタ３２１〜３２４及び第１ないし第４ＰＭＯＳトランジスタ３３１〜３３４を備える。
電流源３１１は、第１及び第３ＮＭＯＳトランジスタ３２１、３２３から接地端ＧＮＤに流れる電流の和を一定にする。
第１ＮＭＯＳトランジスタ３２１は、電流源３１１と第１ノードＮ１との間に連結され、第１ＮＭＯＳトランジスタ３２１のゲートにはアップポンピング信号ＵＰＶが印加される。第１ＮＭＯＳトランジスタ３２１は、アップポンピング信号ＵＰＶがハイレベルにアクティブされれば活性化され、アップポンピング信号ＵＰＶがローレベルにインアクティブされれば非活性化される。第１ＮＭＯＳトランジスタ３２１が活性化されれば、第１ノードＮ１から発生する第１制御信号Ｖｃｔｒｌｐはローレベルにインアクティブされ、第１ＮＭＯＳトランジスタ３２１が非活性化されれば、第１制御信号Ｖｃｔｒｌｐはハイレベルにアクティブされる。
第１ＰＭＯＳトランジスタ３３１は、電源電圧Ｖｄｄと第１ノードＮ１との間に連結され、第１ＰＭＯＳトランジスタ３３１のゲートは第１ノードＮ１に連結される。したがって、第１ＰＭＯＳトランジスタ３３１は、第１制御信号Ｖｃｔｒｌｐによってオン／オフが制御される。
第２ＰＭＯＳトランジスタ３３２は、電源電圧Ｖｄｄと第２ノードＮ２との間に連結され、第２ＰＭＯＳトランジスタ３３１のゲートには第１制御信号Ｖｃｔｒｌｐが印加される。したがって、第２ＰＭＯＳトランジスタ３３１は、第１制御信号Ｖｃｔｒｌｐによってオン／オフが制御される。
第２ＮＭＯＳトランジスタ３２２は第２ノードＮ２と接地端ＧＮＤとの間に連結され、第２ＮＭＯＳトランジスタ３２２のゲートは第２ノードＮ２に連結される。したがって、第２ＮＭＯＳトランジスタ３２２は第２ノードＮ２の電圧によってオン／オフが制御される。第２ＮＭＯＳトランジスタ３２２は、小さなサイズに製造されるためにオンになる場合に大きい内部抵抗を持つ。
第２ノードＮ２から第２制御信号Ｖｃｔｒｌｎが発生する。したがって、第２制御信号Ｖｃｔｒｌｎは、第２ＰＭＯＳトランジスタ３３２が活性化されればハイレベルにアクティブされ、第２ＰＭＯＳトランジスタ３３２が非活性化されればローレベルにインアクティブされる。すなわち、第１制御信号Ｖｃｔｒｌｐがローレベルにインアクティブされれば、第２制御信号Ｖｃｔｒｌｎはハイレベルにアクティブされ、第１制御信号Ｖｃｔｒｌｐがハイレベルにインアクティブされれば、第２制御信号Ｖｃｔｒｌｎはローレベルにインアクティブされる。
このように、第１制御信号Ｖｃｔｒｌｐと第２制御信号Ｖｃｔｒｌｎとは互いに逆の電圧レベルを持つ。
第３ＮＭＯＳトランジスタ３２３は、電流源３１１と第３ノードＮ３との間に連結され、第３ＮＭＯＳトランジスタ３２３のゲートにはダウンポンピング信号ＤＮＶが印加される。第３ＮＭＯＳトランジスタ３２３は、ダウンポンピング信号ＤＮＶがハイレベルにアクティブされれば活性化され、ダウンポンピング信号ＤＮＶがローレベルにインアクティブされれば非活性化される。第３ＮＭＯＳトランジスタ３２３が活性化されれば第３ノードＮ３はローレベルに低くなり、第３ＮＭＯＳトランジスタ３２３が非活性化されれば第３ノードＮ３はハイレベルに高くなる。
第３ＰＭＯＳトランジスタ３３３は、電源電圧Ｖｄｄと第３ノードＮ３との間に連結され、第３ＰＭＯＳトランジスタ３３３のゲートは第３ノードＮ３に連結される。したがって、第３ＰＭＯＳトランジスタ３３３は、第３ノードＮ３に発生する電圧によってオン／オフが制御される。
第４ＰＭＯＳトランジスタ３３４は、電源電圧Ｖｄｄと第４ノードＮ４との間に連結され、第４ＰＭＯＳトランジスタ３３４のゲートは、第３ノードＮ３と連結される。したがって、第４ＰＭＯＳトランジスタ３３４は、第３ノードＮ３に発生する電圧によってオン／オフが制御される。
第４ＮＭＯＳトランジスタ３２４は、第４ノードＮ４と接地端ＧＮＤとの間に連結され、第４ＮＭＯＳトランジスタ３２４のゲートは第４ノードＮ４に連結される。したがって、第４ＰＭＯＳトランジスタ３２４は第４ノードＮ４の電圧によってオン／オフが制御される。第４ＰＭＯＳトランジスタ３２４は、小さなサイズに製造されるためにオンになる場合に大きい内部抵抗を持つ。
第４ノードＮ４から可変制御信号ｎＶｃｔｒｌｎが発生する。したがって、可変制御信号ｎＶｃｔｒｌｎは、第４ＰＭＯＳトランジスタ３３４が活性化されればハイレベルにアクティブされ、第４ＰＭＯＳトランジスタ３３４が非活性化されればローレベルにインアクティブされる。すなわち、可変制御信号ｎＶｃｔｒｌｎは、第２制御信号Ｖｃｔｒｌｎがハイレベルにアクティブされれば、ローレベルにインアクティブされ、第２制御信号Ｖｃｔｒｌｎがローレベルにインアクティブされれば、ハイレベルにアクティブされる。
このように、可変制御信号ｎＶｃｔｒｌｎは、第２制御信号Ｖｃｔｒｌｎと逆の電圧レベルを持つ。
図４は、図２に図示された内部信号発生部２３７を具体的に図示した回路図である。図４を参照すれば、内部信号発生部２３７は、反転部４１１、負荷キャパシタ４２１及び可変制御トランジスタ４３１を備える。
反転部４１１は、第１及び第２制御信号Ｖｃｔｒｌｐ、Ｖｃｔｒｌｎと帰還された内部クロック信号ＩＣＬＫとを入力し、第１及び第２制御信号Ｖｃｔｒｌｐ、Ｖｃｔｒｌｎに応答して帰還された内部クロック信号ＩＣＬＫを反転させて、内部クロック信号ＩＣＬＫを発生させる。反転部４１１は、第１制御トランジスタ４１３とインバータ４１５及び第２制御トランジスタ４１７を備える。
第１制御トランジスタ４１３は、電源電圧Ｖｄｄとインバータ４１５との間に連結され、第１制御トランジスタ４１３のゲートには第１制御信号Ｖｃｔｒｌｐが印加される。したがって、第１制御トランジスタ４１３は、第１制御信号Ｖｃｔｒｌｐがローレベルである時に活性化されて電源電圧Ｖｄｄをインバータ４１５に提供し、第１制御信号Ｖｃｔｒｌｐがハイレベルであれば非活性化される。第１制御トランジスタ４１３はＰＭＯＳトランジスタで構成することが望ましい。
第２制御トランジスタ４１７は、インバータ４１５と接地端ＧＮＤとの間に連結され、第２制御トランジスタ４１７のゲートには第２制御信号Ｖｃｔｒｌｎが印加される。したがって、第２制御トランジスタ４１７は、第２制御信号Ｖｃｔｒｌｎがハイレベルである時にアクティブされて接地電圧をインバータ４１５に提供し、第２制御信号Ｖｃｔｒｌｎがローレベルであれば非活性化される。第２制御トランジスタ４１７は、ＮＭＯＳトランジスタで構成することが望ましい。
インバータ４１５は、帰還された内部クロック信号ＩＣＬＫを入力し、これを反転させて内部クロック信号ＩＣＬＫを出力する。
反転部４１１の出力端に、負荷キャパシタ４２１と可変制御トランジスタ４３１とが直列に連結される。可変制御トランジスタ４３１は、ＮＭＯＳトランジスタで構成することが望ましい。可変制御トランジスタ４３１のゲートに可変制御信号ｎＶｃｔｒｌｎが印加される。したがって、可変制御トランジスタ４３１は、可変制御信号ｎＶｃｔｒｌｎがハイレベルであれば、活性化されて負荷キャパシタ４２１のキャパシタンスを増加させ、可変制御信号ｎＶｃｔｒｌｎがローレベルであれば、非活性化されて負荷キャパシタ４２１のキャパシタンスを減少させる。結果的に、負荷キャパシタ４２１のキャパシタンスは、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い時は減少し、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い時は増加する。
このように、負荷キャパシタ４２１は、内部クロック信号ＩＣＬＫの周波数によってキャパシタンスが可変される。
図２ないし図４を参照して、位相同期ループ装置２０１の全体的な動作を説明する。
まず、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い場合について説明する。チャージポンプ２２１は、アップポンピング信号ＵＰＶをハイレベルにアクティブさせる。アップポンピング信号ＵＰＶがハイレベルであれば、第１制御信号Ｖｃｔｒｌｐ及び可変制御信号ｎＶｃｔｒｌｎはローレベルとして出力され、第２制御信号Ｖｃｔｒｌｎはハイレベルとして出力される。第１制御信号Ｖｃｔｒｌｐがローレベルにインアクティブされ、かつ第２制御信号Ｖｃｔｒｌｎがハイレベルにアクティブされることにより、第１及び第２制御トランジスタ４１３、４１７がいずれも活性化されて、インバータ４１５から負荷キャパシタ４２１に多くの電流が流れる。これにより、内部クロック信号ＩＣＬＫの周波数が高くなる。この時、可変制御信号ｎＶｃｔｒｌｎがローレベルにインアクティブされることにより、可変制御トランジスタ４３１は非活性化されて負荷キャパシタ４２１のキャパシタンスが減少する。したがって、インバータ４１５の出力電流が負荷キャパシタ４２１に流れる電流が減少して、電圧制御発振器２３１の出力端で消耗される電流は減少する。
このように、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い時は、負荷キャパシタ４２１により消耗される電流が減少し、したがって、内部クロック信号ＩＣＬＫの周波数領域がさらに高く拡張される。
一方、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より高い時、反転部４１１から出力される電流が増加すると同時に負荷キャパシタ４２１も減少することによって、内部クロック信号ＩＣＬＫが外部クロック信号ＥＣＬＫに同期される時間も速くなる。
次いで、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い場合について説明する。チャージポンプ２２１は、ダウンポンピング信号ＤＮＶをハイレベルとしてアクティブさせる。ダウンポンピング信号ＤＮＶがハイレベルであれば、第１制御信号Ｖｃｔｒｌｐ及び可変制御信号ｎＶｃｔｒｌｎはハイレベルとして出力され、第２制御信号Ｖｃｔｒｌｎはローレベルとして出力される。第１制御信号Ｖｃｔｒｌｐがハイレベルにインアクティブされ、かつ第２制御信号Ｖｃｔｒｌｎがローレベルにアクティブされることによって、第１及び第２制御トランジスタ４１３、４１７がいずれも非活性化されて、インバータ４１５から負荷キャパシタ４２１に非常に少ない電流が流れる。これにより、内部クロック信号ＩＣＬＫの周波数が低くなる。この時、可変制御信号ｎＶｃｔｒｌｎがハイレベルにアクティブされることにより、可変制御トランジスタ４３１は活性化されて負荷キャパシタ４２１のキャパシタンスが増加する。したがって、インバータ４１５の出力電流が負荷キャパシタ４２１に流れる電流が増加して、電圧制御発振器２３１の出力端で消耗される電流は増加する。
このように、外部クロック信号ＥＣＬＫの周波数が内部クロック信号ＩＣＬＫの周波数より低い時は、負荷キャパシタ４２１により消耗される電流が増加して、内部クロック信号ＩＣＬＫはノイズに鈍感になり、内部クロック信号ＩＣＬＫの周波数領域がさらに低い範囲に拡張される。
図５は、図２に図示された内部信号発生部２３７の他の実施形態を示す回路図である。図５を参照すれば、内部信号発生部２３７は、複数個の反転部４１１ａ〜４１１ｃと、複数個の負荷キャパシタ４２１〜４２１ｃ及び複数個の可変制御トランジスタ４３１ａ〜４３１ｃを備える。この時、反転部４１１ａ〜４１１ｃと負荷キャパシタ４２１ａ〜４２１ｃ及び可変制御トランジスタ４３１ａ〜４３１ｃはそれぞれ奇数で構成する。反転部４１１ａ〜４１１ｃと負荷キャパシタ４２１ａ〜４２１ｃ及び可変制御トランジスタ４３１ａ〜４３１ｃの構成及び動作は、それぞれ図４で説明した反転部４１１と負荷キャパシタ４２１及び可変制御トランジスタ４３１と同一であるため、重複説明は省略する。
図６は、従来のＰＬＬ装置（図１の１０１）の電圧制御発振器１３１に備わる負荷キャパシタにより消耗される電流と、本発明のＰＬＬ装置（図２の２０１）の電圧制御発振器（図４の２３１）に備わる負荷キャパシタ（図４の４２１）により消耗される電流とを比較するために示すグラフである。図６に示すように、従来の負荷キャパシタにより消耗される電流６１１は、周波数が低ければ少なく、周波数が高ければ多い。これに対し、本発明の負荷キャパシタ（図４の４２１）により消耗される電流６２１は、周波数が低い時は従来に比べてはるかに多く、周波数が高い時は従来に比べてはるかに少ない。
図面及び明細書で最適の実施形態が開示され、ここで使われた用語は単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるため、本発明の真の技術的保護範囲は、特許請求の範囲に記載された技術的思想により決まらねばならない。
本発明は、ＰＬＬ装置の関連技術分野に好適に用いられる。
従来のＰＬＬ装置のブロック図である。 本発明によるＰＬＬ装置のブロック図である。 図２に図示された制御信号発生部を示す回路図である。 図２に図示された内部信号発生部の一実施形態を示す回路図である。 図２に図示された内部信号発生部の他の実施形態を示す回路図である。 従来のＰＬＬ装置の電圧制御発振器に備わる負荷キャパシタにより消耗される電流と、本発明のＰＬＬ装置の電圧制御発振部に備わる負荷キャパシタにより消耗される電流とを比較するために示すグラフである。
符号の説明
２０１ ＰＬＬ装置
２１１ 位相検出器
２２１ チャージポンプ
２３１ 電圧制御発振器
２３５ 制御信号発生部
２３７ 内部信号発生部
２４１ ディバイダー
ＥＣＬＫ 外部クロック信号
ＩＣＬＫ 内部クロック信号
ＵＰＶ アップポンピング信号
ＤＮＶ ダウンポンピング信号
Ｐ１ 分周信号
Ｐ２ 位相差信号
Ｖｃｔｒｌｐ 第１制御信号
Ｖｃｔｒｌｎ 第２制御信号
ｎＶｃｔｒｌｎ 可変制御信号

Claims (10)

  1. 外部から伝送される外部信号を入力して内部信号を発生させる位相同期ループ装置において、
    前記外部信号及び前記内部信号を帰還させて入力し、これらの位相差を検出する位相検出器と、
    前記位相検出器の出力信号に応答してポンピング信号を発生させるチャージポンプと、
    前記ポンピング信号に応答して前記内部信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より高い時は、出力端で消耗される電流を減少させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、出力端で消耗される電流を増加させる電圧制御発振器と、を備えることを特徴とする位相同期ループ装置。
  2. 前記外部信号及び内部信号はそれぞれクロック信号であることを特徴とする請求項１に記載の位相同期ループ装置。
  3. 外部から伝送される外部クロック信号を入力して内部クロック信号を発生させる位相同期ループ装置において、
    前記外部クロック信号及び前記内部クロック信号を帰還させて入力し、これらの位相差を検出する位相検出器と、
    前記位相検出器の出力信号に応答してポンピング信号を発生させるチャージポンプと、
    前記ポンピング信号を入力し、前記ポンピング信号に応答して前記内部クロック信号を発生させる電圧制御発振器と、を備え、
    前記電圧制御発振器は、
    前記ポンピング信号を入力し、前記外部信号の周波数が前記内部信号の周波数より高い時は、インアクティブされた可変制御信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、アクティブされた可変制御信号を発生させる制御信号発生部と、
    前記内部クロック信号を帰還させて入力し、それを反転させて前記内部クロック信号を発生させる反転部と、
    前記反転部の出力端に並列に連結された負荷キャパシタと、
    前記負荷キャパシタに直列に連結され、前記可変制御信号がアクティブされれば活性化され、前記可変制御信号がインアクティブされれば非活性化されるＭＯＳトランジスタと、を備えることを特徴とする位相同期ループ装置。
  4. 外部から伝送される外部信号を入力して内部信号を発生させる位相同期ループ装置において、
    前記外部信号及び前記内部信号を帰還させて入力し、これらの位相差を検出する位相検出器と、
    前記位相検出器の出力信号を入力し、前記外部信号の周波数が前記内部信号の周波数より高い時は、アップポンピング信号を発生させ、前記外部信号の周波数が前記内部信号の周波数より低い時は、ダウンポンピング信号を発生させるチャージポンプと、
    前記アップポンピング信号及びダウンポンピング信号を入力して前記アップポンピング信号がアクティブされる時、アクティブされる第１及び第２制御信号を発生させ、前記ダウンポンピング信号がアクティブされる時、アクティブされる可変制御信号を発生させる制御信号発生部、及び前記第１及び第２制御信号と可変制御信号とを入力して前記内部信号を発生させ、前記第１及び第２制御信号がアクティブされて前記可変制御信号がインアクティブされる時、出力端で消耗される電流を減少させ、前記第１及び第２制御信号がインアクティブされて前記可変制御信号がアクティブされる時、前記出力端で消耗される電流を増加させる内部信号発生部で形成される電圧制御発振器と、を備えることを特徴とする位相同期ループ装置。
  5. 前記外部信号は外部クロック信号であり、前記内部信号は内部クロック信号であることを特徴とする請求項４に記載の位相同期ループ装置。
  6. 前記制御信号発生部は、
    一定の電流を流す電流源と、
    第１ないし第４ノードと、
    前記電流源と前記第１ノードとの間に連結され、ゲートに印加される前記アップポンピング信号に応答して前記第１ノードから第１制御信号を発生させる第１ＮＭＯＳトランジスタと、
    前記第１ノードと電源電圧との間に連結された第１ＰＭＯＳトランジスタと、
    前記第２ノードと前記電源電圧との間に連結され、ゲートに印加される前記第１制御信号に応答して前記第２ノードから第２制御信号を発生させる第２ＰＭＯＳトランジスタと、
    前記第２ノードと前記接地端との間に連結された第２ＮＭＯＳトランジスタと、
    前記第３ノードと前記電流源との間に連結され、前記ダウンポンピング信号がゲートに印加される第３ＮＭＯＳトランジスタと、
    前記第３ノードと前記電源電圧との間に連結された第３ＰＭＯＳトランジスタと、
    前記第４ノードと前記電源電圧との間に連結され、ゲートに印加される前記第３ノードの電圧に応答して前記第４ノードから前記可変制御信号を発生させる第４ＰＭＯＳトランジスタと、
    前記第４ノードと前記接地端との間に連結された第４ＮＭＯＳトランジスタと、を備えることを特徴とする請求項４に記載の位相同期ループ装置。
  7. 前記内部信号発生部は、
    前記第１及び第２制御信号と帰還された内部信号とを入力し、前記第１及び第２制御信号に応答して前記内部信号を発生させる反転部と、
    前記反転部の出力端に並列に連結された負荷キャパシタと、
    前記負荷キャパシタと接地端との間に連結され、前記可変制御信号がアクティブされれば活性化され、前記可変制御信号がインアクティブされれば非活性化される可変制御トランジスタと、を備えることを特徴とする請求項４に記載の位相同期ループ装置。
  8. 前記可変制御トランジスタは、
    前記負荷キャパシタにドレインが連結され、前記接地端にソースが連結され、前記可変制御信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする請求項７に記載の位相同期ループ装置。
  9. 前記反転部は、
    前記内部信号を反転させて入力し、これを反転させて前記内部信号を発生させるインバータと、
    電源電圧と前記インバータとの間に連結され、前記第１制御信号がゲートに印加され、前記第１制御信号がローレベルである時に活性化されて前記インバータに電源電圧を供給する第１制御トランジスタと、
    前記接地端と前記インバータとの間に連結され、前記第２制御信号がゲートに印加され、前記第２制御信号がハイレベルである時に活性化されて前記インバータに接地電圧を供給する第２制御トランジスタと、を備えることを特徴とする請求項７に記載の位相同期ループ装置。
  10. 前記反転部と前記第１制御トランジスタと前記第２制御トランジスタと前記負荷キャパシタ及び前記可変制御トランジスタは、それぞれ奇数で複数個備わることを特徴とする請求項７に記載の位相同期ループ装置。
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