CN115549675A - 振荡器电路 - Google Patents

Abstract

本公开的实施例提供一种振荡器电路，其包括：频率设置电路、第一和第二时钟信号产生电路、时钟同步电路、控制电路、以及输出电路。频率设置电路生成频率设置信号。第一和第二时钟信号产生电路分别生成第一和第二时钟信号。控制电路在第一频率选择信号处于有效电平时，经由第二节点输出频率设置信号，经由第六节点输出第一时钟信号，经由第七节点输出第二时钟信号；否则，经由第二节点输出第二同步控制信号，经由第六节点输出外部同步时钟信号，经由第七节点输出第一时钟信号。时钟同步电路生成第一和第二同步控制信号。输出电路输出第一或第二时钟信号。经由第七节点输入时钟同步电路的信号的频率等于经由第六节点输入时钟同步电路的信号的频率。

Description

振荡器电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及振荡器电路。

背景技术

振荡器电路被广泛地应用在各种集成电路中，以向集成电路提供时钟信号。在一些应用场景下，振荡器的频率需要在通过外部电阻设置的频率与外部同步时钟信号的频率之间切换。在这种情况下，振荡器中的锁相环需要重新建立。因此，振荡器的频率会出现一个突变，导致使用该振荡器的集成电路(例如，DC-DC变换器)的输出电压出现上冲或下冲，不利于振荡器外围的应用。

发明内容

本文中描述的实施例提供了一种振荡器电路。

根据本公开的第一方面，提供了一种振荡器电路。该振荡器电路包括：频率设置电路、第一时钟信号产生电路、第二时钟信号产生电路、时钟同步电路、控制电路、以及输出电路。频率设置电路被配置为：生成频率设置信号，并经由第一节点向控制电路提供频率设置信号。第一时钟信号产生电路被配置为：根据控制电路经由第二节点输出的信号来生成第一时钟信号，并经由第三节点向控制电路和输出电路提供第一时钟信号。第二时钟信号产生电路被配置为：根据时钟同步电路经由第四节点输出的第一同步控制信号生成第二时钟信号，并经由第五节点向控制电路和输出电路提供第二时钟信号。控制电路被配置为：在第一频率选择信号处于有效电平的情况下，经由第二节点输出频率设置信号，经由第六节点输出第一时钟信号，经由第七节点输出第二时钟信号；在第一频率选择信号处于无效电平的情况下，经由第二节点输出来自时钟同步电路的第二同步控制信号，经由第六节点输出外部同步时钟信号，经由第七节点输出第一时钟信号。时钟同步电路被配置为：根据经由第六节点输入的信号和经由第七节点输入的信号来生成第一同步控制信号和第二同步控制信号，经由第八节点输出第二同步控制信号。输出电路被配置为：在第一频率选择信号处于有效电平的情况下输出第二时钟信号；在第一频率选择信号处于无效电平的情况下输出第一时钟信号。其中，在第一同步控制信号或第二同步控制信号的控制下，经由第七节点输入时钟同步电路的信号的频率等于经由第六节点输入时钟同步电路的信号的频率。

在本公开的一些实施例中，频率设置电路包括：运放、第一电阻器、第二电阻器、第一晶体管、第二晶体管、以及第三晶体管。其中，运放的第一输入端耦接参考电压端。运放的第二输入端耦接第一电阻器的第一端。运放的输出端耦接第一晶体管的控制极。第一电阻器的第二端耦接第二电压端。第二电阻器的第一端耦接第一晶体管的第一极。第二电阻器的第二端耦接第一电阻器的第一端。第一晶体管的第二极耦接第二晶体管的控制极和第二极。第二晶体管的第一极耦接第一电压端。第三晶体管的控制极耦接第二晶体管的控制极。第三晶体管的第一极耦接第一电压端。第三晶体管的第二极耦接第一节点。

在本公开的一些实施例中，第一时钟信号产生电路包括：第一电容器、第一压控开关、以及第一电压比较器。其中，第一电容器的第一端耦接第二节点，第一电容器的第二端耦接第二电压端。第一压控开关的受控端耦接第一电压比较器的输出端。第一压控开关的第一端耦接第二节点。第一压控开关的第二端耦接第二电压端。第一电压比较器的第一输入端耦接第二节点。第一电压比较器的第二输入端耦接第三电压端。其中，第一电压比较器是滞回电压比较器。

在本公开的进一步的实施例中，第一电压比较器的第一输入端是同相输入端。第一电压比较器的第二输入端是反相输入端。

在本公开的一些实施例中，第一时钟信号产生电路包括：第一电容器、第一压控开关、第一电压比较器、以及第一单向延时电路。其中，第一电容器的第一端耦接第二节点。第一电容器的第二端耦接第二电压端。第一压控开关的受控端耦接第一单向延时电路的输出端。第一压控开关的第一端耦接第二节点。第一压控开关的第二端耦接第二电压端。第一电压比较器的第一输入端耦接第二节点。第一电压比较器的第二输入端耦接第三电压端。第一电压比较器的输出端耦接第一单向延时电路的输入端。

在本公开的进一步的实施例中，第一电压比较器的第一输入端是同相输入端。第一电压比较器的第二输入端是反相输入端。第一单向延时电路被配置为：在接收到高电平信号时，在预定时间内持续输出高电平信号。

在本公开的一些实施例中，第二时钟信号产生电路包括：第二电容器、第二压控开关、以及第二电压比较器。其中，第二电容器的第一端耦接第四节点。第二电容器的第二端耦接第二电压端。第二压控开关的受控端耦接第二电压比较器的输出端。第二压控开关的第一端耦接第四节点。第二压控开关的第二端耦接第二电压端。第二电压比较器的第一输入端耦接第四节点。第二电压比较器的第二输入端耦接第四电压端。其中，第二电压比较器是滞回电压比较器。

在本公开的进一步的实施例中，第二电压比较器的第一输入端是同相输入端。第二电压比较器的第二输入端是反相输入端。

在本公开的一些实施例中，第二时钟信号产生电路包括：第二电容器、第二压控开关、第二电压比较器、以及第二单向延时电路。其中，第二电容器的第一端耦接第四节点。第二电容器的第二端耦接第二电压端。第二压控开关的受控端耦接第二单向延时电路的输出端。第二压控开关的第一端耦接第四节点。第二压控开关的第二端耦接第二电压端。第二电压比较器的第一输入端耦接第四节点。第二电压比较器的第二输入端耦接第四电压端。第二电压比较器的输出端耦接第二单向延时电路的输入端。

在本公开的进一步的实施例中，第二电压比较器的第一输入端是同相输入端。第二电压比较器的第二输入端是反相输入端。第二单向延时电路被配置为：在接收到高电平信号时，在预定时间内持续输出高电平信号。

在本公开的一些实施例中，时钟同步电路包括：鉴频鉴相器、第三电阻器、以及第四晶体管至第七晶体管。其中，鉴频鉴相器的第一输入端耦接第六节点。鉴频鉴相器的第二输入端耦接第七节点。鉴频鉴相器的输出端耦接第四晶体管的控制极。第四晶体管的第一极耦接第三电阻器的第一端。第四晶体管的第二极耦接第五晶体管的控制极和第二极。第五晶体管的第一极耦接第一电压端。第六晶体管的控制极耦接第五晶体管的控制极。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接第八节点。第七晶体管的控制极耦接第五晶体管的控制极。第七晶体管的第一极耦接第一电压端。第七晶体管的第二极耦接第四节点。第三电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，控制电路包括：第三压控开关至第八压控开关。其中，第三压控开关的受控端被提供第一频率选择信号。第三压控开关的第一端耦接第一节点。第三压控开关的第二端耦接第二节点。第四压控开关的受控端被提供第一频率选择信号的反相信号。第四压控开关的第一端耦接第八节点。第四压控开关的第二端耦接第二节点。第五压控开关的受控端被提供第一频率选择信号。第五压控开关的第一端耦接第三节点。第五压控开关的第二端耦接第六节点。第六压控开关的受控端被提供第一频率选择信号的反相信号。第六压控开关的第一端被提供外部同步时钟信号。第六压控开关的第二端耦接第六节点。第七压控开关的受控端被提供第一频率选择信号。第七压控开关的第一端耦接第七节点。第七压控开关的第二端耦接第五节点。第八压控开关的受控端被提供第一频率选择信号的反相信号。第八压控开关的第一端耦接第七节点。第八压控开关的第二端耦接第三节点。

在本公开的一些实施例中，输出电路包括：第九压控开关和第十压控开关。其中，第九压控开关的受控端被提供第一频率选择信号的反相信号。第九压控开关的第一端耦接第三节点。第九压控开关的第二端耦接输出电路的输出端。第十压控开关的受控端被提供第一频率选择信号。第十压控开关的第一端耦接第五节点。第十压控开关的第二端耦接输出电路的输出端。

根据本公开的第二方面，提供了一种振荡器电路。该振荡器电路包括：运放、第一电阻器、第二电阻器、第三电阻器、鉴频鉴相器、第一晶体管至第七晶体管，第一电容器、第二电容器、第一压控开关至第十压控开关、第一电压比较器、第二电压比较器、第一单向延时电路、以及第二单向延时电路。其中，运放的第一输入端耦接参考电压端。运放的第二输入端耦接第一电阻器的第一端。运放的输出端耦接第一晶体管的控制极。第一电阻器的第二端耦接第二电压端。第二电阻器的第一端耦接第一晶体管的第一极。第二电阻器的第二端耦接第一电阻器的第一端。第一晶体管的第二极耦接第二晶体管的控制极和第二极。第二晶体管的第一极耦接第一电压端。第三晶体管的控制极耦接第二晶体管的控制极。第三晶体管的第一极耦接第一电压端，第三晶体管的第二极耦接第三压控开关的第一端。第三压控开关的受控端被提供第一频率选择信号。第三压控开关的第二端耦接第一电容器的第一端。第一电容器的第二端耦接第二电压端。第一压控开关的受控端耦接第一单向延时电路的输出端。第一压控开关的第一端耦接第一电容器的第一端。第一压控开关的第二端耦接第二电压端。第一电压比较器的第一输入端耦接第一电容器的第一端。第一电压比较器的第二输入端耦接第三电压端。第一电压比较器的输出端耦接第一单向延时电路的输入端。第二电容器的第一端耦接第七晶体管的第二极。第二电容器的第二端耦接第二电压端。第二压控开关的受控端耦接第二单向延时电路的输出端。第二压控开关的第一端耦接第二电容器的第一端。第二压控开关的第二端耦接第二电压端。第二电压比较器的第一输入端耦接第二电容器的第一端。第二电压比较器的第二输入端耦接第四电压端。第二电压比较器的输出端耦接第二单向延时电路的输入端。第四压控开关的受控端被提供第一频率选择信号的反相信号。第四压控开关的第一端耦接第六晶体管的第二极。第四压控开关的第二端耦接第三压控开关的第二端。第五压控开关的受控端被提供第一频率选择信号。第五压控开关的第一端耦接第一单向延时电路的输出端。第五压控开关的第二端耦接鉴频鉴相器的第一输入端。第六压控开关的受控端被提供第一频率选择信号的反相信号。第六压控开关的第一端被提供外部同步时钟信号。第六压控开关的第二端耦接鉴频鉴相器的第一输入端。第七压控开关的受控端被提供第一频率选择信号。第七压控开关的第一端耦接鉴频鉴相器的第二输入端。第七压控开关的第二端耦接第二单向延时电路的输出端。第八压控开关的受控端被提供第一频率选择信号的反相信号。第八压控开关的第一端耦接鉴频鉴相器的第二输入端。第八压控开关的第二端耦接第一单向延时电路的输出端。鉴频鉴相器的输出端耦接第四晶体管的控制极。第四晶体管的第一极耦接第三电阻器的第一端。第四晶体管的第二极耦接第五晶体管的控制极和第二极。第五晶体管的第一极耦接第一电压端。第六晶体管的控制极耦接第五晶体管的控制极。第六晶体管的第一极耦接第一电压端。第七晶体管的控制极耦接第五晶体管的控制极。第七晶体管的第一极耦接第一电压端。第三电阻器的第二端耦接第二电压端。第九压控开关的受控端被提供第一频率选择信号的反相信号。第九压控开关的第一端耦接第一单向延时电路的输出端。第九压控开关的第二端耦接振荡器电路的输出端。第十压控开关的受控端被提供第一频率选择信号。第十压控开关的第一端耦接第二单向延时电路的输出端。第十压控开关的第二端耦接振荡器电路的输出端。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是根据本公开的实施例的振荡器电路的示意性框图；

图2是根据本公开的实施例的振荡器电路的示例性电路图；

图3是根据本公开的实施例的振荡器电路的另一示例性电路图；以及

图4是用于图2或图3所示的振荡器电路的一些信号的时序图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出根据本公开的实施例的振荡器电路100的示意性框图。该振荡器电路100包括：频率设置电路110、第一时钟信号产生电路120、第二时钟信号产生电路130、时钟同步电路150、控制电路140、以及输出电路160。

频率设置电路110可经由第一节点N1耦接控制电路140的第一端p1。频率设置电路110可被配置为：生成频率设置信号，并经由第一节点N1向控制电路140的第一端提供频率设置信号。

第一时钟信号产生电路120可经由第二节点N2耦接控制电路140的第二端p2。第一时钟信号产生电路120可经由第三节点N3耦接控制电路140的第三端p3和输出电路160。第一时钟信号产生电路120可被配置为：根据控制电路140(从其第二端p2)经由第二节点N2输出的信号来生成第一时钟信号clk1，并经由第三节点N3向控制电路140的第三端p3和输出电路160提供第一时钟信号clk1。

第二时钟信号产生电路130可经由第四节点N4耦接时钟同步电路150的第三端P3。第二时钟信号产生电路130可经由第五节点N5耦接控制电路140的第四端p4和输出电路160。第二时钟信号产生电路130可被配置为：根据时钟同步电路150(从其第三端P3)经由第四节点N4输出的第一同步控制信号I1生成第二时钟信号clk2，并经由第五节点N5向控制电路140的第四端p4和输出电路160提供第二时钟信号clk2。

控制电路140的第一端p1可经由第一节点N1耦接频率设置电路110。控制电路140的第二端p2可经由第二节点N2耦接第一时钟信号产生电路120。控制电路140的第三端p3可经由第三节点N3耦接第一时钟信号产生电路120和输出电路160。控制电路140的第四端p4可经由第五节点N5耦接第二时钟信号产生电路130和输出电路160。控制电路140的第五端p5可经由第六节点N6耦接时钟同步电路150的第一端P1。控制电路140的第六端p6可经由第七节点N7耦接时钟同步电路150的第二端P2。控制电路140的第七端p7可经由第八节点N8耦接时钟同步电路150的第四端P4。控制电路140的第八端p8可耦接外部同步时钟信号端sync。控制电路140的第九端可耦接第一频率选择信号端cr。控制电路140的第十端可耦接第二频率选择信号端cs。来自第二频率选择信号端cs的第二频率选择信号cs可以是来自第一频率选择信号端cr的第一频率选择信号cr的反相信号。控制电路140可被配置为：在第一频率选择信号cr处于有效电平的情况下，经由第二节点N2输出频率设置信号，经由第六节点N6输出第一时钟信号clk1，经由第七节点N7输出第二时钟信号clk2。控制电路140还可被配置为：在第一频率选择信号cr处于无效电平的情况下，经由第二节点N2输出来自时钟同步电路150的第二同步控制信号I2，经由第六节点N6输出来自外部同步时钟信号端sync的外部同步时钟信号sync，经由第七节点N7输出第一时钟信号clk1。

时钟同步电路150的第一端P1可经由第六节点N6耦接控制电路140的第五端p5。时钟同步电路150的第二端P2可经由第七节点N7耦接控制电路140的第六端p6。时钟同步电路150的第三端P3可经由第四节点N4耦接第二时钟信号产生电路130。时钟同步电路150的第四端P4可经由第八节点N8耦接控制电路140的第七端p7。时钟同步电路150可被配置为：根据经由第六节点N6输入的信号和经由第七节点N7输入的信号来生成第一同步控制信号I1和第二同步控制信号I2，经由第八节点N8输出第二同步控制信号I2，以及经由第四节点N4输出第一同步控制信号I1。在本公开的一些实施例中，时钟同步电路150中设置有锁相环。

输出电路160可经由第三节点N3耦接第一时钟信号产生电路120和控制电路140的第三端p3。输出电路160可经由第五节点N5耦接第二时钟信号产生电路130和控制电路140的第四端p4。输出电路160可耦接第一频率选择信号端cr。输出电路160还可耦接第二频率选择信号端cs。输出电路160可被配置为：在第一频率选择信号cr处于有效电平的情况下输出第二时钟信号clk2，作为系统时钟信号Sclk。输出电路160还可被配置为：在第一频率选择信号cr处于无效电平的情况下输出第一时钟信号clk1，作为系统时钟信号Sclk。

在振荡器电路100中，在第一同步控制信号I1或第二同步控制信号I2的控制下，经由第七节点N7输入时钟同步电路150的信号的频率等于经由第六节点N6输入时钟同步电路150的信号的频率。

在振荡器电路100的频率从由外部同步时钟信号sync设置变成由频率设置电路110来设置的情况下，可使得第一频率选择信号cr处于有效电平，第二频率选择信号cs处于无效电平。频率设置电路110生成的频率设置信号在控制电路140的控制下被提供给第一时钟信号产生电路120。第一时钟信号产生电路120根据频率设置信号来生成第一时钟信号clk1。第一时钟信号clk1在控制电路140的控制下被提供给时钟同步电路150的第一端P1。第二时钟信号clk2在控制电路140的控制下被提供给时钟同步电路150的第二端P2。时钟同步电路150通过向第二时钟信号产生电路130提供第一同步控制信号I1来调节第二时钟信号clk2的频率以使得第二时钟信号clk2的频率等于第一时钟信号clk1的频率。在这种情况下，时钟同步电路150内部的锁相环处于激活状态。第二时钟信号clk2由输出电路160输出，以作为(例如，DC-DC变换器的)系统时钟信号Sclk。

在振荡器电路100的频率从由频率设置电路110来设置变成由外部同步时钟信号sync设置的情况下，可使得第一频率选择信号cr处于无效电平，第二频率选择信号cs处于有效电平。外部同步时钟信号sync在控制电路140的控制下被提供给时钟同步电路的第一端P1。第一时钟信号clk1在控制电路140的控制下被提供给时钟同步电路的第二端P2。来自时钟同步电路150的第二同步控制信号I2在控制电路140的控制下被提供给第一时钟信号产生电路120，用于调节第一时钟信号clk1的频率，以使得第一时钟信号clk1的频率等于外部同步时钟信号sync的频率。在这种情况下，时钟同步电路150内部的锁相环处于激活状态。第一时钟信号clk1由输出电路160输出，以作为(例如，DC-DC变换器的)系统时钟信号Sclk。

这样，在振荡器电路100的频率被切换的情况下，振荡器电路100内部的锁相环不需要重新建立，因此，振荡器电路100的频率切换是平滑的。

图2示出根据本公开的实施例的振荡器电路200的示例性电路图。在图2的示例中，频率设置电路210可包括：运放AMP、第一电阻器Rosc、第二电阻器R2、第一晶体管M1、第二晶体管M2、以及第三晶体管M3。其中，运放AMP的第一输入端耦接参考电压端Vref。运放AMP的第二输入端耦接第一电阻器Rosc的第一端。运放AMP的输出端耦接第一晶体管M1的控制极。第一电阻器Rosc的第二端耦接第二电压端V2。第二电阻器R2的第一端耦接第一晶体管M1的第一极。第二电阻器R2的第二端耦接第一电阻器Rosc的第一端。第一晶体管M1的第二极耦接第二晶体管M2的控制极和第二极。第二晶体管M2的第一极耦接第一电压端V1。第三晶体管M3的控制极耦接第二晶体管M2的控制极。第三晶体管M3的第一极耦接第一电压端V1。第三晶体管M3的第二极耦接第一节点N1。

由运放AMP的虚短虚断特性可知，第一电阻器Rosc的第一端的电压VA等于来自参考电压端Vref的参考电压Vref。因此，流过第一晶体管M1的电流为I_M1＝Vref/Rosc。其中，Rosc表示第一电阻器Rosc的电阻值。经过第二晶体管M2和第三晶体管M3构成的电流镜对电流I_M1的复制，频率设置电路210可经由第一节点N1输出电流I_M1。通过调整第一电阻器Rosc的电阻值可调整电流I_M1的大小。在本公开的一些实施例中，第一电阻器Rosc被设置在振荡器电路200的封装的外部，以便根据实际应用进行更换。

第一时钟信号产生电路220可包括：第一电容器C1、第一压控开关S1、以及第一电压比较器CMP1。其中，第一电容器C1的第一端耦接第二节点N2。第一电容器C1的第二端耦接第二电压端V2。第一压控开关S1的受控端耦接第一电压比较器CMP1的输出端。第一压控开关S1的第一端耦接第二节点N2。第一压控开关S1的第二端耦接第二电压端V2。第一电压比较器CMP1的第一输入端耦接第二节点N2。第一电压比较器CMP1的第二输入端耦接第三电压端V3。其中，第一电压比较器CMP1是滞回电压比较器。

经由第二节点N2输入的电流可对第一电容器C1进行充电。在第二节点N2的电压等于来自第三电压端V3的第三电压V3时，第一电压比较器CMP1输出的第一时钟信号clk1翻转为高电平，从而控制第一压控开关S1闭合。第一电容器C1开始放电。当第二节点N2的电压下降至(V3-ΔV)时，第一电压比较器CMP1输出的第一时钟信号clk1翻转为低电平。其中，ΔV表示滞回电压。经由第二节点N2输入的电流以及第一电容器C1的电容值可决定第一电压比较器CMP1输出的第一时钟信号clk1的频率。

第二时钟信号产生电路230可包括：第二电容器C2、第二压控开关S2、以及第二电压比较器CMP2。其中，第二电容器C2的第一端耦接第四节点N4。第二电容器C2的第二端耦接第二电压端V2。第二压控开关S2的受控端耦接第二电压比较器CMP2的输出端。第二压控开关S2的第一端耦接第四节点N4。第二压控开关S2的第二端耦接第二电压端V2。第二电压比较器CMP2的第一输入端耦接第四节点N4。第二电压比较器CMP2的第二输入端耦接第四电压端V4。其中，第二电压比较器CMP2是滞回电压比较器。

经由第四节点N4输入的电流可对第二电容器C2进行充电。在第四节点N4的电压等于来自第四电压端V4的第四电压V4时，第二电压比较器CMP2输出的第二时钟信号clk2翻转为高电平，从而控制第二压控开关S2闭合。第二电容器C2开始放电。当第四节点N4的电压下降至(V4-ΔV)时，第二电压比较器CMP2输出的第二时钟信号clk2翻转为低电平。其中，ΔV表示滞回电压。经由第四节点N4输入的电流以及第二电容器C2的电容值可决定第二电压比较器CMP2输出的第二时钟信号clk2的频率。

时钟同步电路250可包括：鉴频鉴相器251、第三电阻器R3、以及第四晶体管M4至第七晶体管M7。其中，鉴频鉴相器251、第三电阻器R3、以及第四晶体管M4可构成锁相环(PLL)。鉴频鉴相器251的第一输入端耦接第六节点N6。鉴频鉴相器251的第二输入端耦接第七节点N7。鉴频鉴相器251的输出端耦接第四晶体管M4的控制极。第四晶体管M4的第一极耦接第三电阻器R3的第一端。第四晶体管M4的第二极耦接第五晶体管M5的控制极和第二极。第五晶体管M5的第一极耦接第一电压端V1。第六晶体管M6的控制极耦接第五晶体管M5的控制极。第六晶体管M6的第一极耦接第一电压端V1。第六晶体管M6的第二极耦接第八节点N8。第七晶体管M7的控制极耦接第五晶体管M5的控制极。第七晶体管M7的第一极耦接第一电压端V1。第七晶体管M7的第二极耦接第四节点N4。

第三电阻器R3的第二端耦接第二电压端V2。

控制电路240可包括：第三压控开关S3至第八压控开关S8。其中，第三压控开关S3的受控端被提供第一频率选择信号cr。第三压控开关S3的第一端耦接第一节点N1。第三压控开关S3的第二端耦接第二节点N2。第四压控开关S4的受控端被提供第一频率选择信号cr的反相信号(第二频率选择信号cs)。第四压控开关S4的第一端耦接第八节点N8。第四压控开关S4的第二端耦接第二节点N2。第五压控开关S5的受控端被提供第一频率选择信号cr。第五压控开关S5的第一端耦接第三节点N3。第五压控开关S5的第二端耦接第六节点N6。第六压控开关S6的受控端被提供第一频率选择信号cr的反相信号(第二频率选择信号cs)。第六压控开关S6的第一端被提供外部同步时钟信号sync。第六压控开关S6的第二端耦接第六节点N6。第七压控开关S7的受控端被提供第一频率选择信号cr。第七压控开关S7的第一端耦接第七节点N7。第七压控开关S7的第二端耦接第五节点N5。第八压控开关S8的受控端被提供第一频率选择信号cr的反相信号(第二频率选择信号cs)。第八压控开关S8的第一端耦接第七节点N7。第八压控开关S8的第二端耦接第三节点N3。

输出电路260可包括：第九压控开关S9和第十压控开关S10。其中，第九压控开关S9的受控端被提供第一频率选择信号cr的反相信号(第二频率选择信号cs)。第九压控开关S9的第一端耦接第三节点N3。第九压控开关S9的第二端耦接输出电路260的输出端。第十压控开关S10的受控端被提供第一频率选择信号cr。第十压控开关S10的第一端耦接第五节点N5。第十压控开关S10的第二端耦接输出电路260的输出端。

在图2的示例中，从第一电压端V1输入高电压信号，第二电压端V2接地。从第三电压端V3输入的电压与从第四电压端V4输入的电压相等。第一电容器C1与第二电容器C2的电容值相等。运放AMP的第一输入端是同相输入端。运放AMP的第二输入端是反相输入端。第一电压比较器CMP1的第一输入端是同相输入端。第一电压比较器CMP1的第二输入端是反相输入端。第二电压比较器CMP2的第一输入端是同相输入端。第二电压比较器CMP2的第二输入端是反相输入端。第一晶体管M1和第四晶体管M4是NMOS晶体管。第二晶体管M2、第三晶体管M3、第五晶体管M5至第七晶体管M7是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图2所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图2所示的示例不同的设置。

本领域技术人员应理解，图2中的各个电路的内部结构是示例性的，还可以通过其他电路来实现。本公开的实施例不限制它们的具体实现方式。

图3示出根据本公开的实施例的振荡器电路300的示例性电路图。图3所示的振荡器电路300与图2所示的振荡器电路200的区别在第一时钟信号产生电路320和第二时钟信号产生电路330的内部结构。第一时钟信号产生电路320可包括：第一电容器C1、第一压控开关S1、第一电压比较器CMP1、以及第一单向延时电路321。其中，第一电容器C1的第一端耦接第二节点N2。第一电容器C1的第二端耦接第二电压端V2。第一压控开关S1的受控端耦接第一单向延时电路321的输出端。第一压控开关S1的第一端耦接第二节点N2。第一压控开关S1的第二端耦接第二电压端V2。第一电压比较器CMP1的第一输入端耦接第二节点N2。第一电压比较器CMP1的第二输入端耦接第三电压端V3。第一电压比较器CMP1的输出端耦接第一单向延时电路321的输入端。在本公开的一些实施例中，第一单向延时电路321可被配置为：在接收到高电平信号时，在预定时间内持续输出高电平信号。在本公开的一些实施例中，第一单向延时电路321是RC延时电路。

经由第二节点N2输入的电流可对第一电容器C1进行充电。在第二节点N2的电压等于来自第三电压端V3的第三电压V3时，第一电压比较器CMP1输出的信号翻转为高电平。在这种情况下，第一单向延时电路321在预定时间内持续输出高电平信号，从而控制第一压控开关S1闭合。第一电容器C1开始放电。由于第一单向延时电路321在预定时间内持续输出高电平信号，因此第一时钟信号clk1在经过该预定时间之后才翻转为低电平。经由第二节点N2输入的电流以及第一电容器C1的电容值可决定第一电压比较器CMP1输出的第一时钟信号clk1的频率。

第二时钟信号产生电路330可包括：第二电容器C2、第二压控开关S2、第二电压比较器CMP2、以及第二单向延时电路331。其中，第二电容器C2的第一端耦接第四节点N4。第二电容器C2的第二端耦接第二电压端V2。第二压控开关S2的受控端耦接第二单向延时电路331的输出端。第二压控开关S2的第一端耦接第四节点N4。第二压控开关S2的第二端耦接第二电压端V2。第二电压比较器CMP2的第一输入端耦接第四节点N4。第二电压比较器CMP2的第二输入端耦接第四电压端V4。第二电压比较器CMP2的输出端耦接第二单向延时电路331的输入端。在本公开的一些实施例中，第二单向延时电路331可被配置为：在接收到高电平信号时，在预定时间内持续输出高电平信号。在本公开的一些实施例中，第二单向延时电路331是RC延时电路。

经由第四节点N4输入的电流可对第二电容器C2进行充电。在第四节点N4的电压等于来自第四电压端V4的第四电压V4时，第二电压比较器CMP2输出的信号翻转为高电平。在这种情况下，第二单向延时电路331在预定时间内持续输出高电平信号，从而控制第二压控开关S2闭合。第二电容器C2开始放电。由于第二单向延时电路331在预定时间内持续输出高电平信号，因此第二时钟信号clk2在经过该预定时间之后才翻转为低电平。经由第四节点N4输入的电流以及第二电容器C2的电容值可决定第二电压比较器CMP2输出的第二时钟信号clk2的频率。

图4示出用于图2或图3所示的振荡器电路的一些信号的时序图。下面结合图2或图3的示例来说明根据本公开的实施例的振荡器的工作过程。

在图4的示例中，在T1时刻，振荡器电路100的频率从由第一电阻器Rosc来设置变成由外部同步时钟信号sync设置。此时，第一频率选择信号cr翻转为无效电平(低电平)，第二频率选择信号cs翻转为有效电平(高电平)。第四压控开关S4、第六压控开关S6和第八压控开关S8闭合。第三压控开关S3、第五压控开关S5和第七压控开关S7断开。外部同步时钟信号sync和第一时钟信号clk1被提供给鉴频鉴相器251。鉴频鉴相器251输出的电压Vctrl升高至第六电压V6。电压Vctrl可控制流过第四晶体管M4的电流If的大小。第五晶体管M5与第六晶体管M6构成电流镜。电流If被镜像成第二同步控制信号I2。第二同步控制信号I2被提供给第一电容器C1，用于调节第一时钟信号clk1的频率，以使得第一时钟信号clk1的频率等于外部同步时钟信号sync的频率。在这种情况下，时钟同步电路150内部的锁相环处于激活状态。第一时钟信号clk1经由第九压控开关S9输出，以作为(例如，DC-DC变换器的)系统时钟信号Sclk。系统时钟信号Sclk的频率Fsys平滑地上升至外部同步时钟信号sync的频率f_SYNC。

在T2时刻，振荡器电路100的频率从由外部同步时钟信号sync设置变成由第一电阻器Rosc来设置。此时，第一频率选择信号cr翻转为有效电平(高电平)，第二频率选择信号cs翻转为无效电平(低电平)。第四压控开关S4、第六压控开关S6和第八压控开关S8断开。第三压控开关S3、第五压控开关S5和第七压控开关S7闭合。第一时钟信号clk1和第二时钟信号clk2被提供给鉴频鉴相器251。鉴频鉴相器251输出的电压Vctrl下降至第五电压V5。电压Vctrl可控制流过第四晶体管M4的电流If的大小。第五晶体管M5与第七晶体管M7构成电流镜。电流If被镜像成第一同步控制信号I1。流过第一晶体管M1的电流I_M1被镜像给第一电容器C1，以设置第一时钟信号clk1的频率。第一同步控制信号I1被提供给第二电容器C2，用于调节第二时钟信号clk2的频率以使得第二时钟信号clk2的频率等于第一时钟信号clk1的频率。在这种情况下，时钟同步电路150内部的锁相环处于激活状态。第二时钟信号clk2经由第十压控开关S10输出，以作为(例如，DC-DC变换器的)系统时钟信号Sclk。系统时钟信号Sclk的频率Fsys平滑地下降至外部同步时钟信号sync的频率f_Rosc。

这样，在振荡器电路的频率在f_SYNC与f_Rosc之间切换时，振荡器电路内部的锁相环不需要重新建立，因此，振荡器电路的频率切换是平滑的。

综上所述，通过保持锁相环处于激活状态，根据本公开的实施例的振荡器电路能够平滑地切换频率以利于振荡器电路的外围电路的正常工作。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种振荡器电路，包括：频率设置电路、第一时钟信号产生电路、第二时钟信号产生电路、时钟同步电路、控制电路、以及输出电路，

所述频率设置电路被配置为：生成频率设置信号，并经由第一节点向所述控制电路提供所述频率设置信号；

所述第一时钟信号产生电路被配置为：根据所述控制电路经由第二节点输出的信号来生成第一时钟信号，并经由第三节点向所述控制电路和所述输出电路提供所述第一时钟信号；

所述第二时钟信号产生电路被配置为：根据所述时钟同步电路经由第四节点输出的第一同步控制信号生成第二时钟信号，并经由第五节点向所述控制电路和所述输出电路提供所述第二时钟信号；

所述控制电路被配置为：在第一频率选择信号处于有效电平的情况下，经由所述第二节点输出所述频率设置信号，经由第六节点输出所述第一时钟信号，经由第七节点输出所述第二时钟信号；否则，经由所述第二节点输出来自所述时钟同步电路的第二同步控制信号，经由所述第六节点输出外部同步时钟信号，经由所述第七节点输出所述第一时钟信号；

所述时钟同步电路被配置为：根据经由所述第六节点输入的信号和经由所述第七节点输入的信号来生成所述第一同步控制信号和所述第二同步控制信号，经由第八节点输出所述第二同步控制信号；

所述输出电路被配置为：在所述第一频率选择信号处于有效电平的情况下输出所述第二时钟信号；否则，输出所述第一时钟信号；

其中，在所述第一同步控制信号或所述第二同步控制信号的控制下，经由所述第七节点输入所述时钟同步电路的信号的频率等于经由所述第六节点输入所述时钟同步电路的信号的频率。

2.根据权利要求1所述的振荡器电路，其中，所述频率设置电路包括：运放、第一电阻器、第二电阻器、第一晶体管、第二晶体管、以及第三晶体管，

其中，所述运放的第一输入端耦接参考电压端，所述运放的第二输入端耦接所述第一电阻器的第一端，所述运放的输出端耦接所述第一晶体管的控制极；

所述第一电阻器的第二端耦接第二电压端；

所述第二电阻器的第一端耦接所述第一晶体管的第一极，所述第二电阻器的第二端耦接所述第一电阻器的所述第一端；

所述第一晶体管的第二极耦接所述第二晶体管的控制极和第二极；

所述第二晶体管的第一极耦接第一电压端；

所述第三晶体管的控制极耦接所述第二晶体管的所述控制极，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点。

3.根据权利要求1所述的振荡器电路，其中，所述第一时钟信号产生电路包括：第一电容器、第一压控开关、以及第一电压比较器，

其中，所述第一电容器的第一端耦接所述第二节点，所述第一电容器的第二端耦接所述第二电压端；

所述第一压控开关的受控端耦接所述第一电压比较器的输出端，所述第一压控开关的第一端耦接所述第二节点，所述第一压控开关的第二端耦接所述第二电压端；

所述第一电压比较器的第一输入端耦接所述第二节点，所述第一电压比较器的第二输入端耦接第三电压端；

其中，所述第一电压比较器是滞回电压比较器。

4.根据权利要求1所述的振荡器电路，其中，所述第一时钟信号产生电路包括：第一电容器、第一压控开关、第一电压比较器、以及第一单向延时电路，

其中，所述第一电容器的第一端耦接所述第二节点，所述第一电容器的第二端耦接所述第二电压端；

所述第一压控开关的受控端耦接所述第一单向延时电路的输出端，所述第一压控开关的第一端耦接所述第二节点，所述第一压控开关的第二端耦接所述第二电压端；

所述第一电压比较器的第一输入端耦接所述第二节点，所述第一电压比较器的第二输入端耦接第三电压端，所述第一电压比较器的输出端耦接所述第一单向延时电路的输入端。

5.根据权利要求1所述的振荡器电路，其中，所述第二时钟信号产生电路包括：第二电容器、第二压控开关、以及第二电压比较器，

其中，所述第二电容器的第一端耦接所述第四节点，所述第二电容器的第二端耦接所述第二电压端；

所述第二压控开关的受控端耦接所述第二电压比较器的输出端，所述第二压控开关的第一端耦接所述第四节点，所述第二压控开关的第二端耦接所述第二电压端；

所述第二电压比较器的第一输入端耦接所述第四节点，所述第二电压比较器的第二输入端耦接第四电压端；

其中，所述第二电压比较器是滞回电压比较器。

6.根据权利要求1所述的振荡器电路，其中，所述第二时钟信号产生电路包括：第二电容器、第二压控开关、第二电压比较器、以及第二单向延时电路，

其中，所述第二电容器的第一端耦接所述第四节点，所述第二电容器的第二端耦接所述第二电压端；

所述第二压控开关的受控端耦接所述第二单向延时电路的输出端，所述第二压控开关的第一端耦接所述第四节点，所述第二压控开关的第二端耦接所述第二电压端；

所述第二电压比较器的第一输入端耦接所述第四节点，所述第二电压比较器的第二输入端耦接第四电压端，所述第二电压比较器的输出端耦接所述第二单向延时电路的输入端。

7.根据权利要求1所述的振荡器电路，其中，所述时钟同步电路包括：鉴频鉴相器、第三电阻器、以及第四晶体管至第七晶体管，

其中，所述鉴频鉴相器的第一输入端耦接所述第六节点，所述鉴频鉴相器的第二输入端耦接所述第七节点，所述鉴频鉴相器的输出端耦接所述第四晶体管的控制极；

所述第四晶体管的第一极耦接所述第三电阻器的第一端，所述第四晶体管的第二极耦接第五晶体管的控制极和第二极；

所述第五晶体管的第一极耦接第一电压端；

第六晶体管的控制极耦接所述第五晶体管的所述控制极，所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述第八节点；

所述第七晶体管的控制极耦接所述第五晶体管的所述控制极，所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第四节点；

所述第三电阻器的第二端耦接第二电压端。

8.根据权利要求1所述的振荡器电路，其中，所述控制电路包括：第三压控开关至第八压控开关，

其中，所述第三压控开关的受控端被提供所述第一频率选择信号，所述第三压控开关的第一端耦接所述第一节点，所述第三压控开关的第二端耦接所述第二节点；

第四压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第四压控开关的第一端耦接所述第八节点，所述第四压控开关的第二端耦接所述第二节点；

第五压控开关的受控端被提供所述第一频率选择信号，所述第五压控开关的第一端耦接所述第三节点，所述第五压控开关的第二端耦接所述第六节点；

第六压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第六压控开关的第一端被提供所述外部同步时钟信号，所述第六压控开关的第二端耦接所述第六节点；

第七压控开关的受控端被提供所述第一频率选择信号，所述第七压控开关的第一端耦接所述第七节点，所述第七压控开关的第二端耦接所述第五节点；

所述第八压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第八压控开关的第一端耦接所述第七节点，所述第八压控开关的第二端耦接所述第三节点。

9.根据权利要求1所述的振荡器电路，其中，所述输出电路包括：第九压控开关和第十压控开关，

其中，所述第九压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第九压控开关的第一端耦接所述第三节点，所述第九压控开关的第二端耦接所述输出电路的输出端；

所述第十压控开关的受控端被提供所述第一频率选择信号，所述第十压控开关的第一端耦接所述第五节点，所述第十压控开关的第二端耦接所述输出电路的所述输出端。

10.一种振荡器电路，包括：运放、第一电阻器、第二电阻器、第三电阻器、鉴频鉴相器、第一晶体管至第七晶体管，第一电容器、第二电容器、第一压控开关至第十压控开关、第一电压比较器、第二电压比较器、第一单向延时电路、以及第二单向延时电路，

其中，所述运放的第一输入端耦接参考电压端，所述运放的第二输入端耦接所述第一电阻器的第一端，所述运放的输出端耦接所述第一晶体管的控制极；

所述第一电阻器的第二端耦接第二电压端；

所述第二电阻器的第一端耦接所述第一晶体管的第一极，所述第二电阻器的第二端耦接所述第一电阻器的所述第一端；

所述第一晶体管的第二极耦接第二晶体管的控制极和第二极；

所述第二晶体管的第一极耦接第一电压端；

第三晶体管的控制极耦接所述第二晶体管的所述控制极，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第三压控开关的第一端；

所述第三压控开关的受控端被提供第一频率选择信号，所述第三压控开关的第二端耦接所述第一电容器的第一端；

所述第一电容器的第二端耦接所述第二电压端；

所述第一压控开关的受控端耦接所述第一单向延时电路的输出端，所述第一压控开关的第一端耦接所述第一电容器的所述第一端，所述第一压控开关的第二端耦接所述第二电压端；

所述第一电压比较器的第一输入端耦接所述第一电容器的所述第一端，所述第一电压比较器的第二输入端耦接第三电压端，所述第一电压比较器的输出端耦接所述第一单向延时电路的输入端；

所述第二电容器的第一端耦接第七晶体管的第二极，所述第二电容器的第二端耦接所述第二电压端；

第二压控开关的受控端耦接所述第二单向延时电路的输出端，所述第二压控开关的第一端耦接所述第二电容器的所述第一端，所述第二压控开关的第二端耦接所述第二电压端；

所述第二电压比较器的第一输入端耦接所述第二电容器的所述第一端，所述第二电压比较器的第二输入端耦接第四电压端，所述第二电压比较器的输出端耦接所述第二单向延时电路的输入端；

第四压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第四压控开关的第一端耦接第六晶体管的第二极，所述第四压控开关的第二端耦接所述第三压控开关的所述第二端；

第五压控开关的受控端被提供所述第一频率选择信号，所述第五压控开关的第一端耦接所述第一单向延时电路的所述输出端，所述第五压控开关的第二端耦接所述鉴频鉴相器的第一输入端；

第六压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第六压控开关的第一端被提供外部同步时钟信号，所述第六压控开关的第二端耦接所述鉴频鉴相器的所述第一输入端；

第七压控开关的受控端被提供所述第一频率选择信号，所述第七压控开关的第一端耦接所述鉴频鉴相器的第二输入端，所述第七压控开关的第二端耦接所述第二单向延时电路的所述输出端；

所述第八压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第八压控开关的第一端耦接所述鉴频鉴相器的所述第二输入端，所述第八压控开关的第二端耦接所述第一单向延时电路的所述输出端；

所述鉴频鉴相器的输出端耦接第四晶体管的控制极；

所述第四晶体管的第一极耦接所述第三电阻器的第一端，所述第四晶体管的第二极耦接第五晶体管的控制极和第二极；

所述第五晶体管的第一极耦接所述第一电压端；

第六晶体管的控制极耦接所述第五晶体管的所述控制极，所述第六晶体管的第一极耦接所述第一电压端；

所述第七晶体管的控制极耦接所述第五晶体管的所述控制极，所述第七晶体管的第一极耦接所述第一电压端；

所述第三电阻器的第二端耦接所述第二电压端；

第九压控开关的受控端被提供所述第一频率选择信号的反相信号，所述第九压控开关的第一端耦接所述第一单向延时电路的所述输出端，所述第九压控开关的第二端耦接所述振荡器电路的输出端；

所述第十压控开关的受控端被提供所述第一频率选择信号，所述第十压控开关的第一端耦接所述第二单向延时电路的所述输出端，所述第十压控开关的第二端耦接所述振荡器电路的所述输出端。

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