KR101901051B1 - 집적된 디지털 로우 드롭-아웃 레귤레이터 - Google Patents

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Abstract

본 발명의 일 실시예로써, 집적된 디지털 로우 드롭-아웃 레귤레이터가 제공된다. 본 발명의 일 실시예에 따른 집적된 디지털 로우 드롭-아웃 레귤레이터는 레귤레이터에 대한 기준전압과 출력전압에 기초하여 코어스(coarse)와 파인(fine) 여부를 검출하기 위한 검출부, 이러한 검출부와 연결되고 레귤레이터에 연결된 부하에 따라 최소화된 과도 응답 시간(TTRAN)을 갖도록 동작될 수 있는 자체 발진 양방향 시프트 레지스터부를 포함하는 제어부 및 제어부와 연결된 복수개의 코어스 스위치들 및 복수개의 파인 스위치들을 포함하고, 제어부는 외부로부터의 클록 입력이 제거된 상태이고, 레귤레이터에는 외부 부하 커패시터가 제거되어 있을 수 있다.

Description

집적된 디지털 로우 드롭-아웃 레귤레이터{THE FULLY-INTEGRATED ASYNCHRONOUS DIGITAL LOW DROP-OUT REGULATOR}
본 발명은 집적된 디지털 로우 드롭-아웃 레귤레이터에 관한 것으로, 더욱 상세하게는 코어스(coarse)와 파인(fine) 검출부, 자체 발진 양방향 시프트 레지스터부를 포함하는 제어부 및 제어부와 연결된 복수개의 코어스 스위치들 및 복수개의 파인 스위치들이 포함된 집적된 디지털 로우 드롭-아웃 레귤레이터에 관한 것이다.
디지털 로우 드롭-아웃 구조를 갖는 레귤레이터에는 디지털 컨트롤러, 시프트 레지스터, 비교기 등이 포함될 수 있다. 다시 말해서, 기존 D-LDO 구조의 레귤레이터는 도 1에서와 같이, (i) 디지털 컨트롤러 및 PMOS 스위치 어레이 기반의 동기식 양방향 시프트 레지스터(S/R) 및 (ii) 클록화된 비교기 등으로 구성될 수 있다. 예를 들어, 대한민국 등록특허 제10-1551643호(2015.09.01) 등과 같은 형태로 구성될 수도 있다.
비교기는 출력 전압 VOUT과 기준 전압 VREF 간의 차이를 감지하는데 사용되고, S/R 동기 컨트롤러는 VOUT을 생성하기 위하여 기준 전압 VREF와 출력 전압 VOUT 간의 오차 차이를 줄임으로써 PMOS 스위치 어레이를 조정(tune up)할 수 있다.
이러한 기존의 설계는 높은 DC-정밀도를 달성 할 수는 있지만, 과도 응답 시간(TTRAN)이 매우 느리다는 문제점이 존재한다. 비교기가 거의 무한대의 대역폭을 갖기는 하지만, 단일 p-type 전원 MOSFET이 복수개의 소규모 전원 스위치들 어래이로 나뉘어 있기 때문에, S/R은 한 클록 사이클에서 오직 하나의 스위치만이 상태 변경이 가능하도록 허용할 수 있기 때문이다. 다시 말해서, 시프트 레지스터의 동작에 있어서 과도 응답 동안 병목 현상(bottleneck)이 발생될 수 있다.
이러한 종래의 아키텍처 하에서는 고속 변조를 달성하기 위해서, 클록 주파수를 직접 증가시키는 것이 구현 가능하고 가장 효과적인 방법 중 하나이다. 그럼에도 불구하고, 클록 주파수의 증가(high clock frequency)는 큰 전력 손실 및 전반적인 효율 저하라는 단점이 존재하게 된다. 게다가, SoC 환경에서 클록 입력을 변경하기 위해서 외부에서 클록 주파수가 적용되는 것과 같은, 복잡한 온칩(on-chip) 보상이 요구될 수 있다.
대한민국 등록특허 제10-1551643호, (2015.09.01)
전술한 외부 클록 입력의 한계, Ttran의 저하 및 Ttran과 기존 구조의 전류 효율 사이의 절충 문제를 고려할 때, 본 발명의 일 실시예로써 완전 통합형(fully-integrated), 고속 과도(fast-transient), 그리고 캐패시터가 제거된 D-LDO를 제공하고자 한다.
본 발명의 일 실시예로써, 집적된 디지털 로우 드롭-아웃 레귤레이터가 제공될 수 있다.
본 발명의 일 실시예에 따른 집적된 디지털 로우 드롭-아웃 레귤레이터는 레귤레이터에 대한 기준전압과 출력전압에 기초하여 코어스(coarse)와 파인(fine) 여부를 검출하기 위한 검출부, 이러한 검출부와 연결되고 레귤레이터에 연결된 부하에 따라 최소화된 과도 응답 시간(TTRAN)을 갖도록 동작될 수 있는 자체 발진 양방향 시프트 레지스터부를 포함하는 제어부 및 제어부와 연결된 복수개의 코어스 스위치들 및 복수개의 파인 스위치들을 포함하고, 제어부는 외부로부터의 클록 입력이 제거된 상태이고, 레귤레이터에는 외부 부하 커패시터가 제거되어 있을 수 있다.
또한, 검출부에는 로크 범위를 검출하기 위한 로크범위검출부 및 로크 동기화부(Lock Synching)가 포함되고, 로크 동기화부는 레귤레이터에 연결 가능한 부하에 따라 코어스에서 파인으로 또는 파인에서 코어스로의 전이가 가능하게 할 수 있다.
또한, 레귤레이터에는 비교부(Logic-Threshold-Triggered-Comparator, LTTC)가 더 포함되고, LTTC의 출력값에 따라 제어부의 자체 발진 양방향 시프트 레지스터들이 활성화되거나 비활성화될 수 있다.
제어부의 자체 발진 양방향 시프트 레지스터부에는 제 1 레지스터부 및 제 2 레지스터부가 포함되고, 제 1 레지스터부는 코어스(coarse) 64-비트 시프트 레지스터부이고, 제 2 레지스터부는 파인(fine) 32-비트 시프트 레지스터부이며, 각각의 레지스터부에는 시프트 레지스터로 연속된 클록을 생성하여 제공하기 위한 로직(logic)이 내장되어 있을 수 있다.
본 발명의 일 실시예에 따른 복수개의 코어스(coarse) 스위치들 및 복수개의 파인(fine) 스위치들은 PMOS 스위치일 수 있다.
본 발명의 일 실시예에 따른 자체 발진 양방향 시프트 레지스터는 다른 주파수 신시사이저(synthesizer)로부터 어떠한 외부 클록 입력도 필요로 하지 않고, 이러한 방식으로 요구된 클록 분배(clock-distribution) 네트워크를 갖는 추가적인 전기회로의 구성부분(circuitry)은 모바일 애플리케이션 프로세서에서 제거될 수 있다. 다시 말해서, 본 발명의 일 실시예에 따르면, 자체 발진 양방향(self-oscillating bi-directional) 시프트 레지스터 기반 컨트롤러는 종래 기술의 문제점인 외부 클록 입력 및 보상(compensation cost)의 필요성을 없애줄 수 있는 D-LDO 구조로 포함(embed)될 수 있다.
또한, 코어스(coarse)-파인(fine) 루프 탐지 기법은 고속 Ttran 또는 고 전류효율이 필요한지 여부에 관계없이, 부하 과도 상태에 따라 요구되는 루프 동작을 즉시 활성화하거나 비활성화할 수 있다.
또한, 코어스(coarse)-파인(fine) 루프 탐지는 부하 조절 성능을 향상시키고 부하 과도 상태 동안 전압 피크를 줄이는 동기-제어(synching-control)로 설계될 수 있다.
본 발명의 일 실시예에 따르면, 세분화된 스위치 어레이를 사용하는 파인(fine) 루프 제어는 D-LDO의 고유 리플을 대폭 줄일 수 있고, 외부 부하 커패시터가 필요 없으며 회로의 구조를 완벽하게 통합하게 할 수 있다.
본 발명의 일 실시예에 따른 코어스(coarse)-파인(fine) 루프 동작의 동적 탐지는 높은 전류 효율과 동시에 고속 Ttran을 통한 효과적인 부하 조절 달성에 도움이 될 수 있다.
또한, 코어스(coarse)-루프 방식으로 제어되는 세분화된 스위치 어레이는 모바일 애플리케이션 프로세서의 크고 드문(infrequent) 부하 전류를 획득(derive)해낼 수 있다.
도 1은 종래의 D-LDO 구조의 레귤레이터에 대한 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 집적된 디지털 로우 드롭-아웃 레귤레이터의 예시적인 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 파인-32 비트 자기 발진 양방향 시프트 레지스터의 예시적인 블록도이다.
도 3b는 본 발명의 일 실시예에 따른 파인-32 비트 자기 발진 양방향 시프트 레지스터의 동작 파형도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 코어스-파인 루프 스위칭을 이용하는 D-LDO의 획득 응답의 시뮬레이션 결과를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 코어스-파인 루프 스위칭을 이용하는 D-LDO의 완전 응답의 시뮬레이션 결과를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 23.45 ns의 최소 과도 응답 시간을 갖는 D-LDO의 부하 과도 응답의 시뮬레이션 결과를 나타낸다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, "그 중간에 다른 소자를 사이에 두고" 연결되어 있는 경우도 포함한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 집적된 디지털 로우 드롭-아웃 레귤레이터의 예시적인 블록도이고, 도 3a는 본 발명의 일 실시예에 따른 파인-32 비트 자기 발진 양방향 시프트 레지스터의 예시적인 블록도이며, 도 3b는 본 발명의 일 실시예에 따른 파인-32 비트 자기 발진 양방향 시프트 레지스터의 동작 파형도를 나타낸다. 또한, 도 4는 본 발명의 일 실시예에 따른 코어스-파인 루프 스위칭을 이용하는 D-LDO의 획득 응답의 시뮬레이션 결과, 도 5는 본 발명의 일 실시예에 따른 코어스-파인 루프 스위칭을 이용하는 D-LDO의 완전 응답의 시뮬레이션 결과, 그리고 도 6은 본 발명의 일 실시예에 따른 23.45 ns의 최소 과도 응답 시간을 갖는 D-LDO의 부하 과도 응답의 시뮬레이션 결과를 나타낸다.
본 발명의 일 실시예에 따른 집적된 디지털 로우 드롭-아웃 레귤레이터(1000)는 레귤레이터(1000)에 대한 기준전압과 출력전압에 기초하여 코어스(coarse)와 파인(fine) 여부를 검출하기 위한 검출부(100), 이러한 검출부(100)와 연결되고 레귤레이터에 연결된 부하에 따라 최소화된 과도 응답 시간(TTRAN)을 갖도록 동작될 수 있는 자체 발진 양방향 시프트 레지스터부를 포함하는 제어부(200) 및 제어부(200)와 연결된 복수개의 코어스 스위치(300)들 및 복수개의 파인 스위치(400)들을 포함하고, 제어부(200)는 외부로부터의 클록 입력이 제거된 상태이고, 레귤레이터(1000)에는 외부 부하 커패시터가 제거되어 있을 수 있다.
또한, 검출부(100)에는 로크 범위를 검출하기 위한 로크범위검출부(110) 및 로크 동기화부(Lock Synching)(120)가 포함되고, 로크 동기화부(120)는 레귤레이터(1000)에 연결 가능한 부하에 따라 코어스에서 파인으로 또는 파인에서 코어스로의 전이가 가능하게 할 수 있다.
또한, 레귤레이터(1000)에는 비교부(Logic-Threshold-Triggered-Comparator, LTTC)(500)가 더 포함되고, LTTC(500)의 출력값에 따라 제어부(200)의 자체 발진 양방향 시프트 레지스터들이 활성화되거나 비활성화될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따르면 레귤레이터(1000)(예컨대, D-LDO)에는 LTTC(logic-threshold-triggered-comparator), 코어스(coarse)/파인(fine) 검출기 및 자체 발진 양방향 시프트 레지스터가 포함될 수 있다. 자체 발진 양방향 시프트 레지스터는 64-bit 코어스(coarse)-스위치들을 갖는 코어스(coarse) (64-bit) 개별 루프들(separate loops)과 32-bit 파인(fine)-스위치들을 갖는 파인(fine) (32-bit) 개별 루프들에 내장되어 있을 수 있다.
모든 시프트 레지스터들을 재설정하여 전원 스위치들을 끈(turn-off) 후, LTTC 출력이 낮을 때(예컨대, VOUT < VREF)(DN), 전원 스위치들을 켜기(turn-on) 위하여 시프트 레지스터들은 우향 이동(shift right)될 수 있다. 코어스(coarse)/파인(fine) 검출은 동시에 한 쌍의 LTTC(500)를 사용하여 동일한 작업을 수행하고 코어스(coarse) 64-비트 시프트 레지스터들을 활성화하여 목표 VOUT에 빠르게 도달하게 할 수 있다. VOUT 레벨이 로크 디텍터(lock detector) 범위에 이르게 되면, 로크(lock) 신호는 고 전이(high transition)을 생성해내고, 코어스(coarse) 64-비트 시프트 레지스터들이 비활성화되는 동안 파인(fine) 32-비트 시프트 레지스터들을 활성화시킬 수 있다. 로크 동기화(lock-synching)부는 코어스(coarse)에서 파인(fine)으로, 파인(fine)에서 코어스(coarse)로의 부드러운 전이(soft transitions)를 보장하며 부하 조정성을 향상시킬 수 있다.
반대로, LTTC 출력이 높을 때(VOUT > VREF)(UP), 시프트 레지스터는 켜져 있는 스위치들의 개수를 줄이기 위해 동일한 방식으로 좌향 이동될 수 있다. 출력 전압(VOUT)이 언더/오버슛을 견디는(bear) 경우, 임의의 부하 천이(transient)에 반응하여, 코어스(coarse) 64-bit 시프트 레지스터들은 활성화되고, 16배 더 큰 전원 스위치들을 갖는 VOUT 레벨은 고속 Ttran 으로 달성되고, 정상 상태 리플들을 감소시키고 훨씬 양호한 전류 효율을 달성하기 위하여 루프는 파인(fine) 32-bit 시프트 레지스터들로 전환(hand-over)될 수 있다.
제어부(200)의 자체 발진 양방향 시프트 레지스터부에는 제 1 레지스터부(210) 및 제 2 레지스터부(220)가 포함되고, 제 1 레지스터부(210)는 코어스(coarse) 64-비트 시프트 레지스터부이고, 제 2 레지스터부(220)는 파인(fine) 32-비트 시프트 레지스터부이며, 각각의 레지스터부(210, 220)에는 시프트 레지스터로 연속된 클록을 생성하여 제공하기 위한 로직(logic)이 내장되어 있을 수 있다.
본 발명의 일 실시예에 따른 복수개의 코어스 스위치(300)들 및 복수개의 파인 스위치(400)들은 PMOS 스위치일 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 파인(fine) 32-bit 자기 발진 양방향 시프트 레지스터부의 블록도 및 그 동작 파형을 나타낸다. 코어스(coarse) 64-Bit는 bit 수를 제외하고는 동일하다.
도 3a를 참조하면, 32-Bit 시프트 레지스터들의 제 1(예컨대, 1st) 및 최후의 제 31(예컨대, 31st) 단(stage)의 블록들은 비동기화된 클록을 갖는 단을 동기화시키기 위하여 내장된 로직으로 변형(modify)되어 표현될 수 있다. 다시 말해서, 시프트 레지스터 32 비트의 처음과 마지막 단계에는 연속 시프팅 프로세스를 만드는 시프트 프로세스를 계속하기 위한 로직이 미리 구성되어 내장되어 있을 수 있다. 도 3b에 도시된 바와 같이, RESET의 하강 에지에서 로직 스테이지 32-비트가 로직 생성을 시작하고, 에지 검출기가 LOGIC_OUT의 듀얼 에지를 감지하며, UP_DN 입력에 따라 우향/좌향 이동 동작을 위한 시프트 레지스터 단으로 공급되는 연속 클록을 생성할 수 있다.
본 발명의 일 실시예에 따른 시뮬레이션 결과는 다음과 같다.
본 발명의 일 실시예에 따른 D-LDO는 다음의 동작 성능을 나타내도록 동작될 수 있다. 예를 들어, D-LDO는 VDD = 1.2V 및 VREF = VTARGET = 1.16V에서, D-LDO의 전력-효율을 차례로 향상시키는 최소한의 드롭-아웃(drop-out) 특성들을 획득하기 위하여 D-LDO는 도 4와 같이 동작될 수 있다.
도 4는 RESET 신호가 인가된 이후 D-LDO의 획득 응답(acquisition response)을 나타낸다. 자기 발진 양방향 시프트 레지스터들은 이동(shifting) 프로세스를 수행하기 위하여 발진하기 시작한다. 획득-시간(acquisition-time) 동안에 로크 신호는 여전히 낮고, 루프(loop)는 64-bit 코어스(coarse)-루프에 의하여 제어된다. VTARGET = 1.16V 획득 이후 동안에 로크 신호는 높아지고 이에 따라 D-LDO의 정상상태(steady-state) 동안 32-bit 파인(fine)-루프가 활성화된다.
로크 및 VTARGET 신호들을 갖는 두 가지의 루프들(예컨대, 64-bit 코어스(coarse)-루프 및 32-bit 파인(fine)-루프)의 자생(self-generated) 클록은 도 4와 같이 나타날 수 있다. 부하 전류 변이(load-current variations)를 갖는 D-LDO의 완전 응답(complete response)은 도 5와 같이 나타날 수 있다.
부하단이 연결되는 경우, 로크 신호는 낮아지고 이에 따라 빠른 TTRAN 을 달성하기 위하여 코어스-루프가 활성화되며, VTARGET 레벨에 도달할 때 루프는 로크 신호의 고 상태(high state)를 갖는 파인-루프 제어 동작으로 다시 전환(switch)된다. 두 가지 루프들의 동적 및 소프트-전환은 감소된 정상-상태 리플들을 갖는 빠른 TTRAN 및 최대의 전류 효율을 동시에 달성하는데 도움이 될 수 있다.
TTRAN 시간을 갖는 37mA의 부하 전류 단계는 도 6과 같이 나타날 수 있다.
본 발명의 일 실시예에 따른 D-LDO는 약 33mA의 부하 전류 단계에서 23.45 나노초(ns)의 최소화된 TTRAN 을 달성할 수 있다. 또한, 본 발명의 일 실시예에 따른 D-LDO는 0.007mV/mA 효율적인 부하-레귤레이션을 달성할 수 있다.
본 발명의 일 실시예에 따른 D-LDO은 모바일 애플리케이션 프로세서(AP)의 전원 관리 유닛(PMU)으로 활용할 수 있다. 이러한 D-LDO는 임의의 외부 부하 캐패시터를 필요로 하지 않으며 빠른 Ttran, 효율적인 부하 조정 및 고 전류 구동 특성 등을 통해 온-칩 레귤레이터로 사용하기에 적합할 수 있다.
또한, D-LDO의 소규모의 활성 영역은 모바일 애플리케이션 프로세서의 PMU이 다중 온-칩 레귤레이터들을 필요로 하는 동작 환경에 적합할 수 있다.
또한, 외부 클록 입력이 필요 없기 때문에 PMU 내부의 온-칩 레귤레이터들을 위한 추가적인 클록 분배 네트워크가 필요치 않다는 점에서 활용성이 높다.
본 발명의 일 실시예에 따른 동작 방법과 관련하여서는 전술한 장치(예컨대, 집적된 디지털 로우 드롭-아웃 레귤레이터)에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 장치에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
본 발명의 일 실시예는 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 검출부
110: 로크범위검출부
120: 로크 동기화부
200: 제어부
210: 제 1 레지스터부
220: 제 2 레지스터부
300: 코어스 스위치
400: 파인 스위치
500: 비교부(LTTC)
1000: 집적된 디지털 로우 드롭-아웃 레귤레이터

Claims (5)

  1. 집적된 디지털 로우 드롭-아웃 레귤레이터로서,
    상기 레귤레이터에 대한 기준전압과 출력전압에 기초하여 코어스(coarse)와 파인(fine) 여부를 검출하기 위한 검출부;
    상기 검출부와 연결되고, 상기 레귤레이터에 연결된 부하에 따라 최소화된 과도 응답 시간(TTRAN)을 갖도록 동작될 수 있는 자체 발진 양방향 시프트 레지스터부를 포함하는 제어부; 및
    상기 제어부와 연결된 복수개의 코어스 스위치들 및 복수개의 파인 스위치들을 포함하고,
    상기 검출부에는 로크 범위를 검출하기 위한 로크범위검출부; 및 로크동기화부가 포함되고, 상기 로크 동기화부는 상기 레귤레이터에 연결가능한 부하에 따라 코어스에서 파인으로 또는 파인으로 코어스로의 전이가 가능하게 하며,
    상기 제어부는 외부로부터의 클록 입력이 제거된 상태이고,
    상기 레귤레이터에는 외부 부하 커패시터가 제거된 것을 특징으로 하는 집적된 디지털 로우 드롭-아웃 레귤레이터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 레귤레이터에는 비교부(Logic-Threshold-Triggered-Comparator, LTTC)가 더 포함되고,
    상기 LTTC의 출력값에 따라 상기 제어부의 자체 발진 양방향 시프트 레지스터들이 활성화되거나 비활성화되는 것을 특징으로 하는 집적된 디지털 로우 드롭-아웃 레귤레이터.
  4. 제 1 항에 있어서,
    상기 제어부의 자체 발진 양방향 시프트 레지스터부에는 제 1 레지스터부 및 제 2 레지스터부가 포함되고,
    상기 제 1 레지스터부는 코어스(coarse) 64-비트 시프트 레지스터부이고,
    상기 제 2 레지스터부는 파인(fine) 32-비트 시프트 레지스터부이며,
    각각의 레지스터부에는 시프트 레지스터로 연속된 클록을 생성하여 제공하기 위한 로직(logic)이 내장된 것을 특징으로 하는 집적된 디지털 로우 드롭-아웃 레귤레이터.
  5. 제 1 항에 있어서,
    상기 복수개의 코어스(coarse) 스위치들 및 복수개의 파인(fine) 스위치들은 PMOS 스위치인 것을 특징으로 하는 집적된 디지털 로우 드롭-아웃 레귤레이터.
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