JP3830656B2 - 電源電圧調整回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置用電源電圧調整回路及びその一部又は全部を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路の設計では、製造プロセスのばらつきにより回路の動作速度が最も遅くなった場合でも正常動作するように、電源電圧を設定している。このため、設定された電源電圧は、半導体チップを正常動作させるのに必要な最低の電源電圧に比べて高く、無駄な電力を消費していることになる。
【０００３】
この問題を解決するために、特開平３−１６４２２号公報では、図２０に示す構成を備えて、半導体チップ１０に対する電圧変換回路２０の出力電圧ＶＤＤＩを制御回路３０で調整している。すなわち、半導体チップ１０内の本来の部分である半導体集積回路１１とは独立に、半導体チップ１０内に、電源電圧調整の目的のみに用いられる基準回路１２及び遅延量検出回路１３を備え、基準回路１２内での信号伝播遅延時間を遅延量検出回路１３で検出し、その検出量に応じ制御回路３０により、電圧変換回路２０を介し電源電圧ＶＤＤＩを調整している。
【０００４】
しかし、半導体集積回路１１とは独立に基準回路１２を備えているので、チップ内部での特性のばらつきにより、半導体集積回路１１内での信号伝播遅延に応じた電源電圧を必ずしも適正に設定することができるとは限らない。
そこで、特開平４−１６０５１９号公報では、図２１に示す如く、本来の半導体集積回路１１Ａ内の一部である遅延部１４、例えばクリティカルパスの信号伝播遅延時間を、遅延量検出回路１３により直接検出している。
【０００５】
【発明が解決しようとする課題】
しかし、検出された遅延時間がアナログ量であり、極めて短い検出遅延時間、例えば、１００ｐｓを精度よく取り扱う必要があるので、制御回路３０Ａに高精度のＡ／Ｄ変換回路を備えてデジタル値に変換した後に、制御内容を決定する必要があり、制御回路３０Ａの構成が複雑になる。
【０００６】
また、遅延部１４の後段に接続されたフリップフロップのセットアップタイムのばらつきが考慮されておらず、セットアップタイムの最大値を推定して電源電圧を調整しなければならない。
さらに、半導体チップ１０Ａの動作クロック周波数が切換可能である場合には、制御回路３０Ａにおいて周波数情報が必要であり、遅延量検出回路１３の出力だけでは電源電圧ＶＤＤＩを調整することができない。
【０００７】
本発明の目的は、このような問題点に鑑み、より簡単な構成の電源電圧調整回路及び半導体装置を提供することにある。本発明の他の目的は、正常動作を保障すると共に低消費電力化を図るためのより適正な電源電圧に調整することが可能な電源電圧調整回路及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、例えば図１に示す如く、半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備ており、
供給された所定値が該第１フリップフロップに保持されてから次のクロックパルスで該第２フリップフロップに保持された値に基づいて該電源電圧を調整する。
【０００９】
この順序回路は、電源電圧調整のみを目的とした回路ではなく、半導体集積回路の機能を実現するための本来の回路の一部であり、例えばクリティカルパスである。
この電源電圧調整回路によれば、該順序回路が正常動作するかどうかで電源電圧を調整するので、第２フリップフロップのセットアップ時間、調整時のチップ温度、回路素子の動作特性の経年変化等を総合的に考慮して、半導体集積回路が正常動作するように電源電圧をできるだけ低い値に設定することができ、半導体集積回路の低消費電力化を図ることができるという効果を奏する。
【００１０】
また、供給された所定値が該第１フリップフロップに保持されてから次のクロックパルスで該第２フリップフロップに保持された値に基づいて該電源電圧を調整するので、極めて短いアナログ遅延時間、例えば１００ｐｓを精度よく取り扱う必要がある従来例よりもその構成が簡単になるという効果を奏する。
本発明の第２態様の電源電圧調整回路では、例えば図１に示す如く、第１態様において、上記所定値を生成し、上記次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該有効信号がアクティブの時に上記第２フリップフロップの出力値に基づいて該電源電圧を調整する制御回路とを有する。
【００１１】
本発明の第３態様の電源電圧調整回路では、第１態様において、例えば図７に示す如く、
上記所定値を生成し、上記次のクロックパルスに対応した期待値を生成し、有効信号を生成する調整信号生成回路と、
上記クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該有効信号がアクティブの時に該比較回路の出力値に基づいて上記電源電圧を調整する制御回路とを有する。
【００１２】
本発明の第４態様の電源電圧調整回路では、第１乃至第３態様のいずれか１つにおいて、例えば図１及び図６に示す如く、上記制御回路は、調整完了信号を出力し、
上記調整信号生成回路は、調整開始信号に応答して動作を開始し、該調整完了信号に応答して動作を完了する。
本発明の第５態様の電源電圧調整回路では、第４態様において、例えば図５に示す如く、上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値である場合には上記電源電圧をステップダウンし、期待した値でなくなった場合には上記電源電圧をステップアップして上記調整完了信号を生成する。
【００１３】
本発明の第６態様の電源電圧調整回路では、第４態様において、例えば図９に示す如く、上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値でない場合には上記電源電圧をステップアップし、期待した値になった場合には上記調整完了信号を生成する。
本発明の第７態様の電源電圧調整回路では、第２乃至第６態様のいずれか１つにおいて、例えば図１０に示す如く、上記制御回路は、上記第１フリップフロップに上記所定値が保持されその出力が取り出されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の間の一部又は全部の期間における上記電源電圧を、その前後の該電源電圧よりも低くさせる。
【００１４】
この電源電圧調整回路によれば、電源電圧が比較的低くて第２フリップフロップに保持されるデータが正常でない場合にも、該期間の前後において正常動作することが保障され、これにより、電源電圧調整の信頼性が向上するという効果を奏する。
本発明の第８態様の電源電圧調整回路では、第２乃至第６態様のいずれか１つにおいて、例えば図１１に示す如く、
上記クロックは、その周波数が可変のクロック生成回路で生成され、
上記調整信号生成回路は、上記第１フリップフロップに上記所定値が保持されその出力が取り出されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の間の一部又は全部における該クロックの周期が、その前後の該クロックの周期よりも短くなるように該クロック生成回路を制御する。
【００１５】
この電源電圧調整回路によれば、クロック周期に対する遅延部での信号伝播遅延時間の割合が大きくなるので、上記第７態様と実質的に同じ効果が得られる。
本発明の第９態様の電源電圧調整回路では、例えば図１２に示す如く、第２乃至第６態様のいずれか１つにおいて、上記クロックを遅延させる遅延素子と、
該クロックと該遅延素子を通ったクロックとの一方を選択して上記第１フリップフロップのクロック入力端に供給する選択回路とをさらに有し、
上記調整信号生成回路は、該選択回路に対し、少なくとも、上記第１フリップフロップに上記所定値が保持されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の期間の一部において、該遅延素子を通ったクロックを選択させ、該期間以外において該遅延素子を通らないクロックを選択させる。
【００１６】
この電源電圧調整回路によっても、上記第７態様と実質的に同じ効果が得られる。
本発明の第１０態様の電源電圧調整回路では、第１乃至第９態様のいずれか１つにおいて、上記第１フリップフロップから上記第２フリップフロップまでの信号伝播経路が上記半導体集積回路のクリティカルパスである。
【００１７】
本発明の第１１態様の電源電圧調整回路では、第２乃至第１０態様のいずれか１つにおいて、例えば図１４に示す如く、上記半導体集積回路が形成されている半導体チップの温度に対応した量を検出する温度検出回路をさらに有し、
上記制御回路は、該量の変化に基づいて上記電源電圧を調整する。
半導体集積回路は、温度が上昇すると動作速度が低下するので、電源電圧調整後、次に電源電圧調整を行うまでの期間に、温度変動範囲内で正常動作するようにマージンを見込んで電源電圧を調整しておく必要がある。このマージンは狭い方が低消費電力化のために好ましい。この第１１態様の電源電圧調整回路によれば、これが達成されるという効果を奏する。
【００１８】
本発明の第１２態様の電源電圧調整回路では、第１１態様において、例えば図１５に示す如く、上記温度検出回路は、
遅延素子が複数段接続された遅延回路と、
該遅延回路に供給するデータを変化させてから所定期間経過後に、変化した該データが該遅延素子を通過する段数に対応した量を検出する検出回路とを有する。
【００１９】
この電源電圧調整回路によれば、信号伝播遅延量の変化を、温度変化に対応した量として検出することができるので、信号伝播遅延と関係して電源電圧を調整する上で好ましい。
本発明の第１３態様の電源電圧調整回路では、例えば図１５に示す如く、第１２態様において、上記温度検出回路はさらに、
検出された上記段数に対応した量を記憶する記憶回路と、
該記憶回路の出力値に対する上記検出回路の出力値の変化量を検出する変化量検出回路とを有する。
【００２０】
この記憶回路及び変化量検出回路を用いる替わりに、例えばマイクロコンピュータの機能を用いることもできるが、これらの回路は比較的簡単である。
本発明の第１４態様の電源電圧調整回路では、第１２又は１３態様において、例えば図１６に示す如く、上記温度検出回路は、上記遅延素子に接続された可変容量負荷素子をさらに有する。
【００２１】
この電源電圧調整回路によれば、可変容量負荷素子の容量を変えることにより、同じ温度検出回路を用いて広範囲のクロック周期に対応することができる。
また、可変容量負荷素子の容量負荷が大きくなるほど温度検出感度が低くなるので、この感度を適当に調整するために可変容量負荷素子の容量を変えるようにすることもできる。
【００２２】
本発明の第１５態様の半導体装置では、第１乃至第１４態様のいずれか１つに記載の電源電圧調整回路の一部又は全部を有する。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の電源電圧調整回路を示す。
半導体集積回路１１Ｂには、電源電圧ＶＤＤを電圧変換回路２０Ａで電圧ＶＤＤＩに変換したものが供給される。例えばＶＤＤは３．０Ｖであり、ＶＤＤＩは２．０Ｖである。この電源電圧ＶＤＤＩは、低消費電力化のため以下に述べるように、半導体集積回路１１Ｂの製造プロセスのばらつきによる回路特性の変動に応じて、より低い電圧で正常動作するように、制御回路３０Ｂで調整される。
【００２５】
半導体集積回路１１Ｂは、その機能を実現するための本来の回路の一部として、順序回路１５を備えている。順序回路１５は、Ｄフリップフロップ１５１のデータ出力端が遅延部１５２を介してＤフリップフロップ１５３のデータ入力端に接続されている。Ｄフリップフロップ１５１及び１５３のクロック入力端にはクロックＣＬＫが供給される。遅延部１５２は、組み合わせ回路又は比較的長い配線である。Ｄフリップフロップ１５３のデータ入力端には、Ｄフリップフロップ１５１から出力された信号ＰＩに対応した信号ＰＯが伝播される。
【００２６】
Ｄフリップフロップ１５１のデータ入力端には、通常動作の場合には不図示の回路から（直接又は例えば不図示のオアゲートを介して）、電源電圧ＶＤＤＩの調整時には調整信号生成回路１６から（直接又は例えば該オアゲートを介して）、入力データＤＩＮが供給される。Ｄフリップフロップ１５３のデータ出力端からのデータＤＯＵＴは、不図示の回路及び制御回路３０Ｂに供給される。
【００２７】
順序回路１５は、好ましくは、Ｄフリップフロップ１５１のデータ出力端からＤフリップフロップ１５３のデータ入力端までがクリティカルパスであるものを選定する。クリティカルパスは、例えば電源電圧ＶＤＤＩを下げていって最初にＤフリップフロップ１５３でセットアップエラーが生ずる遅延部１５２である。調整信号生成回路１６には、順序回路１５の通常使用時以外の時間帯にスタート信号ＳＴＡＲＴが供給される。この時間帯は例えば、電源投入直後又はシステムリセット直後の期間、或いは半導体集積回路１１Ｂを含む半導体装置に対するチップセレクト信号が非活性のときの期間等である。
【００２８】
調整信号生成回路１６は、このスタート信号ＳＴＡＲＴのパルスに応答して、クロックＣＬＫに対し所定位相の入力データＤＩＮを生成し、Ｄフリップフロップ１５１のデータ入力端に供給する。入力データＤＩＮは、クロックＣＬＫのタイミングでまずＤフリップフロップ１５１に保持される。正常動作の場合には、次のクロックＣＬＫのパルスで、信号ＰＩに対応した信号ＰＯがＤフリップフロップ１５３に保持されると共に、このクロックのサイクルでアクティブになる有効信号ＥＦＣが調整信号生成回路１６で生成されて制御回路３０Ｂへ供給される。
【００２９】
例えば、入力データＤＩＮの論理値が‘１’で、信号ＰＩに対応した信号ＰＯの論理値が信号ＰＩのそれに等しい場合には、上記「次のクロックＣＬＫのパルス」で、出力データＤＯＵＴが‘１’になる。
制御回路３０Ｂは、有効信号ＥＦＣがアクティブの期間に、出力データＤＯＵＴが‘１’（正常動作）であれば、電圧変換回路２０Ａに対し電源電圧ＶＤＤＩをステップダウンさせるための電圧制御信号ＣＴＬを供給し、出力データＤＯＵＴが‘０’（セットアップエラー）であれば、電圧変換回路２０Ａに対し電源電圧ＶＤＤＩをステップアップするための電圧制御信号ＣＴＬを供給して、信号伝播速度を上げる。制御回路３０Ｂは、順序回路１５が正常動作しかつ電源電圧ＶＤＤＩが低い状態で、エンド信号ＥＮＤをアクティブにして調整信号生成回路１６に供給する。これにより、調整信号生成回路１６及び制御回路３０Ｂでの動作が完了する。
【００３０】
図５は、この電圧制御を比較的高い電圧、例えば２．５Ｖから開始する場合を示している。電源電圧ＶＤＤＩの調整動作が繰り返され、有効信号ＥＦＣがアクティブのときに出力データＤＯＵＴが‘０’になれば、電源電圧ＶＤＤＩが所定値だけステップアップされて電圧調整処理が終了する。
最後のステップアップの幅は、温度変動等に対するマージンを考慮して決定される。
【００３１】
このように、順序回路１５が正常動作するかどうかで電源電圧ＶＤＤＩをステップアップ又はステップダウンして調整するので、Ｄフリップフロップ１５３のセットアップ時間、調整時のチップ温度、回路素子の動作特性の経年変化等を総合的に考慮して、半導体集積回路１１Ｂが正常動作するように電源電圧ＶＤＤＩをできるだけ低い値に設定することができ、半導体集積回路１１Ｂの低消費電力化を図ることができる。
【００３２】
また、高速／低速動作モードでクロックＣＬＫの周波数が切り換えられる場合にも、周波数情報を用いることなく電源電圧ＶＤＤＩを適正に調整することができる。
次に、図２及び図６を参照して、調整信号生成回路１６の構成例を説明する。調整信号生成回路１６は、ＲＳフリップフロップ１６１と信号生成回路１６２とを備えている。スタート信号ＳＴＡＲＴの立ち上がりでＲＳフリップフロップ１６１がセットされ、その出力である調整期間信号ＴＲＭが‘１’になる。信号生成回路１６２は、調整期間信号ＴＲＭが‘１’のときに、次のクロックの立ち上がりで‘１’になっている入力データＤＩＮを生成し、次のクロックサイクルで‘１’になる有効信号ＥＦＣを生成する。信号生成回路１６２は、調整期間信号ＴＲＭが‘１’の間、入力データＤＩＮと有効信号ＥＦＣとを所定周期（図６では５クロックの周期）で生成する。制御回路３０Ｂからのエンド信号ＥＮＤのパルスによりＲＳフリップフロップ１６１がリセットされて、信号生成回路１６２の信号生成動作が終了する。調整信号生成回路１６は、このような簡単な動作をすればよいので、その構成が簡単になる。
【００３３】
図３は、図１中の制御回路３０Ｂの構成例を示す。
出力データＤＯＵＴは、一方ではインバータ３１を介してアンドゲート３２の入力端に供給され、他方ではアンドゲート３３の入力端に直接供給される。アンドゲート３２及び３３の他方の入力端には、有効信号ＥＦＣが供給される。アンドゲート３２及び３３の出力はそれぞれ、アップパルス及びダウンパルスとしてアップダウンカウンタ３４に供給される。
【００３４】
したがって、有効信号ＥＦＣが‘１’のときのみ、出力データＤＯＵＴが‘１’（正常動作）であればダウンパルスが生成されてアップダウンカウンタ３４のカウントが１減少し、‘０’（異常動作）であればアップパルスが生成されてアップダウンカウンタ３４のカウントが１増加する。
アップダウンカウンタ３４には、ロード入力端ＬＤへのスタート信号ＳＴＡＲＴのパルスで初期値ＩＮＩＤ、例えば２進数‘１１１１’が設定される。
【００３５】
図５中の電源電圧ステップアップ動作に対応したアップパルスは、遅延回路３５を通り、エンド信号ＥＮＤとして出力される。
制御回路３０Ｂは、このような簡単なデジタル処理をすればよいので、極めて短いアナログ遅延時間、例えば１００ｐｓを精度よく取り扱う必要がある従来例よりもその構成が簡単になる。
【００３６】
なお、アンドゲート３２又は３３の出力パルス数を増倍してそれぞれアップパルス又はダウンパルスとしてもよい。このようにすれば、ＶＤＤＩのステップアップ幅とステップダウン幅を適当に異ならせることができる。
図４は、図１中の電圧変換回路２０Ａの構成例を示す。
この回路では、電源電圧ＶＤＤが、オン／オフ制御されるＰＭＯＳトランジスタ２１を通り、平滑化回路２２で平滑化され、電源電圧ＶＤＤＩとして出力される。したがって、電源電圧ＶＤＤＩは、ＰＭＯＳトランジスタ２１のゲートに供給されるパルスのデューティ比の時間平均値により定まる。
【００３７】
電源電圧ＶＤＤＩの配線とグランド電位の配線との間には、ラダー抵抗２３が接続され、その分圧出力の１つが選択回路２４で選択され、比較電位Ｖｃｐとして比較回路２５の反転入力端に供給される。比較回路２５の非反転入力端には、参照電位Ｖｒｅｆが供給される。選択回路２４は、複数のスイッチ素子がトーナメント形式に接続された構成である。電圧制御信号ＣＴＬの値が大きいほど比較電位Ｖｃｐが低くなるように、選択回路２４の各段のスイッチ素子群が連動してそれぞれ図３のアップダウンカウンタ３４の各出力ビットでオン／オフ制御される。
【００３８】
比較回路２５の出力は、パルス幅変調回路２６に供給される。パルス幅変調回路２６は、周期が一定で、入力値に応じデューティ比を増減させたパルスを出力する。すなわち、パルス幅変調回路２６は、Ｖｒｅｆ＜Ｖｃｐであれば現在よりデューティ比の大きいパルスを出力し、逆の場合には現在よりデューティ比の小さいパルスを出力する。このパルスは、ＰＭＯＳトランジスタ２１のゲートに供給され、ゲート電位が低レベルのときにＰＭＯＳトランジスタ２１がオンになる。
【００３９】
したがって、Ｖｒｅｆ＜Ｖｃｐであれば、ＰＭＯＳトランジスタ２１がオンになる時間が短くなって、電源電圧ＶＤＤＩが低下する。逆に、Ｖｒｅｆ＞Ｖｃｐとなれば、電源電圧ＶＤＤＩが上昇する。その結果、電圧制御信号ＣＴＬに応じて該パルスのデューティ比の時間平均値が定まり、電圧制御信号ＣＴＬの値が小さい程、電源電圧ＶＤＤＩの値が小さくなる。
【００４０】
なお、図１において、電圧変換回路２０Ａ又は／及び制御回路３０Ｂは、半導体集積回路１１Ｂと同一半導体チップ内に形成されていてもよい。また、電源電圧ＶＤＤＩを半導体集積回路１１Ｂ内の一部の回路に用い、他の回路に他の電源電圧を用いる構成であってもよい。これらの点は、以下の実施形態についても同様である。
【００４１】
［第２実施形態］
図７は、本発明の第２実施形態の電源電圧調整回路を示す。
この回路では、図１の調整信号生成回路１６の替わりに、調整信号生成回路１６ＡとＤフリップフロップ１５３Ａとイクスクルーシブオアゲート１７とを備えている。調整信号生成回路１６Ａは、図８に示す如く、入力データＤＩＮを１クロック周期だけ遅延させた期待値入力データＥＩＮを生成し、これをＤフリップフロップ１５３Ａのデータ入力端に供給する。これにより、Ｄフリップフロップ１５３Ａから出力される期待値ＥＯＵＴは、順序回路１５が正常動作する場合の出力データＤＯＵＴと一致する。調整信号生成回路１６Ａはさらに、有効信号ＥＦＣを生成し、制御回路３０Ｃに供給する。期待値ＥＯＵＴと出力データＤＯＵＴとはイクスクルーシブオアゲート１７に供給され、両者が不一致のときにイクスクルーシブオアゲート１７の出力ＥＸが‘１’になる。この不一致信号ＥＸは、制御回路３０Ｃに供給される。
【００４２】
制御回路３０Ｃは、例えば図３において、データＤＯＵＴの替わりに、不一致信号ＥＸをアンドゲート３２の一方の入力端に直接供給し、不一致信号ＥＸの論理値を反転したものをアンドゲート３３の一方の入力端に供給する構成である。この場合、制御回路３０Ｃは制御回路３０Ｂと同じ動作になる。イクスクルーシブオアゲート１７の替わりにイクスクルーシブノアゲートを用いれば、制御回路３０Ｃの替わりに図３の制御回路３０Ｂを用いることができる。
【００４３】
他の点は、図１の場合と同一である。
図８は、図７の回路の動作を示すタイムチャートであり、最初に、電源電圧ＶＤＤＩが比較的高くて正常動作し、その後、電源電圧ＶＤＤＩが比較的低くて異常動作する場合を示している。電源電圧ＶＤＤＩの制御動作自体は、上記第１実施形態の場合と同一になる。
【００４４】
図９は、電圧制御動作の変形例を示す。
この例では、電源電圧ＶＤＤＩが比較的低い状態からその調整動作が開始され、このため、不一致信号ＥＸのパルスが生成される毎に電源電圧ＶＤＤＩがステップアップされ、そして、不一致信号ＥＸのパルスが生成されずに正常動作になったところ、又は、電源電圧ＶＤＤＩをさらに一段ステップアップした後に、調整動作が停止される。最後のステップアップの幅は、温度変動等に対するマージンを考慮して決定される。
【００４５】
この場合のエンド信号ＥＮＤは、例えば図３において、アンドゲート３３の出力が遅延回路３５を通って生成される。また、アップダウンカウンタ３４の替わりに、より簡単なアップカウンタを用いることができる。
［第３実施形態］
図１０（Ａ）は、本発明の第３実施形態の電源電圧調整回路の概略構成を示す。図１０（Ｂ）は、この回路の動作説明用タイムチャートである。
【００４６】
この第３実施形態では、時点Ｔ１からＴ２迄の所定期間における電源電圧ＶＤＤＩの値を、その前後の値よりも低くして、Ｄフリップフロップ１５３でのセットアップエラーが生じ易くしている。この所定期間は、遅延部１５２での信号伝播期間の一部であり、好ましくはその全部であって、Ｄフリップフロップ１５１に入力データＤＩＮが保持されてその出力が取り出される時点Ｔ１からその次のクロックパルスがＤフリップフロップ１５３に供給される直前の時点Ｔ２迄の期間である。
【００４７】
このような動作を実現するために、半導体集積回路１１Ｄ内の調整信号生成回路１６Ｂは、この期間に対応した期間で高レベルになる図１０（Ｂ）に示すような期間信号ＤＴＲＭを生成し、これを制御回路３０Ｄに供給する。制御回路３０Ｄはこれに応答して、電圧変換回路２０Ａに対しこの期間に電源電圧を所定値下げるための信号を供給する。これにより、電圧変換回路２０Ａから出力される電源電圧ＶＤＤＩは、図１０（Ｂ）に示す如く変化する。
【００４８】
他の点は上記第１又は第２実施形態の場合と同一であり、順序回路１５が正常動作する場合には、図１０（Ｂ）において、実線から一点鎖線のように電源電圧ＶＤＤＩがステップダウンされ、逆の場合には、一点鎖線から実線のように電源電圧ＶＤＤＩがステップアップされる。
この第３実施形態によれば、電源電圧ＶＤＤＩが比較的低くてＤフリップフロップ１５３に保持されるデータが正常でない場合にも、時点Ｔ１より前と時点Ｔ２より後において正常動作することが保障される。すなわち、Ｄフリップフロップ１５１に入力データＤＩＮが保持されることが保障され、かつ、Ｔ２後において出力データＤＯＵＴと期待値ＥＯＵＴの比較が正しく行われることが保障され、これにより、電源電圧ＶＤＤＩの調整の信頼性が向上する。
【００４９】
また、上記のような電源電圧ＶＤＤＩの変化は、電圧調整時のみであるので、例えば図５において最後のステップアップ動作を省略することも可能になる。
［第４実施形態］
図１１（Ａ）は、本発明の第４実施形態の電源電圧調整回路の概略構成を示す。図１１（Ｂ）は、この回路の動作説明用タイムチャートである。
【００５０】
この回路では、調整信号生成回路１６Ｂから出力される期間信号ＤＴＲＭが、半導体集積回路１１Ｅ内のクロック生成回路１８に供給される。クロック生成回路１８はこれに応答して、図１１（Ｂ）に示す如く、例えば上記時点Ｔ１からＴ２までの期間において、その前後の期間よりも周期が短くなるクロックＣＬＫを出力する。この期間は、時点Ｔ１からＴ２までより狭くしてもよいが、図１０（Ｂ）のように電源電圧ＶＤＤＩを低くするのではないので、時点Ｔ１からＴ２までより広くしてもよい。
【００５１】
他の点は上記第３実施形態の場合と同一である。
この第４実施形態によれば、クロックＣＬＫの周期に対する遅延部１５２での信号伝播遅延時間の割合が大きくなるので、上記第３実施形態のように電源電圧ＶＤＤＩを変化させるのと実質的に同じになり、第３実施形態と同じ効果が得られる。
【００５２】
［第５実施形態］
図１２は、本発明の第５実施形態の電源電圧調整回路を示す。
この回路では半導体集積回路１１Ｆ内において、クロックＣＬＫを直接セレクタ１５４の一方の入力端に供給し、クロックＣＬＫを遅延素子１５５に通してセレクタ１５４の他方の入力端に供給し、セレクタ１５４で選択された信号をクロックＤＣＬＫとしてＤフリップフロップ１５１のクロック入力端に供給している。他方、調整信号生成回路１６Ｃは、電源電圧調整期間の間高レベルとなる選択制御信号ＣＮＴＬを生成してセレクタ１５４の選択制御入力端に供給している。セレクタ１５４は、信号ＣＮＴＬが高レベルの間遅延素子１５５の出力を選択し、そうでないときは、直接供給されるクロックＣＬＫを選択する。これにより、クロックＤＣＬＫは図１３に示す如くなり、電圧調整期間において信号ＰＩの立ち上がりが図７の場合よりも遅れ、信号ＰＯの立ち上がりも同様に遅れる。これに対し、Ｄフリップフロップ１５３のクロック入力端に供給されるクロックＣＬＫは図７の場合と同一であるので、遅延部１５２による信号伝播遅延時間が図７の場合よりも見かけ上遅れたことになり、図１０又は図１１の場合と同様の効果が得られる。
【００５３】
［第６実施形態］
図１４は、本発明の第６実施形態の電源電圧調整回路を示す。
以上のような電源電圧調整は、順序回路１５が異常動作する場合を含むので、少なくとも順序回路１５の動作が関係する通常動作の時間帯には行うことができない。半導体集積回路は、温度が上昇すると動作速度が低下するので、以上のような電源電圧調整を行った後、次に電源電圧調整を行うまでの期間に、温度変動範囲内で正常動作するようにマージンを見込んで電源電圧ＶＤＤＩを設定する必要がある。このマージンは狭い方が低消費電力化のために好ましい。
【００５４】
そこで第６実施形態では、半導体チップ１０Ｂ内において、例えば図７の半導体集積回路１１Ｃと同一構成のものにさらに、温度検出回路１９を備え、通常使用時の前記期間内に、半導体チップ１０Ｂの温度変動に応じて電源電圧ＶＤＤＩの調整を行うことにより、このマージンをより狭くしても正常動作が保障されるようにしている。
【００５５】
制御回路３０Ｅによる温度に応じた制御は、次のようにして行われる。
（Ａ）上述のように順序回路１５の動作結果に基づいて電源電圧ＶＤＤＩを調整する間又はその付近の時間において、制御回路３０Ｅは温度検出回路１９の出力を読み取る。
（Ｂ）次にスタート信号ＳＴＡＲＴがアクティブになるまでの間において、制御回路３０Ｅは、温度検出回路１９の出力を読み取り、両者の差に応じて電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを調節する。
【００５６】
他の点は、図７の場合と同一である。
図１５は、温度検出回路１９の新規な構成例を示す。
温度検出回路１９は、温度を直接測定するよりも動作速度を測定したほうが電圧制御上好ましい。
そこで、この温度検出回路１９では、Ｄフリップフロップ１９１のデータ出力端に、インバータが縦続接続された遅延回路１９２が接続されている。偶数個、例えば２個のインバータで１つの遅延段を構成している。遅延回路１９２の第１遅延段、第２遅延段及び第３遅延段の出力▲１▼〜▲３▼がそれぞれＤフリップフロップ１９３〜１９５のデータ入力端に供給され、Ｄフリップフロップ１９３〜１９５のクロック入力端にクロックＣＬＫＡが供給される。このクロックＣＬＫＡは、以下のように必要時のみ供給されるものである。
【００５７】
（１）Ｄフリップフロップ１９１に‘０’が保持されている状態で、Ｄフリップフロップ１９１のデータ入力端に、‘１’を供給する。クロックＣＬＫＡの立ち上がりでＤフリップフロップ１９１にこの‘１’が保持され、その出力が遅延回路１９２内で伝播する。例えば上述のクロックＣＬＫの一周期経過後に、次のクロックＣＬＫＡが立ち上がって、この伝播状態がＤフリップフロップ１９３〜１９５に保持される。
【００５８】
これを初期温度に対応した量として保持するために、Ｄフリップフロップ１９３〜１９５にそれぞれＤフリップフロップ１９３Ａ〜１９５Ａが縦続接続されている。Ｄフリップフロップ１９３Ａ〜１９５Ａのクロック入力端には、クロックＣＬＫＡとクリア信号ＣＬＥＡＲとの論理積をアンドゲート１９６でとったものが供給される。
【００５９】
（２）クリア信号ＣＬＥＡＲを立ち上げることにより、クロックＣＬＫＡの立ち上がりのタイミングでＤフリップフロップ１９３〜１９５の出力がそれぞれＤフリップフロップ１９３Ａ〜１９５Ａに保持される。次にクリア信号ＣＬＥＡＲが低レベルに戻される。
Ｄフリップフロップ１９３〜１９５及び１９３Ａ〜１９５Ａの出力は、変化量検出回路１９７に供給される。変化量検出回路１９７は、温度の上昇又は下降及びその程度を論理演算するものである。変化量検出回路１９７の出力Ｕ１〜Ｕ３は温度上昇情報であり、変化量検出回路１９７の出力Ｄ１〜Ｄ３は温度低下情報である。Ｄフリップフロップ１９３〜１９５の出力がそれぞれＤフリップフロップ１９３Ａ〜１９５Ａの出力と同じである場合には、変化量検出回路１９７の各出力ビットは‘０’になる。
【００６０】
上記（Ａ）は、上記（１）及び（２）の動作を行うことにより実行される。上記（Ｂ）での読み取りは、さらに上記（１）を行って、変化量検出回路１９７の出力を読み取ることにより実行される。変化量検出回路１９７の出力が０でなければ、最初のＤフリップフロップ１９３Ａ〜１９５Ａの内容と後のＤフリップフロップ１９３〜１９５の内容とが異なることになり、温度変化に対応したデータが変化量検出回路１９７から取り出される。
【００６１】
例えば、上記（Ａ）の（１）の１クロック周期で遅延回路１９２内において第２遅延段まで‘１’が伝播したとすると、（Ａ）の（２）においてＤフリップフロップ１９３Ａ〜１９５Ａの出力が‘１１０’になる。
その後、上記（Ｂ）の（１）の１クロック周期で遅延回路１９２内において第１遅延段までしか‘１’が伝播しなかったとすると、Ｄフリップフロップ１９３〜１９５の出力は‘１００’となる。これにより、変化量検出回路１９７の出力は、変化の無い部分に対応したＵ１、Ｄ１、Ｕ３及びＤ３は‘０’のままであるが、最初に‘１’でその後‘０’になった部分に対応したＵ２及びＤ２はそれぞれ‘１’及び‘０’となる。すなわち温度上昇が検出されたことになる。逆に、遅延回路１９２内において第３遅延段まで‘１’が伝播したとすると、Ｕ３及びＤ３はそれぞれ‘０’及び‘１’となり、温度低下が検出されたことになる。
【００６２】
変化量検出回路１９７の出力の変化は、信号伝播遅延時間の変化に対応しているので、制御回路３０Ｅにより電源電圧ＶＤＤＩをより正確に調整することが可能となり、結果として、消費電力をさらに低減することができる。
図１６は、図１５の回路の変形例を示す。
この温度検出回路１９Ａでは、図１５の回路にさらに、可変容量負荷回路１９８が付加されている。可変容量負荷回路１９８は、遅延回路１９２の第１〜３遅延段の出力▲１▼〜▲３▼の各々に、ＮＭＯＳトランジスタを３個縦続接続されたものの一端が接続され、その他端が開放され、ＮＭＯＳトランジスタの各段毎にゲートが共通に接続されている。したがって、可変容量負荷回路１９８のゲート電位の組み合わせを変えることにより、遅延回路１９２のゲートの容量負荷が変化する。
【００６３】
例えば図示のように、遅延回路１９２のゲートに近いほうから順に‘１１０’に対応したゲート電位を与えると、遅延回路１９２の各遅延段にＮＭＯＳトランジスタ２個分の容量負荷が増加したことになり、その分、遅延回路１９２内での信号伝播が遅延する。
可変容量負荷回路１９８のゲート電位の組み合わせを‘０００’、‘１００’、‘１１０’、‘１１１’と変えることにより、同じ温度検出回路１９Ａを用いて広い範囲のクロック周期に対応させることが可能となる。
【００６４】
また、可変容量負荷回路１９８のゲート電位の組み合わせを‘０００’、‘１００’、‘１１０’、‘１１１’と変える毎に上述の（１）の動作を行い、変化量検出回路１９７の出力情報を総合することにより、図１５の回路の場合よりもより精度良く温度に対応した量を検出することが可能となる。
さらに、可変容量負荷回路１９８の容量負荷が大きくなるほど温度検出感度が低くなるので、この感度を適当に調整するために可変容量負荷回路１９８へのゲート電位の組み合わせを変えるようにしてもよい。
【００６５】
［第７実施形態］
以上の実施形態で行われる電源電圧ＶＤＤＩの調整は、製品出荷後の使用段階で例えば電源投入直後毎に行うことができるが、製品出荷前のみにおいて、例えばチップ毎、ウェーハ毎又はロット毎に行ってもよい。この場合、例えば上記第６実施形態では、使用段階で温度による電源電圧ＶＤＤＩのみの調整が行われる。高速／低速動作モードに応じてクロックＣＬＫの周波数がダイナミックに切り替えられる場合には、製品出荷前において、動作モードに応じ電源電圧ＶＤＤＩを調整し、そのデータを用いて、製品出荷後の使用段階で電源電圧ＶＤＤＩを調整する必要がある。
【００６６】
図１７は、このような動作モードを有する場合の、本発明の第７実施形態の電源電圧調整回路を示す。
半導体チップ１０Ｃ内には、例えば図１の半導体集積回路１１Ｂにさらに、クロック生成回路１８Ａ、周波数情報出力回路４０及び電圧情報記憶回路５０を備えている。
【００６７】
周波数情報出力回路４０は、動作速度モード信号ＭＯＤに応じてクロック生成回路１８Ａ及び電圧情報記憶回路５０に周波数情報ＦＩＤを供給する。クロック生成回路１８Ａは、周波数情報ＦＩＤに応じた周波数のクロックＣＬＫを半導体集積回路１１Ｂに供給する。クロックＣＬＫの周波数は例えば、動作速度モード信号ＭＯＤが高速動作モードを示しているとき２００ＭＨｚとなり、低速動作モードを示しているとき１００ＭＨｚとなる。電圧情報記憶回路５０には、製品出荷前において例えば上記いずれかの実施形態により決定された電源電圧ＶＤＤＩの電圧情報ＶＩＤが、周波数情報ＦＩＤの値と対応させて格納される。電圧情報記憶回路５０は、周波数情報ＦＩＤに対応した電圧情報ＶＩＤを制御回路３０Ｆに供給し、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを調整する。
【００６８】
図１９は、図１７の回路の動作を示すタイムチャートである。
例えば最初に高速処理が要求されて周波数情報ＦＩＤが‘１１’のときに電圧情報記憶回路５０から‘００１１０’が読み出され、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを、この‘００１１０’に対応した電圧になるように調整する。
電源電圧ＶＤＤＩが高電位に調整される。ある時点Ｔｃで動作速度モード信号ＭＯＤが変化して周波数情報ＦＩＤが‘０１’となり、これにより電圧情報記憶回路５０から‘０００１１’が読み出され、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを、この‘０００１１’に対応した電圧になるように調整する。
【００６９】
図１８は、図１７中の電圧情報記憶回路５０の構成例を示す。
この例では、第１〜４動作速度モードに対応してそれぞれ５１〜５４を備えている。５１〜５４は互いに同一構成であり、ｎ個のヒューズが電源電圧ＶＤＤの配線とグランド電位の配線との間に直列接続されている。第１〜４動作速度モードの各々について、出荷前の調整で上記のように電源電圧ＶＤＤＩが決定され、電源電圧ＶＤＤＩの値に対応した位置のヒューズが、レーザで切断される。
【００７０】
ｉ＝１〜ｎの各々について、５１〜５４の電源電圧ＶＤＤ側からｉ番目のヒューズと（ｉ＋１）番目のヒューズとの間のノード電位が、５５ｉに供給される。５５１〜５５ｎの各々の選択制御入力端には、２ビットの周波数情報ＦＩＤが供給され、例えば第１動作速度モードの場合には、５５１〜５５ｎにより５１の出力が選択される。例えばｎがアンドゲート３２の場合には、５６により５５１〜５５ｎの出力が５ビットの電圧情報ＶＩＤに変換される。
【図面の簡単な説明】
【図１】本発明の第１実施形態の電源電圧調整回路を示す図である。
【図２】図１中の調整信号生成回路の構成例を示す図である。
【図３】図１中の制御回路の構成例を示す図である。
【図４】図１中の電圧変換回路の構成例を示す図である。
【図５】図１の回路の動作を示す概略タイムチャートである。
【図６】図１の回路の動作を示すタイムチャートである。
【図７】本発明の第２実施形態の電源電圧調整回路を示す図である。
【図８】図７の回路の動作を示すタイムチャートである。
【図９】電圧制御動作の変形例を示す図である。
【図１０】（Ａ）は本発明の第３実施形態の電源電圧調整回路を示す概略図であり、（Ｂ）はこの回路の動作説明用タイムチャートである。
【図１１】（Ａ）は本発明の第４実施形態の電源電圧調整回路を示す概略図であり、（Ｂ）はこの回路の動作説明用タイムチャートである。
【図１２】本発明の第５実施形態の電源電圧調整回路を示す図である。
【図１３】図１２の回路の動作を示すタイムチャートである。
【図１４】本発明の第６実施形態の電源電圧調整回路を示す図である。
【図１５】図１４中の温度検出回路の構成例を示す図である。
【図１６】図１５の回路の変形例を示す図である。
【図１７】本発明の第７実施形態の電源電圧調整回路を示す図である。
【図１ ８】図１７中の電圧情報記憶回路の構成例を示す図である。
【図１９】図１７の回路の概略動作を示すタイムチャートである。
【図２０】従来の電源電圧調整回路を示す図である。
【図２１】従来の他の電源電圧調整回路を示す図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ 半導体チップ
１１、１１Ａ、１１Ｂ 半導体集積回路
１４、１５２ 遅延部
１５ 順序回路
１５１、１５３、１５３Ａ、１９１、１９３〜１９５、１９３Ａ、１９４Ａ、１９５Ａ Ｄフリップフロップ
１６、１６Ａ 調整信号生成回路
１６１ ＲＳフリップフロップ
１６２ 信号生成回路
１７ イクスクルーシブオアゲート
１８、１８Ａ クロック生成回路
１９、１９Ａ 温度検出回路
１９２ 遅延回路
１９７ 変化量検出回路
１９８ 可変容量負荷回路
２０、２０Ａ 電圧変換回路
３０、３０Ａ〜３０Ｆ 制御回路
３４ アップダウンカウンタ
３５ 遅延回路
４０ 周波数情報出力回路
５０ 電圧情報記憶回路
【発明の属する技術分野】
本発明は、半導体装置用電源電圧調整回路及びその一部又は全部を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路の設計では、製造プロセスのばらつきにより回路の動作速度が最も遅くなった場合でも正常動作するように、電源電圧を設定している。このため、設定された電源電圧は、半導体チップを正常動作させるのに必要な最低の電源電圧に比べて高く、無駄な電力を消費していることになる。
【０００３】
この問題を解決するために、特開平３−１６４２２号公報では、図２０に示す構成を備えて、半導体チップ１０に対する電圧変換回路２０の出力電圧ＶＤＤＩを制御回路３０で調整している。すなわち、半導体チップ１０内の本来の部分である半導体集積回路１１とは独立に、半導体チップ１０内に、電源電圧調整の目的のみに用いられる基準回路１２及び遅延量検出回路１３を備え、基準回路１２内での信号伝播遅延時間を遅延量検出回路１３で検出し、その検出量に応じ制御回路３０により、電圧変換回路２０を介し電源電圧ＶＤＤＩを調整している。
【０００４】
しかし、半導体集積回路１１とは独立に基準回路１２を備えているので、チップ内部での特性のばらつきにより、半導体集積回路１１内での信号伝播遅延に応じた電源電圧を必ずしも適正に設定することができるとは限らない。
そこで、特開平４−１６０５１９号公報では、図２１に示す如く、本来の半導体集積回路１１Ａ内の一部である遅延部１４、例えばクリティカルパスの信号伝播遅延時間を、遅延量検出回路１３により直接検出している。
【０００５】
【発明が解決しようとする課題】
しかし、検出された遅延時間がアナログ量であり、極めて短い検出遅延時間、例えば、１００ｐｓを精度よく取り扱う必要があるので、制御回路３０Ａに高精度のＡ／Ｄ変換回路を備えてデジタル値に変換した後に、制御内容を決定する必要があり、制御回路３０Ａの構成が複雑になる。
【０００６】
また、遅延部１４の後段に接続されたフリップフロップのセットアップタイムのばらつきが考慮されておらず、セットアップタイムの最大値を推定して電源電圧を調整しなければならない。
さらに、半導体チップ１０Ａの動作クロック周波数が切換可能である場合には、制御回路３０Ａにおいて周波数情報が必要であり、遅延量検出回路１３の出力だけでは電源電圧ＶＤＤＩを調整することができない。
【０００７】
本発明の目的は、このような問題点に鑑み、より簡単な構成の電源電圧調整回路及び半導体装置を提供することにある。本発明の他の目的は、正常動作を保障すると共に低消費電力化を図るためのより適正な電源電圧に調整することが可能な電源電圧調整回路及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、例えば図１に示す如く、半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備ており、
供給された所定値が該第１フリップフロップに保持されてから次のクロックパルスで該第２フリップフロップに保持された値に基づいて該電源電圧を調整する。
【０００９】
この順序回路は、電源電圧調整のみを目的とした回路ではなく、半導体集積回路の機能を実現するための本来の回路の一部であり、例えばクリティカルパスである。
この電源電圧調整回路によれば、該順序回路が正常動作するかどうかで電源電圧を調整するので、第２フリップフロップのセットアップ時間、調整時のチップ温度、回路素子の動作特性の経年変化等を総合的に考慮して、半導体集積回路が正常動作するように電源電圧をできるだけ低い値に設定することができ、半導体集積回路の低消費電力化を図ることができるという効果を奏する。
【００１０】
また、供給された所定値が該第１フリップフロップに保持されてから次のクロックパルスで該第２フリップフロップに保持された値に基づいて該電源電圧を調整するので、極めて短いアナログ遅延時間、例えば１００ｐｓを精度よく取り扱う必要がある従来例よりもその構成が簡単になるという効果を奏する。
本発明の第２態様の電源電圧調整回路では、例えば図１に示す如く、第１態様において、上記所定値を生成し、上記次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該有効信号がアクティブの時に上記第２フリップフロップの出力値に基づいて該電源電圧を調整する制御回路とを有する。
【００１１】
本発明の第３態様の電源電圧調整回路では、第１態様において、例えば図７に示す如く、
上記所定値を生成し、上記次のクロックパルスに対応した期待値を生成し、有効信号を生成する調整信号生成回路と、
上記クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該有効信号がアクティブの時に該比較回路の出力値に基づいて上記電源電圧を調整する制御回路とを有する。
【００１２】
本発明の第４態様の電源電圧調整回路では、第１乃至第３態様のいずれか１つにおいて、例えば図１及び図６に示す如く、上記制御回路は、調整完了信号を出力し、
上記調整信号生成回路は、調整開始信号に応答して動作を開始し、該調整完了信号に応答して動作を完了する。
本発明の第５態様の電源電圧調整回路では、第４態様において、例えば図５に示す如く、上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値である場合には上記電源電圧をステップダウンし、期待した値でなくなった場合には上記電源電圧をステップアップして上記調整完了信号を生成する。
【００１３】
本発明の第６態様の電源電圧調整回路では、第４態様において、例えば図９に示す如く、上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値でない場合には上記電源電圧をステップアップし、期待した値になった場合には上記調整完了信号を生成する。
本発明の第７態様の電源電圧調整回路では、第２乃至第６態様のいずれか１つにおいて、例えば図１０に示す如く、上記制御回路は、上記第１フリップフロップに上記所定値が保持されその出力が取り出されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の間の一部又は全部の期間における上記電源電圧を、その前後の該電源電圧よりも低くさせる。
【００１４】
この電源電圧調整回路によれば、電源電圧が比較的低くて第２フリップフロップに保持されるデータが正常でない場合にも、該期間の前後において正常動作することが保障され、これにより、電源電圧調整の信頼性が向上するという効果を奏する。
本発明の第８態様の電源電圧調整回路では、第２乃至第６態様のいずれか１つにおいて、例えば図１１に示す如く、
上記クロックは、その周波数が可変のクロック生成回路で生成され、
上記調整信号生成回路は、上記第１フリップフロップに上記所定値が保持されその出力が取り出されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の間の一部又は全部における該クロックの周期が、その前後の該クロックの周期よりも短くなるように該クロック生成回路を制御する。
【００１５】
この電源電圧調整回路によれば、クロック周期に対する遅延部での信号伝播遅延時間の割合が大きくなるので、上記第７態様と実質的に同じ効果が得られる。
本発明の第９態様の電源電圧調整回路では、例えば図１２に示す如く、第２乃至第６態様のいずれか１つにおいて、上記クロックを遅延させる遅延素子と、
該クロックと該遅延素子を通ったクロックとの一方を選択して上記第１フリップフロップのクロック入力端に供給する選択回路とをさらに有し、
上記調整信号生成回路は、該選択回路に対し、少なくとも、上記第１フリップフロップに上記所定値が保持されてからその次のクロックパルスが上記第２フリップフロップに供給される迄の期間の一部において、該遅延素子を通ったクロックを選択させ、該期間以外において該遅延素子を通らないクロックを選択させる。
【００１６】
この電源電圧調整回路によっても、上記第７態様と実質的に同じ効果が得られる。
本発明の第１０態様の電源電圧調整回路では、第１乃至第９態様のいずれか１つにおいて、上記第１フリップフロップから上記第２フリップフロップまでの信号伝播経路が上記半導体集積回路のクリティカルパスである。
【００１７】
本発明の第１１態様の電源電圧調整回路では、第２乃至第１０態様のいずれか１つにおいて、例えば図１４に示す如く、上記半導体集積回路が形成されている半導体チップの温度に対応した量を検出する温度検出回路をさらに有し、
上記制御回路は、該量の変化に基づいて上記電源電圧を調整する。
半導体集積回路は、温度が上昇すると動作速度が低下するので、電源電圧調整後、次に電源電圧調整を行うまでの期間に、温度変動範囲内で正常動作するようにマージンを見込んで電源電圧を調整しておく必要がある。このマージンは狭い方が低消費電力化のために好ましい。この第１１態様の電源電圧調整回路によれば、これが達成されるという効果を奏する。
【００１８】
本発明の第１２態様の電源電圧調整回路では、第１１態様において、例えば図１５に示す如く、上記温度検出回路は、
遅延素子が複数段接続された遅延回路と、
該遅延回路に供給するデータを変化させてから所定期間経過後に、変化した該データが該遅延素子を通過する段数に対応した量を検出する検出回路とを有する。
【００１９】
この電源電圧調整回路によれば、信号伝播遅延量の変化を、温度変化に対応した量として検出することができるので、信号伝播遅延と関係して電源電圧を調整する上で好ましい。
本発明の第１３態様の電源電圧調整回路では、例えば図１５に示す如く、第１２態様において、上記温度検出回路はさらに、
検出された上記段数に対応した量を記憶する記憶回路と、
該記憶回路の出力値に対する上記検出回路の出力値の変化量を検出する変化量検出回路とを有する。
【００２０】
この記憶回路及び変化量検出回路を用いる替わりに、例えばマイクロコンピュータの機能を用いることもできるが、これらの回路は比較的簡単である。
本発明の第１４態様の電源電圧調整回路では、第１２又は１３態様において、例えば図１６に示す如く、上記温度検出回路は、上記遅延素子に接続された可変容量負荷素子をさらに有する。
【００２１】
この電源電圧調整回路によれば、可変容量負荷素子の容量を変えることにより、同じ温度検出回路を用いて広範囲のクロック周期に対応することができる。
また、可変容量負荷素子の容量負荷が大きくなるほど温度検出感度が低くなるので、この感度を適当に調整するために可変容量負荷素子の容量を変えるようにすることもできる。
【００２２】
本発明の第１５態様の半導体装置では、第１乃至第１４態様のいずれか１つに記載の電源電圧調整回路の一部又は全部を有する。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の電源電圧調整回路を示す。
半導体集積回路１１Ｂには、電源電圧ＶＤＤを電圧変換回路２０Ａで電圧ＶＤＤＩに変換したものが供給される。例えばＶＤＤは３．０Ｖであり、ＶＤＤＩは２．０Ｖである。この電源電圧ＶＤＤＩは、低消費電力化のため以下に述べるように、半導体集積回路１１Ｂの製造プロセスのばらつきによる回路特性の変動に応じて、より低い電圧で正常動作するように、制御回路３０Ｂで調整される。
【００２５】
半導体集積回路１１Ｂは、その機能を実現するための本来の回路の一部として、順序回路１５を備えている。順序回路１５は、Ｄフリップフロップ１５１のデータ出力端が遅延部１５２を介してＤフリップフロップ１５３のデータ入力端に接続されている。Ｄフリップフロップ１５１及び１５３のクロック入力端にはクロックＣＬＫが供給される。遅延部１５２は、組み合わせ回路又は比較的長い配線である。Ｄフリップフロップ１５３のデータ入力端には、Ｄフリップフロップ１５１から出力された信号ＰＩに対応した信号ＰＯが伝播される。
【００２６】
Ｄフリップフロップ１５１のデータ入力端には、通常動作の場合には不図示の回路から（直接又は例えば不図示のオアゲートを介して）、電源電圧ＶＤＤＩの調整時には調整信号生成回路１６から（直接又は例えば該オアゲートを介して）、入力データＤＩＮが供給される。Ｄフリップフロップ１５３のデータ出力端からのデータＤＯＵＴは、不図示の回路及び制御回路３０Ｂに供給される。
【００２７】
順序回路１５は、好ましくは、Ｄフリップフロップ１５１のデータ出力端からＤフリップフロップ１５３のデータ入力端までがクリティカルパスであるものを選定する。クリティカルパスは、例えば電源電圧ＶＤＤＩを下げていって最初にＤフリップフロップ１５３でセットアップエラーが生ずる遅延部１５２である。調整信号生成回路１６には、順序回路１５の通常使用時以外の時間帯にスタート信号ＳＴＡＲＴが供給される。この時間帯は例えば、電源投入直後又はシステムリセット直後の期間、或いは半導体集積回路１１Ｂを含む半導体装置に対するチップセレクト信号が非活性のときの期間等である。
【００２８】
調整信号生成回路１６は、このスタート信号ＳＴＡＲＴのパルスに応答して、クロックＣＬＫに対し所定位相の入力データＤＩＮを生成し、Ｄフリップフロップ１５１のデータ入力端に供給する。入力データＤＩＮは、クロックＣＬＫのタイミングでまずＤフリップフロップ１５１に保持される。正常動作の場合には、次のクロックＣＬＫのパルスで、信号ＰＩに対応した信号ＰＯがＤフリップフロップ１５３に保持されると共に、このクロックのサイクルでアクティブになる有効信号ＥＦＣが調整信号生成回路１６で生成されて制御回路３０Ｂへ供給される。
【００２９】
例えば、入力データＤＩＮの論理値が‘１’で、信号ＰＩに対応した信号ＰＯの論理値が信号ＰＩのそれに等しい場合には、上記「次のクロックＣＬＫのパルス」で、出力データＤＯＵＴが‘１’になる。
制御回路３０Ｂは、有効信号ＥＦＣがアクティブの期間に、出力データＤＯＵＴが‘１’（正常動作）であれば、電圧変換回路２０Ａに対し電源電圧ＶＤＤＩをステップダウンさせるための電圧制御信号ＣＴＬを供給し、出力データＤＯＵＴが‘０’（セットアップエラー）であれば、電圧変換回路２０Ａに対し電源電圧ＶＤＤＩをステップアップするための電圧制御信号ＣＴＬを供給して、信号伝播速度を上げる。制御回路３０Ｂは、順序回路１５が正常動作しかつ電源電圧ＶＤＤＩが低い状態で、エンド信号ＥＮＤをアクティブにして調整信号生成回路１６に供給する。これにより、調整信号生成回路１６及び制御回路３０Ｂでの動作が完了する。
【００３０】
図５は、この電圧制御を比較的高い電圧、例えば２．５Ｖから開始する場合を示している。電源電圧ＶＤＤＩの調整動作が繰り返され、有効信号ＥＦＣがアクティブのときに出力データＤＯＵＴが‘０’になれば、電源電圧ＶＤＤＩが所定値だけステップアップされて電圧調整処理が終了する。
最後のステップアップの幅は、温度変動等に対するマージンを考慮して決定される。
【００３１】
このように、順序回路１５が正常動作するかどうかで電源電圧ＶＤＤＩをステップアップ又はステップダウンして調整するので、Ｄフリップフロップ１５３のセットアップ時間、調整時のチップ温度、回路素子の動作特性の経年変化等を総合的に考慮して、半導体集積回路１１Ｂが正常動作するように電源電圧ＶＤＤＩをできるだけ低い値に設定することができ、半導体集積回路１１Ｂの低消費電力化を図ることができる。
【００３２】
また、高速／低速動作モードでクロックＣＬＫの周波数が切り換えられる場合にも、周波数情報を用いることなく電源電圧ＶＤＤＩを適正に調整することができる。
次に、図２及び図６を参照して、調整信号生成回路１６の構成例を説明する。調整信号生成回路１６は、ＲＳフリップフロップ１６１と信号生成回路１６２とを備えている。スタート信号ＳＴＡＲＴの立ち上がりでＲＳフリップフロップ１６１がセットされ、その出力である調整期間信号ＴＲＭが‘１’になる。信号生成回路１６２は、調整期間信号ＴＲＭが‘１’のときに、次のクロックの立ち上がりで‘１’になっている入力データＤＩＮを生成し、次のクロックサイクルで‘１’になる有効信号ＥＦＣを生成する。信号生成回路１６２は、調整期間信号ＴＲＭが‘１’の間、入力データＤＩＮと有効信号ＥＦＣとを所定周期（図６では５クロックの周期）で生成する。制御回路３０Ｂからのエンド信号ＥＮＤのパルスによりＲＳフリップフロップ１６１がリセットされて、信号生成回路１６２の信号生成動作が終了する。調整信号生成回路１６は、このような簡単な動作をすればよいので、その構成が簡単になる。
【００３３】
図３は、図１中の制御回路３０Ｂの構成例を示す。
出力データＤＯＵＴは、一方ではインバータ３１を介してアンドゲート３２の入力端に供給され、他方ではアンドゲート３３の入力端に直接供給される。アンドゲート３２及び３３の他方の入力端には、有効信号ＥＦＣが供給される。アンドゲート３２及び３３の出力はそれぞれ、アップパルス及びダウンパルスとしてアップダウンカウンタ３４に供給される。
【００３４】
したがって、有効信号ＥＦＣが‘１’のときのみ、出力データＤＯＵＴが‘１’（正常動作）であればダウンパルスが生成されてアップダウンカウンタ３４のカウントが１減少し、‘０’（異常動作）であればアップパルスが生成されてアップダウンカウンタ３４のカウントが１増加する。
アップダウンカウンタ３４には、ロード入力端ＬＤへのスタート信号ＳＴＡＲＴのパルスで初期値ＩＮＩＤ、例えば２進数‘１１１１’が設定される。
【００３５】
図５中の電源電圧ステップアップ動作に対応したアップパルスは、遅延回路３５を通り、エンド信号ＥＮＤとして出力される。
制御回路３０Ｂは、このような簡単なデジタル処理をすればよいので、極めて短いアナログ遅延時間、例えば１００ｐｓを精度よく取り扱う必要がある従来例よりもその構成が簡単になる。
【００３６】
なお、アンドゲート３２又は３３の出力パルス数を増倍してそれぞれアップパルス又はダウンパルスとしてもよい。このようにすれば、ＶＤＤＩのステップアップ幅とステップダウン幅を適当に異ならせることができる。
図４は、図１中の電圧変換回路２０Ａの構成例を示す。
この回路では、電源電圧ＶＤＤが、オン／オフ制御されるＰＭＯＳトランジスタ２１を通り、平滑化回路２２で平滑化され、電源電圧ＶＤＤＩとして出力される。したがって、電源電圧ＶＤＤＩは、ＰＭＯＳトランジスタ２１のゲートに供給されるパルスのデューティ比の時間平均値により定まる。
【００３７】
電源電圧ＶＤＤＩの配線とグランド電位の配線との間には、ラダー抵抗２３が接続され、その分圧出力の１つが選択回路２４で選択され、比較電位Ｖｃｐとして比較回路２５の反転入力端に供給される。比較回路２５の非反転入力端には、参照電位Ｖｒｅｆが供給される。選択回路２４は、複数のスイッチ素子がトーナメント形式に接続された構成である。電圧制御信号ＣＴＬの値が大きいほど比較電位Ｖｃｐが低くなるように、選択回路２４の各段のスイッチ素子群が連動してそれぞれ図３のアップダウンカウンタ３４の各出力ビットでオン／オフ制御される。
【００３８】
比較回路２５の出力は、パルス幅変調回路２６に供給される。パルス幅変調回路２６は、周期が一定で、入力値に応じデューティ比を増減させたパルスを出力する。すなわち、パルス幅変調回路２６は、Ｖｒｅｆ＜Ｖｃｐであれば現在よりデューティ比の大きいパルスを出力し、逆の場合には現在よりデューティ比の小さいパルスを出力する。このパルスは、ＰＭＯＳトランジスタ２１のゲートに供給され、ゲート電位が低レベルのときにＰＭＯＳトランジスタ２１がオンになる。
【００３９】
したがって、Ｖｒｅｆ＜Ｖｃｐであれば、ＰＭＯＳトランジスタ２１がオンになる時間が短くなって、電源電圧ＶＤＤＩが低下する。逆に、Ｖｒｅｆ＞Ｖｃｐとなれば、電源電圧ＶＤＤＩが上昇する。その結果、電圧制御信号ＣＴＬに応じて該パルスのデューティ比の時間平均値が定まり、電圧制御信号ＣＴＬの値が小さい程、電源電圧ＶＤＤＩの値が小さくなる。
【００４０】
なお、図１において、電圧変換回路２０Ａ又は／及び制御回路３０Ｂは、半導体集積回路１１Ｂと同一半導体チップ内に形成されていてもよい。また、電源電圧ＶＤＤＩを半導体集積回路１１Ｂ内の一部の回路に用い、他の回路に他の電源電圧を用いる構成であってもよい。これらの点は、以下の実施形態についても同様である。
【００４１】
［第２実施形態］
図７は、本発明の第２実施形態の電源電圧調整回路を示す。
この回路では、図１の調整信号生成回路１６の替わりに、調整信号生成回路１６ＡとＤフリップフロップ１５３Ａとイクスクルーシブオアゲート１７とを備えている。調整信号生成回路１６Ａは、図８に示す如く、入力データＤＩＮを１クロック周期だけ遅延させた期待値入力データＥＩＮを生成し、これをＤフリップフロップ１５３Ａのデータ入力端に供給する。これにより、Ｄフリップフロップ１５３Ａから出力される期待値ＥＯＵＴは、順序回路１５が正常動作する場合の出力データＤＯＵＴと一致する。調整信号生成回路１６Ａはさらに、有効信号ＥＦＣを生成し、制御回路３０Ｃに供給する。期待値ＥＯＵＴと出力データＤＯＵＴとはイクスクルーシブオアゲート１７に供給され、両者が不一致のときにイクスクルーシブオアゲート１７の出力ＥＸが‘１’になる。この不一致信号ＥＸは、制御回路３０Ｃに供給される。
【００４２】
制御回路３０Ｃは、例えば図３において、データＤＯＵＴの替わりに、不一致信号ＥＸをアンドゲート３２の一方の入力端に直接供給し、不一致信号ＥＸの論理値を反転したものをアンドゲート３３の一方の入力端に供給する構成である。この場合、制御回路３０Ｃは制御回路３０Ｂと同じ動作になる。イクスクルーシブオアゲート１７の替わりにイクスクルーシブノアゲートを用いれば、制御回路３０Ｃの替わりに図３の制御回路３０Ｂを用いることができる。
【００４３】
他の点は、図１の場合と同一である。
図８は、図７の回路の動作を示すタイムチャートであり、最初に、電源電圧ＶＤＤＩが比較的高くて正常動作し、その後、電源電圧ＶＤＤＩが比較的低くて異常動作する場合を示している。電源電圧ＶＤＤＩの制御動作自体は、上記第１実施形態の場合と同一になる。
【００４４】
図９は、電圧制御動作の変形例を示す。
この例では、電源電圧ＶＤＤＩが比較的低い状態からその調整動作が開始され、このため、不一致信号ＥＸのパルスが生成される毎に電源電圧ＶＤＤＩがステップアップされ、そして、不一致信号ＥＸのパルスが生成されずに正常動作になったところ、又は、電源電圧ＶＤＤＩをさらに一段ステップアップした後に、調整動作が停止される。最後のステップアップの幅は、温度変動等に対するマージンを考慮して決定される。
【００４５】
この場合のエンド信号ＥＮＤは、例えば図３において、アンドゲート３３の出力が遅延回路３５を通って生成される。また、アップダウンカウンタ３４の替わりに、より簡単なアップカウンタを用いることができる。
［第３実施形態］
図１０（Ａ）は、本発明の第３実施形態の電源電圧調整回路の概略構成を示す。図１０（Ｂ）は、この回路の動作説明用タイムチャートである。
【００４６】
この第３実施形態では、時点Ｔ１からＴ２迄の所定期間における電源電圧ＶＤＤＩの値を、その前後の値よりも低くして、Ｄフリップフロップ１５３でのセットアップエラーが生じ易くしている。この所定期間は、遅延部１５２での信号伝播期間の一部であり、好ましくはその全部であって、Ｄフリップフロップ１５１に入力データＤＩＮが保持されてその出力が取り出される時点Ｔ１からその次のクロックパルスがＤフリップフロップ１５３に供給される直前の時点Ｔ２迄の期間である。
【００４７】
このような動作を実現するために、半導体集積回路１１Ｄ内の調整信号生成回路１６Ｂは、この期間に対応した期間で高レベルになる図１０（Ｂ）に示すような期間信号ＤＴＲＭを生成し、これを制御回路３０Ｄに供給する。制御回路３０Ｄはこれに応答して、電圧変換回路２０Ａに対しこの期間に電源電圧を所定値下げるための信号を供給する。これにより、電圧変換回路２０Ａから出力される電源電圧ＶＤＤＩは、図１０（Ｂ）に示す如く変化する。
【００４８】
他の点は上記第１又は第２実施形態の場合と同一であり、順序回路１５が正常動作する場合には、図１０（Ｂ）において、実線から一点鎖線のように電源電圧ＶＤＤＩがステップダウンされ、逆の場合には、一点鎖線から実線のように電源電圧ＶＤＤＩがステップアップされる。
この第３実施形態によれば、電源電圧ＶＤＤＩが比較的低くてＤフリップフロップ１５３に保持されるデータが正常でない場合にも、時点Ｔ１より前と時点Ｔ２より後において正常動作することが保障される。すなわち、Ｄフリップフロップ１５１に入力データＤＩＮが保持されることが保障され、かつ、Ｔ２後において出力データＤＯＵＴと期待値ＥＯＵＴの比較が正しく行われることが保障され、これにより、電源電圧ＶＤＤＩの調整の信頼性が向上する。
【００４９】
また、上記のような電源電圧ＶＤＤＩの変化は、電圧調整時のみであるので、例えば図５において最後のステップアップ動作を省略することも可能になる。
［第４実施形態］
図１１（Ａ）は、本発明の第４実施形態の電源電圧調整回路の概略構成を示す。図１１（Ｂ）は、この回路の動作説明用タイムチャートである。
【００５０】
この回路では、調整信号生成回路１６Ｂから出力される期間信号ＤＴＲＭが、半導体集積回路１１Ｅ内のクロック生成回路１８に供給される。クロック生成回路１８はこれに応答して、図１１（Ｂ）に示す如く、例えば上記時点Ｔ１からＴ２までの期間において、その前後の期間よりも周期が短くなるクロックＣＬＫを出力する。この期間は、時点Ｔ１からＴ２までより狭くしてもよいが、図１０（Ｂ）のように電源電圧ＶＤＤＩを低くするのではないので、時点Ｔ１からＴ２までより広くしてもよい。
【００５１】
他の点は上記第３実施形態の場合と同一である。
この第４実施形態によれば、クロックＣＬＫの周期に対する遅延部１５２での信号伝播遅延時間の割合が大きくなるので、上記第３実施形態のように電源電圧ＶＤＤＩを変化させるのと実質的に同じになり、第３実施形態と同じ効果が得られる。
【００５２】
［第５実施形態］
図１２は、本発明の第５実施形態の電源電圧調整回路を示す。
この回路では半導体集積回路１１Ｆ内において、クロックＣＬＫを直接セレクタ１５４の一方の入力端に供給し、クロックＣＬＫを遅延素子１５５に通してセレクタ１５４の他方の入力端に供給し、セレクタ１５４で選択された信号をクロックＤＣＬＫとしてＤフリップフロップ１５１のクロック入力端に供給している。他方、調整信号生成回路１６Ｃは、電源電圧調整期間の間高レベルとなる選択制御信号ＣＮＴＬを生成してセレクタ１５４の選択制御入力端に供給している。セレクタ１５４は、信号ＣＮＴＬが高レベルの間遅延素子１５５の出力を選択し、そうでないときは、直接供給されるクロックＣＬＫを選択する。これにより、クロックＤＣＬＫは図１３に示す如くなり、電圧調整期間において信号ＰＩの立ち上がりが図７の場合よりも遅れ、信号ＰＯの立ち上がりも同様に遅れる。これに対し、Ｄフリップフロップ１５３のクロック入力端に供給されるクロックＣＬＫは図７の場合と同一であるので、遅延部１５２による信号伝播遅延時間が図７の場合よりも見かけ上遅れたことになり、図１０又は図１１の場合と同様の効果が得られる。
【００５３】
［第６実施形態］
図１４は、本発明の第６実施形態の電源電圧調整回路を示す。
以上のような電源電圧調整は、順序回路１５が異常動作する場合を含むので、少なくとも順序回路１５の動作が関係する通常動作の時間帯には行うことができない。半導体集積回路は、温度が上昇すると動作速度が低下するので、以上のような電源電圧調整を行った後、次に電源電圧調整を行うまでの期間に、温度変動範囲内で正常動作するようにマージンを見込んで電源電圧ＶＤＤＩを設定する必要がある。このマージンは狭い方が低消費電力化のために好ましい。
【００５４】
そこで第６実施形態では、半導体チップ１０Ｂ内において、例えば図７の半導体集積回路１１Ｃと同一構成のものにさらに、温度検出回路１９を備え、通常使用時の前記期間内に、半導体チップ１０Ｂの温度変動に応じて電源電圧ＶＤＤＩの調整を行うことにより、このマージンをより狭くしても正常動作が保障されるようにしている。
【００５５】
制御回路３０Ｅによる温度に応じた制御は、次のようにして行われる。
（Ａ）上述のように順序回路１５の動作結果に基づいて電源電圧ＶＤＤＩを調整する間又はその付近の時間において、制御回路３０Ｅは温度検出回路１９の出力を読み取る。
（Ｂ）次にスタート信号ＳＴＡＲＴがアクティブになるまでの間において、制御回路３０Ｅは、温度検出回路１９の出力を読み取り、両者の差に応じて電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを調節する。
【００５６】
他の点は、図７の場合と同一である。
図１５は、温度検出回路１９の新規な構成例を示す。
温度検出回路１９は、温度を直接測定するよりも動作速度を測定したほうが電圧制御上好ましい。
そこで、この温度検出回路１９では、Ｄフリップフロップ１９１のデータ出力端に、インバータが縦続接続された遅延回路１９２が接続されている。偶数個、例えば２個のインバータで１つの遅延段を構成している。遅延回路１９２の第１遅延段、第２遅延段及び第３遅延段の出力▲１▼〜▲３▼がそれぞれＤフリップフロップ１９３〜１９５のデータ入力端に供給され、Ｄフリップフロップ１９３〜１９５のクロック入力端にクロックＣＬＫＡが供給される。このクロックＣＬＫＡは、以下のように必要時のみ供給されるものである。
【００５７】
（１）Ｄフリップフロップ１９１に‘０’が保持されている状態で、Ｄフリップフロップ１９１のデータ入力端に、‘１’を供給する。クロックＣＬＫＡの立ち上がりでＤフリップフロップ１９１にこの‘１’が保持され、その出力が遅延回路１９２内で伝播する。例えば上述のクロックＣＬＫの一周期経過後に、次のクロックＣＬＫＡが立ち上がって、この伝播状態がＤフリップフロップ１９３〜１９５に保持される。
【００５８】
これを初期温度に対応した量として保持するために、Ｄフリップフロップ１９３〜１９５にそれぞれＤフリップフロップ１９３Ａ〜１９５Ａが縦続接続されている。Ｄフリップフロップ１９３Ａ〜１９５Ａのクロック入力端には、クロックＣＬＫＡとクリア信号ＣＬＥＡＲとの論理積をアンドゲート１９６でとったものが供給される。
【００５９】
（２）クリア信号ＣＬＥＡＲを立ち上げることにより、クロックＣＬＫＡの立ち上がりのタイミングでＤフリップフロップ１９３〜１９５の出力がそれぞれＤフリップフロップ１９３Ａ〜１９５Ａに保持される。次にクリア信号ＣＬＥＡＲが低レベルに戻される。
Ｄフリップフロップ１９３〜１９５及び１９３Ａ〜１９５Ａの出力は、変化量検出回路１９７に供給される。変化量検出回路１９７は、温度の上昇又は下降及びその程度を論理演算するものである。変化量検出回路１９７の出力Ｕ１〜Ｕ３は温度上昇情報であり、変化量検出回路１９７の出力Ｄ１〜Ｄ３は温度低下情報である。Ｄフリップフロップ１９３〜１９５の出力がそれぞれＤフリップフロップ１９３Ａ〜１９５Ａの出力と同じである場合には、変化量検出回路１９７の各出力ビットは‘０’になる。
【００６０】
上記（Ａ）は、上記（１）及び（２）の動作を行うことにより実行される。上記（Ｂ）での読み取りは、さらに上記（１）を行って、変化量検出回路１９７の出力を読み取ることにより実行される。変化量検出回路１９７の出力が０でなければ、最初のＤフリップフロップ１９３Ａ〜１９５Ａの内容と後のＤフリップフロップ１９３〜１９５の内容とが異なることになり、温度変化に対応したデータが変化量検出回路１９７から取り出される。
【００６１】
例えば、上記（Ａ）の（１）の１クロック周期で遅延回路１９２内において第２遅延段まで‘１’が伝播したとすると、（Ａ）の（２）においてＤフリップフロップ１９３Ａ〜１９５Ａの出力が‘１１０’になる。
その後、上記（Ｂ）の（１）の１クロック周期で遅延回路１９２内において第１遅延段までしか‘１’が伝播しなかったとすると、Ｄフリップフロップ１９３〜１９５の出力は‘１００’となる。これにより、変化量検出回路１９７の出力は、変化の無い部分に対応したＵ１、Ｄ１、Ｕ３及びＤ３は‘０’のままであるが、最初に‘１’でその後‘０’になった部分に対応したＵ２及びＤ２はそれぞれ‘１’及び‘０’となる。すなわち温度上昇が検出されたことになる。逆に、遅延回路１９２内において第３遅延段まで‘１’が伝播したとすると、Ｕ３及びＤ３はそれぞれ‘０’及び‘１’となり、温度低下が検出されたことになる。
【００６２】
変化量検出回路１９７の出力の変化は、信号伝播遅延時間の変化に対応しているので、制御回路３０Ｅにより電源電圧ＶＤＤＩをより正確に調整することが可能となり、結果として、消費電力をさらに低減することができる。
図１６は、図１５の回路の変形例を示す。
この温度検出回路１９Ａでは、図１５の回路にさらに、可変容量負荷回路１９８が付加されている。可変容量負荷回路１９８は、遅延回路１９２の第１〜３遅延段の出力▲１▼〜▲３▼の各々に、ＮＭＯＳトランジスタを３個縦続接続されたものの一端が接続され、その他端が開放され、ＮＭＯＳトランジスタの各段毎にゲートが共通に接続されている。したがって、可変容量負荷回路１９８のゲート電位の組み合わせを変えることにより、遅延回路１９２のゲートの容量負荷が変化する。
【００６３】
例えば図示のように、遅延回路１９２のゲートに近いほうから順に‘１１０’に対応したゲート電位を与えると、遅延回路１９２の各遅延段にＮＭＯＳトランジスタ２個分の容量負荷が増加したことになり、その分、遅延回路１９２内での信号伝播が遅延する。
可変容量負荷回路１９８のゲート電位の組み合わせを‘０００’、‘１００’、‘１１０’、‘１１１’と変えることにより、同じ温度検出回路１９Ａを用いて広い範囲のクロック周期に対応させることが可能となる。
【００６４】
また、可変容量負荷回路１９８のゲート電位の組み合わせを‘０００’、‘１００’、‘１１０’、‘１１１’と変える毎に上述の（１）の動作を行い、変化量検出回路１９７の出力情報を総合することにより、図１５の回路の場合よりもより精度良く温度に対応した量を検出することが可能となる。
さらに、可変容量負荷回路１９８の容量負荷が大きくなるほど温度検出感度が低くなるので、この感度を適当に調整するために可変容量負荷回路１９８へのゲート電位の組み合わせを変えるようにしてもよい。
【００６５】
［第７実施形態］
以上の実施形態で行われる電源電圧ＶＤＤＩの調整は、製品出荷後の使用段階で例えば電源投入直後毎に行うことができるが、製品出荷前のみにおいて、例えばチップ毎、ウェーハ毎又はロット毎に行ってもよい。この場合、例えば上記第６実施形態では、使用段階で温度による電源電圧ＶＤＤＩのみの調整が行われる。高速／低速動作モードに応じてクロックＣＬＫの周波数がダイナミックに切り替えられる場合には、製品出荷前において、動作モードに応じ電源電圧ＶＤＤＩを調整し、そのデータを用いて、製品出荷後の使用段階で電源電圧ＶＤＤＩを調整する必要がある。
【００６６】
図１７は、このような動作モードを有する場合の、本発明の第７実施形態の電源電圧調整回路を示す。
半導体チップ１０Ｃ内には、例えば図１の半導体集積回路１１Ｂにさらに、クロック生成回路１８Ａ、周波数情報出力回路４０及び電圧情報記憶回路５０を備えている。
【００６７】
周波数情報出力回路４０は、動作速度モード信号ＭＯＤに応じてクロック生成回路１８Ａ及び電圧情報記憶回路５０に周波数情報ＦＩＤを供給する。クロック生成回路１８Ａは、周波数情報ＦＩＤに応じた周波数のクロックＣＬＫを半導体集積回路１１Ｂに供給する。クロックＣＬＫの周波数は例えば、動作速度モード信号ＭＯＤが高速動作モードを示しているとき２００ＭＨｚとなり、低速動作モードを示しているとき１００ＭＨｚとなる。電圧情報記憶回路５０には、製品出荷前において例えば上記いずれかの実施形態により決定された電源電圧ＶＤＤＩの電圧情報ＶＩＤが、周波数情報ＦＩＤの値と対応させて格納される。電圧情報記憶回路５０は、周波数情報ＦＩＤに対応した電圧情報ＶＩＤを制御回路３０Ｆに供給し、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを調整する。
【００６８】
図１９は、図１７の回路の動作を示すタイムチャートである。
例えば最初に高速処理が要求されて周波数情報ＦＩＤが‘１１’のときに電圧情報記憶回路５０から‘００１１０’が読み出され、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを、この‘００１１０’に対応した電圧になるように調整する。
電源電圧ＶＤＤＩが高電位に調整される。ある時点Ｔｃで動作速度モード信号ＭＯＤが変化して周波数情報ＦＩＤが‘０１’となり、これにより電圧情報記憶回路５０から‘０００１１’が読み出され、制御回路３０Ｆはこれに応答して、電圧変換回路２０Ａを介し電源電圧ＶＤＤＩを、この‘０００１１’に対応した電圧になるように調整する。
【００６９】
図１８は、図１７中の電圧情報記憶回路５０の構成例を示す。
この例では、第１〜４動作速度モードに対応してそれぞれ５１〜５４を備えている。５１〜５４は互いに同一構成であり、ｎ個のヒューズが電源電圧ＶＤＤの配線とグランド電位の配線との間に直列接続されている。第１〜４動作速度モードの各々について、出荷前の調整で上記のように電源電圧ＶＤＤＩが決定され、電源電圧ＶＤＤＩの値に対応した位置のヒューズが、レーザで切断される。
【００７０】
ｉ＝１〜ｎの各々について、５１〜５４の電源電圧ＶＤＤ側からｉ番目のヒューズと（ｉ＋１）番目のヒューズとの間のノード電位が、５５ｉに供給される。５５１〜５５ｎの各々の選択制御入力端には、２ビットの周波数情報ＦＩＤが供給され、例えば第１動作速度モードの場合には、５５１〜５５ｎにより５１の出力が選択される。例えばｎがアンドゲート３２の場合には、５６により５５１〜５５ｎの出力が５ビットの電圧情報ＶＩＤに変換される。
【図面の簡単な説明】
【図１】本発明の第１実施形態の電源電圧調整回路を示す図である。
【図２】図１中の調整信号生成回路の構成例を示す図である。
【図３】図１中の制御回路の構成例を示す図である。
【図４】図１中の電圧変換回路の構成例を示す図である。
【図５】図１の回路の動作を示す概略タイムチャートである。
【図６】図１の回路の動作を示すタイムチャートである。
【図７】本発明の第２実施形態の電源電圧調整回路を示す図である。
【図８】図７の回路の動作を示すタイムチャートである。
【図９】電圧制御動作の変形例を示す図である。
【図１０】（Ａ）は本発明の第３実施形態の電源電圧調整回路を示す概略図であり、（Ｂ）はこの回路の動作説明用タイムチャートである。
【図１１】（Ａ）は本発明の第４実施形態の電源電圧調整回路を示す概略図であり、（Ｂ）はこの回路の動作説明用タイムチャートである。
【図１２】本発明の第５実施形態の電源電圧調整回路を示す図である。
【図１３】図１２の回路の動作を示すタイムチャートである。
【図１４】本発明の第６実施形態の電源電圧調整回路を示す図である。
【図１５】図１４中の温度検出回路の構成例を示す図である。
【図１６】図１５の回路の変形例を示す図である。
【図１７】本発明の第７実施形態の電源電圧調整回路を示す図である。
【図１ ８】図１７中の電圧情報記憶回路の構成例を示す図である。
【図１９】図１７の回路の概略動作を示すタイムチャートである。
【図２０】従来の電源電圧調整回路を示す図である。
【図２１】従来の他の電源電圧調整回路を示す図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ 半導体チップ
１１、１１Ａ、１１Ｂ 半導体集積回路
１４、１５２ 遅延部
１５ 順序回路
１５１、１５３、１５３Ａ、１９１、１９３〜１９５、１９３Ａ、１９４Ａ、１９５Ａ Ｄフリップフロップ
１６、１６Ａ 調整信号生成回路
１６１ ＲＳフリップフロップ
１６２ 信号生成回路
１７ イクスクルーシブオアゲート
１８、１８Ａ クロック生成回路
１９、１９Ａ 温度検出回路
１９２ 遅延回路
１９７ 変化量検出回路
１９８ 可変容量負荷回路
２０、２０Ａ 電圧変換回路
３０、３０Ａ〜３０Ｆ 制御回路
３４ アップダウンカウンタ
３５ 遅延回路
４０ 周波数情報出力回路
５０ 電圧情報記憶回路
Claims (14)
- 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該有効信号がアクティブの時に、該第２フリップフロップの出力値に基づいて該電源電圧を調整する制御回路とを有し、
該制御回路は、該第１フリップフロップに該所定値が保持され、その出力が取り出されてからその次のクロックパルスが該第２フリップフロップに供給される迄の間の一部又は全部の期間における該電源電圧を、その前後の該電源電圧よりも低くさせることを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該有効信号がアクティブの時に、該第２フリップフロップの出力値に基づいて該電源電圧を調整する制御回路とを有し、
該クロックは、その周波数が可変のクロック生成回路で生成され、
該調整信号生成回路は、該第１フリップフロップに該所定値が保持され、その出力が取り出されてからその次のクロックパルスが該第２フリップフロップに供給される迄の間の一部又は全部における該クロックの周期が、その前後の該クロックの周期よりも短くなるように該クロック生成回路を制御する、
ことを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該有効信号がアクティブの時に、該第２フリップフロップの出力値に基づいて該電源電圧を調整する制御回路と、
該クロックを遅延させる遅延素子と、
該クロックと該遅延素子を通ったクロックとの一方を選択して該第１フリップフロップのクロック入力端に供給する選択回路とを有し、
該調整信号生成回路は、該選択回路に対し、少なくとも、該第１フリップフロップに該所定値が保持されてからその次のクロックパルスが該第２フリップフロップに供給される迄の期間の一部において、該遅延素子を通ったクロックを選択させ、該期間以外において該遅延素子を通らないクロックを選択させる、
ことを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスに対応した期待値を生成し、該次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該有効信号がアクティブの時に該比較回路の出力値に基づいて該電源電圧を調整する制御回路とを有し、
該制御回路は、該第１フリップフロップに該所定値が保持され、その出力が取り出されてからその次のクロックパルスが該第２フリップフロップに供給される迄の間の一部又は全部の期間における該電源電圧を、その前後の該電源電圧よりも低くさせることを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスに対応した期待値を生成し、該次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該有効信号がアクティブの時に該比較回路の出力値に基づいて該電源電圧を調整する制御回路とを有し、
該クロックは、その周波数が可変のクロック生成回路で生成され、
該調整信号生成回路は、該第１フリップフロップに該所定値が保持され、その出力が取り出されてからその次のクロックパルスが該第２フリップフロップに供給される迄の間の一部又は全部における該クロックの周期が、その前後の該クロックの周期よりも短くなるように該クロック生成回路を制御する、
ことを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスに対応した期待値を生成し、該次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該有効信号がアクティブの時に該比較回路の出力値に基づいて該電源電圧を調整する制御回路と、
該クロックを遅延させる遅延素子と、
該クロックと該遅延素子を通ったクロックとの一方を選択して該第１フリップフロップのクロック入力端に供給する選択回路とを有し、
該調整信号生成回路は、該選択回路に対し、少なくとも、該第１フリップフロップに該所定値が保持されてからその次のクロックパルスが該第２フリップフロップに供給される迄の期間の一部において、該遅延素子を通ったクロックを選択させ、該期間以外において該遅延素子を通らないクロックを選択させる、
ことを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスの周期においてアクティブになる有効信号を生成する調整信号生成回路と、
該半導体集積回路が形成されている半導体チップの温度に対応した量を検出する温度検出回路と、
該有効信号がアクティブの時に、該第２フリップフロップの出力値及び該温度に対応した量の変化に基づいて該電源電圧を調整する制御回路とを有し、
該温度検出回路は、遅延素子が複数段接続された遅延回路と、
該遅延回路に供給するデータを変化させてから所定期間経過後に、変化した該データが該遅延素子を通過する段数に対応した量を検出する検出回路と、
を備えることを特徴とする電源電圧調整回路。 - 半導体集積回路に供給される電源電圧を調整する電源電圧調整回路において、該半導体集積回路は、第１フリップフロップの出力が配線又は組み合わせ回路である遅延部を介して第２フリップフロップのデータ入力端に供給されクロックに同期して動作する順序回路を備えており、
該第１フリップフロップに供給する所定値を生成し、該所定値が該第２フリップフロップに保持されてから次のクロックパルスに対応した期待値を生成し、該次のクロックパルスの周期において有効信号を生成する調整信号生成回路と、
該クロックに同期して該期待値を保持する第３フリップフロップと、
該第３フリップフロップの出力値と上記第２フリップフロップの出力値とを比較する比較回路と、
該半導体集積回路が形成されている半導体チップの温度に対応した量を検出する温度検出回路と、
該有効信号がアクティブの時に該比較回路の出力値及び該温度に対応した量の変化に基づいて該電源電圧を調整する制御回路とを有し、
該温度検出回路は、遅延素子が複数段接続された遅延回路と、
該遅延回路に供給するデータを変化させてから所定期間経過後に、変化した該データが該遅延素子を通過する段数に対応した量を検出する検出回路と、
を備えることを特徴とする電源電圧調整回路。 - 上記温度検出回路はさらに、
検出された上記段数に対応した量を記憶する記憶回路と、
該記憶回路の出力値に対する上記検出回路の出力値の変化量を検出する変化量検出回路と、
を有することを特徴とする請求項７又は８に記載の電源電圧調整回路。 - 上記温度検出回路は、上記遅延素子に接続された可変容量負荷素子をさらに有することを特徴とする請求項７乃至９に記載の電源電圧調整回路。
- 上記制御回路は、調整完了信号を出力し、
上記調整信号生成回路は、調整開始信号に応答して動作を開始し、該調整完了信号に応答して動作を完了することを特徴とする請求項１乃至１０のいずれか１つに記載の電源電圧調整回路。 - 上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値である場合には上記電源電圧をステップダウンし、期待した値でなくなった場合には上記電源電圧をステップアップして上記調整完了信号を生成する、
ことを特徴とする請求項１１に記載の電源電圧調整回路。 - 上記制御回路は、上記有効信号がアクティブの時に上記第２フリップフロップに保持された値が、期待した値でない場合には上記電源電圧をステップアップし、期待した値になった場合には上記調整完了信号を生成する、
ことを特徴とする請求項１１に記載の電源電圧調整回路。 - 請求項１乃至１３のいずれか１つに記載の電源電圧調整回路の一部又は全部を有することを特徴とする半導体装置。
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