JP5712732B2 - 情報処理装置、情報処理システム、情報処理装置の制御方法、および、プログラム - Google Patents
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Description
1.第1の実施の形態(電源電圧の制御:第2エラー数の対数を演算する例)
2.第2の実施の形態(電源電圧の制御:第2エラー数の増加を防止する例)
3.第3の実施の形態(電源電圧の制御:第1エラー数の発生を防止する例)
4.第4の実施の形態(周波数の制御)
[情報処理システムの構成例]
図1は、本発明の実施の形態における情報処理システムの一構成例を示すブロック図である。この情報処理システムは、情報処理装置100および電源装置700を備える。情報処理装置100は、クロック生成回路110と、パイプラインレジスタ210および220と、演算器310と、パリティ生成部410と、パリティ検査部450と、制御量出力部500とを備える。
続いて、図12乃至20を参照して、本発明の第1の実施の形態の情報処理システムの動作について説明する。図12は、本発明の第1の実施の形態における電圧制御量取得部533の動作の一例を示すフローチャートである。この動作は、情報処理装置100に電源電圧VDDが供給された場合、または、電圧制御量取得部533に初期化が指示された場合に開始する。
tCK1>tDP_max、かつ、
tCK1≦(tDP_max+tST1)
の条件を満たすクロック周期tCK1を考える。tCK1>tDP_maxであるため、演算結果はパイプラインレジスタ220に書き込まれる。しかし、tCK1≦(tDP_max+tST1)であるため、第1パリティビットの生成が間に合わず、第1エラーが検出される。このように、データの生成が間に合うが第1パリティビットの生成が間に合わないほどクロック周期が小さいのであれば、第1パリティビットによるパリティ検査によりSetup違反性エラーを検出できる。次に、
tCK2>(tDP_max+tST1)、かつ、
tCK2≦(tDP_max+tST1+tST2)
の条件を満たすクロック周期tCK2(>tCK1)を考える。tCK2>(tDP_max+tST1)であるため、演算結果および第1パリティビットはパイプラインレジスタ220に書き込まれる。しかし、tCK2≦(tDP_max+tST1+tST2)であるため、第2パリティビットの生成が間に合わず、第2エラーが検出される。このように、第1パリティビットの生成が間に合うが第2パリティビットの生成が間に合わない程度のクロック周期(tCK2)である場合、第1パリティビットではエラーが検出されないが、第2パリティビットによりセットアップ違反性エラーが検出される。したがって、情報処理装置100は、第2パリティビットを生成することにより、セットアップ違反性エラーをより確実に検出することができる。
[情報処理装置の動作]
次に図26乃至28を参照して、本発明の第2の実施の形態について説明する。第2の実施の形態の情報処理装置は、第2エラー数の増大を抑制するための制御をさらに行う点で第1の実施の形態の情報処理装置と異なる。図26は、本発明の第2の実施の形態の制御量出力部501の一構成例を示すブロック図である。制御量出力部501は、制御量演算部530の代わりに制御量演算部540を備える点で第1の実施の形態の制御量出力部500と異なる。制御量演算部540は、電圧制御量取得部533の代わりに電圧制御量取得部541および第1上限値記憶部542を備える点で第1の実施の形態の制御量演算部530と異なる。
[情報処理装置の動作]
次に図29乃至31を参照して、本発明の第3の実施の形態について説明する。第3の実施の形態の情報処理装置100は、第1エラーの発生を防止するための制御をさらに行う点で第2の実施の形態の情報処理装置100と異なる。図29は、本発明の第2の実施の形態の制御量出力部502の一構成例を示すブロック図である。制御量出力部502は、制御量演算部540の代わりに制御量演算部550を備える点で第2の実施の形態の制御量出力部501と異なる。制御量演算部550は、電圧制御量取得部541の代わりに電圧制御量取得部551および第2上限値記憶部552を備える点で第2の実施の形態の制御量演算部540と異なる。
[情報処理装置の構成]
次に図32乃至36を参照して、本発明の第4の実施の形態について説明する。図32は、本発明の第4の実施の形態における情報処理装置103の一構成例を示すブロック図である。情報処理装置103の構成は、クロック生成回路110および制御量出力部500の代わりにクロック生成回路113および制御量出力部503を備える点において第1の実施の形態の情報処理装置100と異なる。
図34を参照して、本発明の第4の実施の形態における情報処理装置103の動作について説明する。図34は、本発明の第4の実施の形態における周波数制御量取得処理の一例を示すフローチャートである。
110、113 クロック生成回路
210、220 パイプラインレジスタ
310 演算器
410 パリティ生成部
420 第1パリティ生成部
421〜424、431、461〜468、471、472 XORゲート
430 第2パリティ生成部
450 パリティ検査部
460 第1パリティ検査部
469 ORゲート
470 第2パリティ検査部
500、501、502、503 制御量出力部
510 エラー計数部
511 第1エラーカウンタ
512 第2エラーカウンタ
520、560 タイムスライス制御部
521 ダウンカウンタ
522 スライス開始フラグ生成部
523 電圧制御フラグ生成部
530、540、550 制御量演算部
531 電圧制御量変換テーブル
532 対数演算部
533、541、551 電圧制御量取得部
534 エラー未検出状態継続カウンタ
542 第1上限値記憶部
552 第2上限値記憶部
561 周波数制御フラグ生成部
570 周波数制御量出力部
571 周波数制御量変換テーブル
572 周波数制御量取得部
700 電源装置
710 ステートマシン
720、740 切替器
730 加算器
750 電圧指標値レジスタ
760 電源回路
Claims (15)
- クロック信号に従ってデータを保持するとともに出力する第1の保持部と、
前記出力されたデータを処理して処理データとして出力する処理部と、
前記処理データより少ないビット数の第1のエラー検出符号を前記処理データから生成する第1エラー検出符号生成部と、
前記第1のエラー検出符号より少ないビット数の第2のエラー検出符号を前記第1のエラー検出符号から生成する第2エラー検出符号生成部と、
前記クロック信号に従って前記処理データと前記第1および第2のエラー検出符号とを保持する第2の保持部と、
前記保持された第1のエラー検出符号を使用して前記保持された処理データのエラーを第1のエラーとして検出する第1エラー検出部と、
前記保持された第2のエラー検出符号を使用して前記保持された処理データのエラーを第2のエラーとして検出する第2エラー検出部と、
前記第1エラー検出部による前記第1のエラーの発生率が第1の閾値以下であり、かつ、前記第2エラー検出部による前記第2のエラーの発生率が第2の閾値より大きいときに、前記第2のエラーの発生率と前記処理部の電源電圧または前記クロック信号の周波数との間の所定の関係に基づいて、前記第2の閾値を前記第2のエラーの発生率の目標値として前記電源電圧または前記周波数を制御する制御量を出力する制御量出力部と
を具備する情報処理装置。 - 前記制御量出力部は、
エラー検出単位期間内に検出された前記第1のエラーの数を計数する第1エラー計数部と、
前記エラー検出単位期間内に検出された前記第2のエラーの数を計数する第2エラー計数部と、
前記エラー検出単位期間において計数された前記第1エラーの数から得られた前記第1のエラーの発生率が前記第1の閾値以下であり、かつ、前記エラー検出単位期間において計数された前記第2エラーの数から得られた前記第2のエラーの発生率が前記第2の閾値より大きいときに前記所定の関係に基づいて前記制御量を生成する制御量生成部と
を備える請求項1記載の情報処理装置。 - 前記制御量は、前記電源電圧の制御量であり、
前記制御量生成部は、
前記エラー検出単位期間において検出された前記第2のエラーの数の対数に、前記所定の関係から得られた前記制御量を対応付けて記憶する変換テーブルと、
前記エラー検出単位において計数された前記第2のエラーの数の対数を演算する対数演算部と、
前記エラー検出単位期間において計数された前記第1エラーの数から得られた前記第1のエラーの発生率が前記第1の閾値以下であり、かつ、前記エラー検出単位期間において計数された前記第2エラーの数から得られた前記第2のエラーの発生率が前記第2の閾値より大きいときに前記対数演算部により演算された前記対数に対応する前記制御量を前記変換テーブルから取得する電圧制御量取得部と
を備える請求項2記載の情報処理装置。 - 前記対数演算部は、前記第2のエラーの数を2進表記したビット列において1のビットのうちの最上位の桁の値から1を減算した値を前記対数として出力する
請求項3記載の情報処理装置。 - 前記制御量は、前記電源電圧の制御量であり、
前記制御量出力部は、前記第1のエラーの発生率が前記第1の閾値より大きければ、前記電源電圧を所定電圧昇圧するための前記制御量を出力する
請求項1記載の情報処理装置。 - 前記制御量は、前記電源電圧の制御量であり、
前記制御量出力部は、所定の判断基準期間以上の間、前記第1のエラーの発生率が前記第1の閾値以下であり、かつ、前記第2のエラーの発生率が前記第2の閾値以下であれば、前記電源電圧を所定電圧降圧するための前記制御量を出力する
請求項1記載の情報処理装置。 - 前記制御量は、前記電源電圧の制御量であり、
前記制御量生成部は、前記エラー検出単位期間ごとに前記制御量を生成し、それぞれの前記エラー検出単位期間において、前回に生成した前記制御量が0であったならば、前記所定の関係に基づいて今回の前記制御量を生成する
請求項2記載の情報処理装置。 - 前記制御量生成部は、前記第2のエラーの発生率が第1の上限値以上である場合、または、前回に生成した前記制御量が0であった場合に前記所定の関係に基づいて今回の前記制御量を生成する
請求項7記載の情報処理装置。 - 前記制御量生成部は、前記第2のエラー発生率が前記第1の上限値より大きい第2の上限値以上である場合に前記電源電圧を所定電圧昇圧するための前記制御量を生成する
請求項8記載の情報処理装置。 - 前記制御量は、前記周波数の制御量であり、
前記制御量に従って周波数を設定した前記クロック信号を生成するクロック生成回路をさらに具備する
請求項1記載の情報処理装置。 - 前記制御量出力部は、前記第1のエラーの発生率が前記第1の閾値より大きければ、前記周波数を所定周波数減少するための前記制御量を出力する
請求項10記載の情報処理装置。 - 前記制御量出力部は、所定の判断基準期間以上の間、前記第1のエラーの発生率が前記第1の閾値以下であり、かつ、前記第2のエラーの発生率が前記第2の閾値以下であれば、前記周波数を所定周波数増加するための前記制御量を出力する
請求項10記載の情報処理装置。 - クロック信号に従ってデータを保持するとともに出力する第1の保持部と、前記出力されたデータを処理して処理データとして出力する処理部と、前記処理データより少ないビット数の第1のエラー検出符号を前記処理データから生成する第1エラー検出符号生成部と、前記第1のエラー検出符号より少ないビット数の第2のエラー検出符号を前記第1のエラー検出符号から生成する第2エラー検出符号生成部と、前記クロック信号に従って前記処理データと前記第1および第2のエラー検出符号とを保持する第2の保持部と、前記保持された第1のエラー検出符号を使用して前記保持された処理データのエラーを第1のエラーとして検出する第1エラー検出部と、前記保持された第2のエラー検出符号を使用して前記保持された処理データのエラーを第2のエラーとして検出する第2エラー検出部と、前記第1エラー検出部による前記第1のエラーの発生率が第1の閾値以下であり、かつ、前記第2エラー検出部による前記第2のエラーの発生率が第2の閾値より大きいときに、前記第2のエラーの発生率と前記処理部の電源電圧または前記クロック信号の周波数との間の所定の関係に基づいて、前記第2の閾値を前記第2のエラーの発生率の目標値として前記電源電圧または前記周波数を制御する制御量を出力する制御量出力部とを具備する情報処理装置と、
前記情報処理装置に前記電源電圧を供給するとともに前記出力された制御量に基づいて前記電源電圧を制御する電源装置と
を具備する情報処理システム。 - 処理部によって処理された処理データより少ないビット数の第1のエラー検出符号を前記処理データから生成する第1エラー検出符号生成手順と、
前記第1のエラー検出符号より少ないビット数の第2のエラー検出符号を前記第1のエラー検出符号から生成する第2エラー検出符号生成手順と、
クロック信号に従って前記処理データと前記第1および第2のエラー検出符号とを保持する保持部に保持された第1のエラー検出符号を使用して前記保持された処理データのエラーを第1のエラーとして検出する第1エラー検出手順と、
前記保持された第2のエラー検出符号を使用して前記保持された処理データのエラーを第2のエラーとして検出する第2エラー検出手順と、
前記第1エラー検出部による前記第1のエラーの発生率が第1の閾値以下であり、かつ、前記第2エラー検出部による前記第2のエラーの発生率が第2の閾値より大きいときに、前記第2のエラーの発生率と前記処理部の電源電圧または前記クロック信号の周波数との間の所定の関係に基づいて、前記第2の閾値を前記第2のエラーの発生率の目標値として前記電源電圧または前記周波数を制御する制御量を出力する制御量出力手順と
を具備する情報処理装置の制御方法。 - 処理部によって処理された処理データより少ないビット数の第1のエラー検出符号を前記処理データから生成する第1エラー検出符号生成手順と、
前記第1のエラー検出符号より少ないビット数の第2のエラー検出符号を前記第1のエラー検出符号から生成する第2エラー検出符号生成手順と、
クロック信号に従って前記処理データと前記第1および第2のエラー検出符号とを保持する保持部に保持された第1のエラー検出符号を使用して前記保持された処理データのエラーを第1のエラーとして検出する第1エラー検出手順と、
前記保持された第2のエラー検出符号を使用して前記保持された処理データのエラーを第2のエラーとして検出する第2エラー検出手順と、
前記第1エラー検出部による前記第1のエラーの発生率が第1の閾値以下であり、かつ、前記第2エラー検出部による前記第2のエラーの発生率が第2の閾値より大きいときに、前記第2のエラーの発生率と前記処理部の電源電圧または前記クロック信号の周波数との間の所定の関係に基づいて、前記第2の閾値を前記第2のエラーの発生率の目標値として前記電源電圧または前記周波数を制御する制御量を出力する制御量出力手順と
をコンピュータに実行させるためのプログラム。
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102002385B1 (ko) * | 2012-11-14 | 2019-07-23 | 에스케이하이닉스 주식회사 | 데이터 저장 장치의 동작 방법 |
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US10459784B2 (en) * | 2013-06-28 | 2019-10-29 | Infineon Technologies Ag | Frequency signal generator, a frequency modulated continuous wave radar system and a method for generating a frequency signal |
JP6090447B2 (ja) * | 2013-07-19 | 2017-03-08 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
CN105204602B (zh) * | 2015-09-02 | 2018-06-22 | 上海兆芯集成电路有限公司 | 电源控制装置 |
GB2545458A (en) * | 2015-12-17 | 2017-06-21 | Minima Processor Oy | A system and a method for controlling operating voltage |
JP2019101515A (ja) * | 2017-11-29 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその電源監視方法 |
US11108894B2 (en) * | 2019-08-09 | 2021-08-31 | Microsoft Technology Licensing, Llc | Masked packet checksums for more efficient digital communication |
US11520657B1 (en) * | 2021-08-18 | 2022-12-06 | Micron Technology, Inc. | Defect detection in memory based on active monitoring of read operations |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3830656B2 (ja) * | 1998-04-13 | 2006-10-04 | 富士通株式会社 | 電源電圧調整回路及び半導体装置 |
US6802033B1 (en) * | 1999-04-06 | 2004-10-05 | International Business Machines Corporation | Low-power critical error rate communications controller |
US6831523B1 (en) * | 2000-07-10 | 2004-12-14 | Silicon Laboratories Inc. | Auto-detection between referenceless and reference clock mode of operation |
US6988227B1 (en) * | 2001-06-25 | 2006-01-17 | Silicon Laboratories Inc. | Method and apparatus for bit error rate detection |
JP2004260270A (ja) * | 2003-02-24 | 2004-09-16 | Yokogawa Electric Corp | 符号誤り率測定装置 |
US7124332B2 (en) * | 2003-06-30 | 2006-10-17 | Intel Corporation | Failure prediction with two threshold levels |
US7840825B2 (en) * | 2006-10-24 | 2010-11-23 | International Business Machines Corporation | Method for autonomous dynamic voltage and frequency scaling of microprocessors |
CN101281415A (zh) * | 2007-04-06 | 2008-10-08 | 上海摩飞电子科技有限公司 | 电源管理技术中的动态电压频率调整方法 |
US8725488B2 (en) * | 2007-07-26 | 2014-05-13 | Qualcomm Incorporated | Method and apparatus for adaptive voltage scaling based on instruction usage |
JP2009200739A (ja) * | 2008-02-20 | 2009-09-03 | Panasonic Corp | 半導体集積回路 |
US8407025B2 (en) * | 2009-02-25 | 2013-03-26 | Arm Limited | Operating parameter control of an apparatus for processing data |
KR20110100465A (ko) * | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | 메모리 시스템 |
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