JP2014149906A - 読み取り電圧適応のための補償ループ - Google Patents
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Abstract
【解決手段】本開示は、フラッシュデバイスの公称の読み取り電圧の変動に対するシステムおよび方法を対象とする。N回の読み取りが、それぞれ、初期の読み取り電圧からの選択された電圧オフセットにおいて行われる。N回の読み取りに対して、選択された電圧オフセットに関連づけられたNビットのデジタルパターンが生成される。N回の読み取りによって生成されたNビットのデジタルパターンは、符号付き表現にマッピングされる。符号付き表現に基づく電圧調整が適用され、公称の読み取り電圧の変動を少なくとも部分的に補償して、フラッシュデバイスのビット誤り率を低減する。
【選択図】図1
Description
[0007]図1〜6は、デジタル適応補償ループを利用する公称の読み取り電圧の変動を補償するためのシステムおよび方法の実施形態を示す。フラッシュデバイスの公称の読み取り電圧におけるシフトまたはオフセットは、結果としてフラッシュメモリ構成部品に基づくディスクドライブおよび他の記憶システムの性能を劣化させ寿命を短くする。一部の実施形態において、(あらかじめ保存されたオフセットデータを必要としない)完全に盲目的な補償スキームにより異なるページ、ブロック、またはダイにわたって読み取り電圧の変動が調整される。さらに、あらかじめ保存された値を必要とせずに、ページまたはブロックの組に対するオフセットを自動的に取得するように補償ループが有効にされるので取得時間を制御することができる。
102 フラッシュデバイス
104 デコーダ
106 マッピングモジュール
108 適応ループ
110 電圧補償器
112 LLR計算モジュール
200 方法
Claims (20)
- N回の読み取りを実行するように構成されたフラッシュデバイスであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有し、前記N回の読み取りが前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成するフラッシュデバイスと、
前記N回の読み取りによって生成された前記Nビットのデジタルパターンを受け取るように構成され、前記Nビットのデジタルパターンを符号付き表現にマッピングするようにさらに構成されたマッピングモジュールと、
前記公称の読み取り電圧の変動を少なくとも部分的に補償するために前記符号付き表現に基づき電圧調整を行うように構成された電圧補償器と
を備えるフラッシュデバイスの公称電圧変動を補償するためのシステム。 - 前記フラッシュデバイスが前記N回の読み取りに関連づけられた前記Nビットのデジタルパターンを生成するように構成されたフラッシュ・アナログ・デジタル変換器を含む請求項1に記載のシステム。
- 選択された数のメモリサイクルが発生した後、または読み取り障害が発生した後、公称電圧の変動を補償するように構成された請求項1に記載のシステム。
- 前記マッピングモジュールから前記符号付き表現を受け取るように構成され、前記符号付き表現の大きさおよび符号に基づき1つまたは複数の数値調整を適応的に行うようにさらに構成された適応ループであって、前記電圧調整が前記適応ループからの1つまたは複数の数値調整を利用して決定される適応ループさらに備える請求項1に記載のシステム。
- N回の読み取りを実行するように構成されたフラッシュデバイスであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有し、前記N回の読み取りが前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成するフラッシュデバイスと、
前記N回の読み取りによって生成された前記Nビットのデジタルパターンを受け取るように構成され、前記Nビットのデジタルパターンを符号付き表現にマッピングするようにさらに構成されたマッピングモジュールと、
前記マッピングモジュールから前記符号付き表現を受け取るように構成され、前記符号付き表現の大きさおよび符号に基づき1つまたは複数の数値調整を適応的に行うようにさらに構成された適応ループと、
前記公称の読み取り電圧の変動を少なくとも部分的に補償するために前記適応ループからの前記1つまたは複数の数値調整に基づいて電圧調整を行うように構成された電圧補償器と、
調整された公称の読み取り電圧に基づいて対数尤度比を決定するように構成された計算モジュールと
を備えるフラッシュデバイスの公称電圧の変動を補償するためのシステム。 - 前記対数尤度比(LLR)が以下の式、すなわち、
LLR=K(y)*y
によって決定され、ここにyは前記調整された読み取り電圧、およびK(y)はyに基づく定数である請求項5に記載のシステム。 - yがゼロより小さくない場合、K(y)=Kp、および
yがゼロより小さい場合、K(y)=Knであり、
ここにKpおよびKnは選択された定数である請求項6に記載のシステム。 - KpおよびKnがyに対する値の分布を利用して決定される請求項7に記載のシステム。
- 読み取り障害が発生した後、公称電圧の変動を補償するように構成された請求項5に記載のシステム。
- 前記フラッシュデバイスが前記N回の読み取りに関連づけられた前記Nビットのデジタルパターンを生成するように構成されたフラッシュ・アナログ・デジタル変換器を含む請求項5に記載のシステム。
- 前記符号付き表現が3ビットの符号付き2進表現を含む請求項5に記載のシステム。
- 少なくとも読み取り再試行経路の一部を含む請求項5に記載のシステム。
- N回の読み取りを実行するステップであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有するステップと、
前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成するステップと、
前記Nビットのデジタルパターンを符号付き表現にマッピングするステップと、
前記公称の読み取り電圧の変動を少なくとも部分的に補償するために前記符号付き表現に基づき電圧調整を行うステップと
を含むフラッシュデバイスの公称電圧の変動を補償する方法。 - 前記符号付き表現の大きさおよび符号に基づき1つまたは複数の数値調整を適応的に行うステップであって、前記電圧調整が前記1つまたは複数の数値調整を利用して決定されるステップをさらに含む請求項13に記載の方法。
- 選択された数のメモリサイクルまたは読み取り障害のうちの少なくとも1つを検出するステップをさらに含む請求項13に記載の方法。
- 前記Nビットのデジタルパターンがフラッシュ・アナログ・デジタル変換器からの出力である請求項13に記載の方法。
- 調整された公称の読み取り電圧に基づき対数尤度比を決定するステップをさらに含む請求項13に記載の方法。
- 前記対数尤度比(LLR)が以下の式、すなわち、
LLR=K(y)*y
によって決定され、ここにyは前記調整された読み取り電圧、およびK(y)はyに基づく定数である請求項17に記載の方法。 - yがゼロより小さくない場合、K(y)=Kp、および
yがゼロより小さい場合、K(y)=Knであり、
ここにKpおよびKnは選択された定数である請求項18に記載の方法。 - KpおよびKnがyに対する値の分布を利用して決定される請求項19に記載の方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016177860A (ja) * | 2015-03-20 | 2016-10-06 | エイチジーエスティーネザーランドビーブイ | フラッシュ性能を増大させる読み出しレベルグループ化 |
JP2017168089A (ja) * | 2016-02-11 | 2017-09-21 | シーゲイト テクノロジー エルエルシーSeagate Technology LLC | メモリの複数回の読出リトライの方法、有形の機械可読記録可能記憶媒体、デバイス、およびメモリの複数回の読出リトライのための装置 |
US9953709B2 (en) | 2016-09-06 | 2018-04-24 | Toshiba Memory Corporation | Semiconductor memory device and memory system |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9286155B1 (en) * | 2013-05-24 | 2016-03-15 | Marvell International Ltd. | Systems and methods for generating soft information in a flash device |
US9818488B2 (en) * | 2015-10-30 | 2017-11-14 | Seagate Technology Llc | Read threshold voltage adaptation using bit error rates based on decoded data |
US9576671B2 (en) | 2014-11-20 | 2017-02-21 | Western Digital Technologies, Inc. | Calibrating optimal read levels |
US9905302B2 (en) | 2014-11-20 | 2018-02-27 | Western Digital Technologies, Inc. | Read level grouping algorithms for increased flash performance |
US9720754B2 (en) | 2014-11-20 | 2017-08-01 | Western Digital Technologies, Inc. | Read level grouping for increased flash performance |
KR102253592B1 (ko) * | 2014-12-23 | 2021-05-18 | 삼성전자주식회사 | 초기 문턱 전압 분포 변화를 보상할 수 있는 데이터 저장 장치, 이의 작동 방법, 및 이를 포함하는 데이터 처리 시스템 |
US10324648B1 (en) | 2016-04-28 | 2019-06-18 | Seagate Technology Llc | Wear-based access optimization |
US9971646B2 (en) | 2016-06-01 | 2018-05-15 | Apple Inc. | Reading-threshold setting based on data encoded with a multi-component code |
US10120585B2 (en) * | 2016-08-10 | 2018-11-06 | SK Hynix Inc. | Memory system of optimal read reference voltage and operating method thereof |
JP6659494B2 (ja) * | 2016-08-19 | 2020-03-04 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
KR20180051272A (ko) * | 2016-11-08 | 2018-05-16 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
CN110299177B (zh) * | 2019-07-04 | 2021-01-19 | 合肥联诺科技有限公司 | 一种减小读操作电压抖动的电荷补偿电路及存储器结构 |
US11587627B2 (en) * | 2021-04-16 | 2023-02-21 | Micron Technology, Inc. | Determining voltage offsets for memory read operations |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009016028A (ja) * | 2007-06-28 | 2009-01-22 | Samsung Electronics Co Ltd | 変更された読み出し電圧を用いるマルチレベルセルを含む不揮発性メモリ装置及びシステム、並びにその動作方法 |
JP2010505215A (ja) * | 2006-09-27 | 2010-02-18 | サンディスク コーポレイション | セル集団分布による読み出しマージンを有するメモリ |
JP2010205328A (ja) * | 2009-03-02 | 2010-09-16 | Toshiba Corp | 半導体メモリ装置 |
JP2011165301A (ja) * | 2010-02-08 | 2011-08-25 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその読み出し方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100408688B1 (ko) * | 2001-10-23 | 2003-12-06 | 주식회사 하이닉스반도체 | 연산증폭기의 오프셋 전압을 보상하는 회로 |
US6956770B2 (en) * | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
US8117375B2 (en) * | 2007-10-17 | 2012-02-14 | Micron Technology, Inc. | Memory device program window adjustment |
KR101758192B1 (ko) * | 2008-09-30 | 2017-07-14 | 엘에스아이 코포레이션 | 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템 |
KR101027501B1 (ko) * | 2009-07-10 | 2011-04-06 | 쓰리에이로직스(주) | Rf 리더, 이의 오프셋 전압 보상 방법 및 이를 포함하는 rf 시스템 |
US20110041005A1 (en) * | 2009-08-11 | 2011-02-17 | Selinger Robert D | Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System |
US8077515B2 (en) * | 2009-08-25 | 2011-12-13 | Micron Technology, Inc. | Methods, devices, and systems for dealing with threshold voltage change in memory devices |
US20120008414A1 (en) * | 2010-07-06 | 2012-01-12 | Michael Katz | Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system |
US8737136B2 (en) * | 2010-07-09 | 2014-05-27 | Stec, Inc. | Apparatus and method for determining a read level of a memory cell based on cycle information |
KR101868332B1 (ko) * | 2010-11-25 | 2018-06-20 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치 |
-
2013
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010505215A (ja) * | 2006-09-27 | 2010-02-18 | サンディスク コーポレイション | セル集団分布による読み出しマージンを有するメモリ |
JP2009016028A (ja) * | 2007-06-28 | 2009-01-22 | Samsung Electronics Co Ltd | 変更された読み出し電圧を用いるマルチレベルセルを含む不揮発性メモリ装置及びシステム、並びにその動作方法 |
JP2010205328A (ja) * | 2009-03-02 | 2010-09-16 | Toshiba Corp | 半導体メモリ装置 |
JP2011165301A (ja) * | 2010-02-08 | 2011-08-25 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその読み出し方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016177860A (ja) * | 2015-03-20 | 2016-10-06 | エイチジーエスティーネザーランドビーブイ | フラッシュ性能を増大させる読み出しレベルグループ化 |
JP2017168089A (ja) * | 2016-02-11 | 2017-09-21 | シーゲイト テクノロジー エルエルシーSeagate Technology LLC | メモリの複数回の読出リトライの方法、有形の機械可読記録可能記憶媒体、デバイス、およびメモリの複数回の読出リトライのための装置 |
JP7091023B2 (ja) | 2016-02-11 | 2022-06-27 | シーゲイト テクノロジー エルエルシー | メモリの複数回の読出リトライの方法、有形の機械可読記録可能記憶媒体、デバイス、およびメモリの複数回の読出リトライのための装置 |
US9953709B2 (en) | 2016-09-06 | 2018-04-24 | Toshiba Memory Corporation | Semiconductor memory device and memory system |
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