JP2010530592A

JP2010530592A - メモリセルの読み取りレベル制御装置およびその方法

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Abstract

メモリセルの読み取りレベル制御装置およびその方法を開示する。本発明の一実施形態に係るメモリセルの読み取りレベル制御方法は、予め決められた電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信するステップと、受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成するステップと、生成された加算値のうちで最大値を有する基準レベルを基準レベルのうちから選択するステップと、選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップとを含む。

Description

本発明は、読み取りレベルに関し、より詳細には、フラッシュメモリセルに対する読み取り動作の実行時に、読み取られたメモリセルのデータに対するエラーを減らすことができるように読み取りレベルを制御するメモリセルの読み取りレベル制御装置およびその方法に関する。

フラッシュメモリにおいては、メモリセルの閾値電圧と予め設定された読み取りレベルを比較し、閾値電圧と読み取りレベルに基づいてメモリセルにプログラムされたデータを読み取る。

例えば、４ビットＭＬＣ（ＭｕｌｔｉＬｅｖｅｌＣｅｌｌ）方式のメモリセルの場合、メモリセルにプログラムされたデータを読み取るためには、メモリセルの閾値電圧と予め決められた１５個の読み取りレベルを比較してメモリセルにプログラムされたデータを読み取ることができる。

しかしながら、メモリセルの読み取りレベルによって読み取られたメモリセルのデータに対するエラーが増加するようになれば、データのエラーを訂正するためのＥＣＣ（ｅｒｒｏｒｃｏｎｔｒｏｌｃｏｄｅ）復号レベルを高めなければならないが、これは読み取り動作のレイテンシ（ｌａｔｅｎｃｙ）が長くなり、ＥＣＣ復号器に対する費用が増加するという問題がある。

また、データエラーの増加により、装置に対する寿命（ｌｉｆｅｔｉｍｅ）および格納されているデータの持続性（ｒｅｔｅｎｔｉｏｎ）などが低下するという問題がある。

メモリセルの読み取りレベル制御装置およびその方法は、これらの問題点を解決するためのものである。

本発明の一実施形態に係るメモリセルの読み取りレベル制御方法および装置は、最適な読み取りレベルを選択し、メモリセルから読み取られたデータのエラーを減少させることを目的とする。

また、本発明の一実施形態に係るメモリセルの読み取りレベル制御方法および装置は、メモリセルから読み取られたデータのエラーを減らして低いレベルのデータエラー訂正機能を用い、全体的なレイテンシを減らすことを目的とする。

さらに、本発明の一実施形態に係るメモリセルの読み取りレベル制御方法および装置は、メモリセルから読み取られたデータのエラーを減らし、装置に対する寿命および格納されているデータの持続性を向上させることを目的とする。

本発明の一実施形態に係るメモリセルの読み取りレベル制御方法は、予め決められた電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信するステップと、前記受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成するステップと、前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択するステップと、前記選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップとを含む。

このとき、前記メモリセルの読み取りレベルを制御するステップは、前記メモリセルの条件付き確率密度関数（ＣＰＤＦ：ＣｏｎｄｉｔｉｏｎａｌＰｒｏｂａｂｉｌｉｔｙＤｅｎｓｉｔｙＦｕｎｃｔｉｏｎ）の予め決められた開始電圧と前記選択された基準レベルが加えられた制御値で前記メモリセルの読み取りレベルを制御することができる。

このとき、前記メトリック値は、前記電圧レベル、前記基準レベル、および前記メモリセルのデータを区分するＣＰＤＦの予め決められた開始電圧に基づいて演算することができる。

このとき、前記加算値を生成するステップは、前記受信されたメトリック値のうちで前記受信信号のレベルおよび前記受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成することができる。

このとき、前記受信信号のレベルに相応する開始電圧は、前記受信信号のレベルがＥＣＣ復号（ｄｅｃｏｄｉｎｇ）されることによって生成することができる。

このとき、前記メモリセルの読み取りレベル制御方法は、予め決められた受信信号の個数に相応する周期の間に前記選択される基準レベルをアップデートするステップをさらに含むことができる。

本発明の他の一実施形態に係るメモリセルの読み取りレベル制御方法は、受信信号のレベルおよび基準レベルに基づいてアップデート用メトリック値を演算するステップと、予め決められた電圧レベルおよび前記基準レベルに基づいて演算されたメトリック値を、前記アップデート用メトリック値を用いてアップデートするステップと、前記アップデートされたメトリック値を受信するステップと、前記アップデートされたメトリック値のうちから前記受信信号のレベルに相応するアップデートされたメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成するステップと、前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択するステップと、前記選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップとを含む。

本発明の一実施形態に係るメモリセルの読み取りレベル制御装置は、メモリセル、予め決められた電圧レベル、および基準レベルに基づいて演算されたメトリック値を受信する受信部と、前記受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成する加算値演算部と、前記加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択する選択部と、前記選択された基準レベルに基づいて前記メモリセルの読み取りレベルを制御する制御部とを含む。

本発明の他の一実施形態に係るメモリセルの読み取りレベル制御装置は、メモリセル、受信信号のレベル、および基準レベルに基づいてアップデート用メトリック値を演算するアップデート演算部と、予め決められた電圧レベルおよび前記基準レベルに基づいて演算されたメトリック値を、前記アップデート用メトリック値を用いてアップデートするアップデート部と、前記アップデートされたメトリック値を受信する受信部と、前記アップデートされたメトリック値のうちで前記受信信号のレベルに相応するアップデートされたメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成する加算値演算部と、前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択する選択部と、前記選択された基準レベルに基づいて前記メモリセルの読み取りレベルを制御する制御部とを含む。

本発明の一実施形態に係るメモリセルの読み取りレベル制御装置を含むシステムを示すブロック図である。図１に示すメモリセルの読み取り制御装置の構成を示すブロック図である。図１に示すメモリセルの読み取りレベル制御装置の動作を説明するための一例を示す図である。図１に示すメモリセルの読み取りレベル制御装置の他の構成を示すブロック図である。図１に示すメモリセルの読み取りレベル制御装置のさらに他の構成を示すブロック図である。本発明の一実施形態に係るメモリセルの読み取りレベル制御方法を示すフローチャートである。本発明の一実施形態に係るメモリセルの読み取りレベル制御方法の他の一例を示すフローチャートである。本発明の一実施形態に係るメモリセルの読み取りレベル制御方法でメトリック値を生成する過程を示すフローチャートである。

以下、本発明に係る好ましい実施形態について、添付の図面を参照しながら詳細に説明する。

図１は、本発明の一実施形態に係るメモリセルの読み取りレベル制御装置を含むシステムを示すブロック図である。

図１を参照すれば、メモリセルの読み取りレベル制御装置を説明するためのシステムは、メモリ１１０と、レベル出力部１２０と、ＥＣＣ復号器１３０と、読み取りレベル制御装置１４０とを含む。

メモリ１１０は、データを格納するメモリセルを含み、読み取り動作に基づいてメモリセルの閾値電圧ＶＴＨを出力する。

このとき、メモリ１１０は、フラッシュメモリを含むことができる。

このとき、メモリ１１０は、ＭＬＣ方式のフラッシュメモリおよびＳＬＣ（ｓｉｎｇｌｅｌｅｖｅｌｃｅｌｌ）方式のフラッシュメモリなどを含むことができる。

このとき、メモリ１１０は、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリなどを含むことができる。

レベル出力部１２０は、予め決められた読み取りレベルまたは読み取りレベル制御装置によって制御された読み取りレベルＶ_ＲＤに基づいてメモリから出力された閾値電圧に対する受信信号のレベル

（以下[＊Ｖ_ＴＨ]とする）を出力する。

このとき、レベル出力部１２０は、所定の分解能を有する第２ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）を備え、第２ＡＤＣによって閾値電圧に対する受信信号のレベル[＊Ｖ_ＴＨ]を出力することができる。

ＥＣＣ復号器１３０は、レベル出力部１２０から出力された受信信号のレベル[＊Ｖ_ＴＨ]をＥＣＣ復号して受信信号のレベルに相応する開始電圧Ｖ_ＶＦを出力する。

ここで、開始電圧は、メモリセルにプログラムされたデータを区分するＣＰＤＦが始まる電圧である。４ビットＭＬＣの場合、プログラムされたデータが００００から１１１１まで１６個のＣＰＤＦが存在するため開始電圧は１６個となり、開始電圧は予め決められる。

本発明に係るメモリセルの読み取りレベル制御装置１４０は、レベル出力部１２０から出力された受信信号のレベル[＊Ｖ_ＴＨ]に基づいて読み取りレベルＶ_ＲＤを制御する。

このとき、読み取りレベル制御装置１４０は、レベル出力部１２０から出力された受信信号のレベル[＊Ｖ_ＴＨ]およびＥＣＣ復号器１３０から出力された受信信号のレベルに相応する開始電圧Ｖ_ＶＦに基づいて読み取りレベルＶ_ＲＤを制御することができる。

このとき、読み取りレベル制御装置１４０は、予め決められた電圧レベルおよび基準レベルＶ_Ｔ２Ｒ（図３を参照）に基づいて演算されたメトリック値を受信し、受信されたメトリック値を用いて予め決められた基準レベルのうちからいずれか１つを選択し、その選択された基準レベルによってメモリセルの読み取りレベルを制御することができる。

ここで、基準レベルＶ_Ｔ２Ｒは、ＣＰＤＦの開始電圧から読み取りレベルＶ_ＲＤまでの距離を示す予め決められたレベルである。

ここで、電圧レベルは、予め決められた分解能を有するＡＤＣ（第１ＡＤＣ）の出力レベルであり、電圧レベルの数は第１ＡＤＣの分解能によって異なり、第１ＡＤＣの分解能は状況によって異なるが、第１ＡＤＣの分解能は、レベル出力部１２０に備えられた第２ＡＤＣの分解能以上であることが好ましい。

このとき、第１ＡＤＣは、メモリセルのデータを区分するＣＰＤＦの数に基づいてＡＤＣの出力レベル数が予め決められた値よりも小さい低分解能（ｌｏｗ−ｒｅｓｏｌｕｔｉｏｎ）ＡＤＣであってもよく、任意のＡＤＣ出力レベルを有することができる。

ここで、低分解能ＡＤＣは、数式１を満たすＡＤＣである。

ＡＤＣの出力レベルの数／（セルに格納可能なビット数−１）＜８（数式１）

数式１で分かるように、低分解能ＡＤＣは、セルに格納可能なビット数によって異なることができる。

一例として、メモリセルが４ビットＭＬＣ方式のメモリセルの場合、低分解能ＡＤＣは１〜６ビット間のＡＤＣである。

他の一例として、メモリセルが２ビットＭＬＣ方式のメモリセルの場合、低分解能ＡＤＣは１〜４ビット間のＡＤＣである。

さらに他の一例として、メモリセルがＳＬＣ方式のメモリセルの場合、低分解能ＡＤＣは１ビットまたは２ビットＡＤＣである。

図２は、本発明の一実施形態に係るメモリセルの読み取りレベル制御装置に対する構成ブロック図である。

図２を参照すれば、メモリセルの読み取りレベル制御装置は、受信部２１０と、加算値演算部２２０と、選択部２３０と、制御部２４０とを含む。

受信部２１０は、予め決められた電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信する。

このとき、受信部２１０は、電圧レベル、基準レベル、およびメモリセルのデータを区分するＣＰＤＦの予め決められた開始電圧に基づいて演算されたメトリック値を受信することができる。

このとき、受信部２１０は、基準レベルおよび電圧レベルのうちで開始電圧それぞれに相応する電圧レベルと開始電圧それぞれの間の差に基づいて演算されたメトリック値を受信することができる。例えば、開始電圧Ｖ_ＶＦ１に該当するＣＰＤＦに４個の電圧レベルＶ１、Ｖ２、Ｖ３、およびＶ４が含まれると仮定すれば、開始電圧に相応する電圧レベルと開始電圧の間の差はＶ１−Ｖ_ＶＦ１、Ｖ２−Ｖ_ＶＦ１、Ｖ３−Ｖ_ＶＦ１、およびＶ４−Ｖ_ＶＦ１となり、受信部２１０は、基準レベルおよびＶ１−Ｖ_ＶＦ１、Ｖ２−Ｖ_ＶＦ１、Ｖ３−Ｖ_ＶＦ１、およびＶ４−Ｖ_ＶＦ１によって演算されたメトリック値を受信する。このとき、開始電圧および開始電圧に相応する電圧レベルはＣＰＤＦによって異なるが、ＣＰＤＦが異なっても開始電圧に相応する電圧レベルと開始電圧の間の差は同じであるため、演算されるメトリック値の数が少なくなることがある。

このとき、受信部２１０は、演算されたメトリック値が格納された格納手段からメトリック値を受信することができる。

このとき、受信部２１０は、電圧レベルおよび基準レベルの入力を受けて演算されたメトリック値を出力する論理回路からメトリック値を受信することができる。

このとき、受信部２１０は、演算されたメトリック値が格納された外部格納手段からメトリック値を受信することができる。

このとき、受信部２１０は、演算されたメトリック値のうちで予め決められたメトリック値別に加算演算が実行されたメトリック値を受信することができるが、これは、第１ＡＤＣの分解能がレベル出力部１２０に備えられた第２ＡＤＣの分解能よりも大きい場合に該当し、これについては図５で説明する。

加算値演算部２２０は、受信部２１０に受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成する。

このとき、加算値演算部２２０は、受信部２１０に受信されたメトリック値のうちで受信信号のレベルおよび受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成することができる。

このとき、加算値演算部２２０は、予め決められた個数、例えば１０００個の受信信号のレベルに相応するメトリック値の加算演算を基準レベル、例えばＶ_Ｔ２Ｒ１、Ｖ_Ｔ２Ｒ２、Ｖ_Ｔ２Ｒ３、およびＶ_Ｔ２Ｒ４それぞれに対して実行して４個の加算値を生成することができる。

選択部２３０は、加算値演算部２２０によって生成された加算値のうちで最大加算値を用いて基準レベルを選択する。すなわち、選択部２３０は、加算値が最大となる基準レベルを基準レベルのうちから選択する。

このとき、選択部２３０は、メトリック値が電圧レベルおよび基準レベルに基づいて演算された場合、数式２によって選択することができる。

ここで、

は選択された基準レベルを意味し、Ｋは予め決められた受信信号の個数を意味し、[＊Ｖ_ＴＨ]は受信信号のレベルを意味し、Ｖ_Ｔ２Ｒは予め決められた基準レベルを意味し、ａ（[＊Ｖ_ＴＨ]、Ｖ_Ｔ２Ｒ）は[＊Ｖ_ＴＨ]およびＶ_Ｔ２Ｒに相応するメトリック値を意味する。

このとき、選択部２３０は、メトリック値が電圧レベル、基準レベル、およびメモリセルのデータを区分するＣＰＤＦの予め決められた開始電圧に基づいて演算された場合、数式３によって選択することができる。

ここで、

は選択された基準レベルを意味し、Ｋは予め決められた受信信号の個数を意味し、[＊Ｖ_ＴＨ]は受信信号のレベルを意味し、Ｖ_ＶＦは受信信号のレベルに相応するＣＰＤＦの開始電圧を意味し、Ｖ_Ｔ２Ｒは予め決められた基準レベルを意味し、ａ（[＊Ｖ_ＴＨ]、Ｖ_ＶＦ、Ｖ_Ｔ２Ｒ）は[＊Ｖ_ＴＨ]、Ｖ_ＶＦおよびＶ_Ｔ２Ｒに相応するメトリック値を意味する。

このとき、選択部２３０は、予め決められた受信信号の個数に相応する周期の間に選択される基準レベルを選択することができる。

このとき、選択部２３０は、基準レベルそれぞれに対する現在の周期までの加算値と現在周期の加算値に基づいて選択される基準レベルを選択することができる。例えば、１０００個の受信信号の個数が１周期であり、現在周期までの受信信号の個数が９０００個であると仮定すれば、選択部２３０は、現在周期までの加算値と現在周期の加算値にそれぞれ予め設定されたウェイト（ｗｅｉｇｈｔ）、例えば９：１のウェイトを掛けた後、加算値が最大となる基準レベルを選択する。

制御部２４０は、選択部２３０によって選択された基準レベルに基づいてメモリセルの読み取りレベルを制御する。

このとき、制御部２４０は、メモリセルのデータを区分するＣＰＤＦの開始電圧と選択部２３０によって選択された基準レベルが加えられた制御値でメモリセルの読み取りレベルを制御することができる。すなわち、制御部２４０は、ＣＰＤＦそれぞれの開始電圧を知りうるため、開始電圧それぞれに読み取り実行によって発生することがあるエラーが最小となる基準レベルが加えられた電圧を用いてメモリセルの読み取りレベルを制御する。

このとき、制御部２４０は、数式４を用いてメモリセルの読み取りレベルを制御することができる。

ここで、Ｖ_ＲＤ ^{（ｎ、ｎ＋１）}はｎ番目のＣＰＤＦとｎ＋１番目のＣＰＤＦを区分する読み取りレベルを意味し、Ｖ_ＶＦ ^（ｎ）はｎ番目のＣＰＤＦの開始電圧を意味し、

は選択された基準レベルを意味する。

図３は、本発明の一実施形態により、図１に示す読み取りレベル制御装置１４０の動作を示す図である。

図３を参照しながら選択部２３０および制御部２４０に対する動作をさらに説明すれば、選択部２３０によって加算値が最大となる基準レベルＶ_Ｔ２Ｒが選択されれば、制御部２４０は、ｎ番目のＣＰＤＦの開始電圧Ｖ_ＶＦ ^（ｎ）に選択された基準レベルＶ_Ｔ２Ｒが加えられた値をｎ番目のＣＰＤＦとｎ＋１番目のＣＰＤＦを区分する読み取りレベルＶ_ＲＤ ^{（ｎ、ｎ＋１）}とし、ｎ＋１番目のＣＰＤＦの開始電圧Ｖ_ＶＦ ^{（ｎ＋１）}に選択された基準レベルＶ_Ｔ２Ｒが加えられた値をｎ＋１番目のＣＰＤＦとｎ＋２番目のＣＰＤＦを区分する読み取りレベルＶ_ＲＤ ^{（ｎ＋１、ｎ＋２）}としてメモリセルの読み取りレベルを制御する。

このように、本発明の一実施形態に係るメモリセルの読み取りレベル制御装置は、メモリからデータを読み取る時に発生することがあるエラーを減らすことができるように読み取りレベルを制御するため、正確なデータが得られる確率を高めることができる。

図４は、本発明の一実施形態により、図１に示すメモリセルの読み取りレベル制御装置の他の構成を示すブロック図である。

図４を参照すれば、メモリセルの読み取りレベル制御装置は、アップデート演算部４１０と、アップデート部４２０と、格納手段４３０と、受信部４４０と、加算値演算部４５０と、選択部４６０と、制御部４７０とを含む。

アップデート演算部４１０は、レベル出力部１２０から出力された受信信号のレベル[＊Ｖ_ＴＨ]に基づいてアップデート用メトリック値を演算する。

このとき、アップデート演算部４１０は、受信信号のレベルおよびＥＣＣ復号器１３０から出力された受信信号のレベルに相応する基準レベルに基づいてアップデート用メトリック値を演算することができる。

アップデート部４２０は、アップデート演算部４１０によって演算されたアップデート用メトリック値を受信し、受信されたアップデート用メトリック値を用いて格納手段４３０に格納されたメトリック値をアップデートする。

すなわち、アップデート部４２０は、予め決められた電圧レベルおよび基準レベルに基づいて演算し、格納手段４３０に格納されたメトリック値を、アップデート用メトリック値を用いてアップデートする。

受信部４４０は、格納手段４３０からアップデートされたメトリック値を受信する。

加算値演算部４５０は、レベル出力部１２０から出力された受信信号のレベルを受信し、受信部４４０に受信されたアップデートされたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成する。

このとき、加算値演算部４５０は、レベル出力部１２０から出力された受信信号のレベルおよびＥＣＣ復号器１３０から出力された受信信号レベルに相応する開始電圧を受信し、受信部４４０に受信されたアップデートされたメトリック値のうちで受信信号のレベルおよび受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成することができる。

選択部４６０は、加算値演算部４５０によって生成された加算値のうちで最大加算値を用いて基準レベルを選択する。すなわち、選択部４６０は、加算値が最大となる基準レベルを基準レベルのうちから選択する。

このとき、選択部４６０は、予め決められた受信信号の個数に相応する周期の間に選択される基準レベルをアップデートすることができる。

このとき、選択部４６０は、基準レベルそれぞれに対する以前周期までの加算値と現在周期の加算値に基づいて選択される基準レベルをアップデートすることができる。

制御部４７０は、選択部４６０によって選択された基準レベルに基づいてメモリセルの読み取りレベルを制御する。すなわち、制御部４７０は、メモリセルのデータを区分するＣＰＤＦの開始電圧と選択部４６０によって選択された基準レベルが加えられた制御値でメモリセルの読み取りレベルを制御する。

図５は、本発明の一実施形態による、図１に示すメモリセルの読み取りレベル制御装置のさらに他の構成を示すブロック図である。

ここで、図５は、メトリック値を演算するのに基礎となる第１ＡＤＣの分解能と受信信号のレベルを出力するレベル出力部１２０に備えられた第２ＡＤＣの分解能の差によって発生することがある問題を解決する。

図５を参照する。メモリセルの読み取りレベル制御装置は、比較部５１０と、マルチプレクサ（ＭＵＸ）５２０と、メトリック値加算部５３０と、をさらに含む。

比較部５１０は、第１ＡＤＣの分解能および第２ＡＤＣの分解能を比較する。すなわち、比較部５１０は、２つのＡＤＣの分解能の比較により、電圧レベルおよび基準レベルに基づいて演算されたメトリック値をそのまま用いるか、それとも加算演算が実行されたメトリック値を用いるかに対する制御信号を出力する。

メトリック値加算部５３０は、演算されたメトリック値、例えば格納手段に格納されたメトリック値または論理回路から出力されたメトリック値を受信することができる。そして、メトリック値加算部５３０は、受信されたメトリック値を比較部５１０から出力された制御信号に基づいて加算演算を実行することができる。

例えば、メトリック値加算部５３０が比較部５１０から２つのメトリック値の加算演算を実行する制御信号を受信すれば、受信されたメトリック値のうちで予め決められた２つのメトリック値別に加算演算を実行し、加算演算が実行されたメトリック値をマルチプレクサ５２０に出力する。

ここで、メトリック値加算部５３０は、比較部５１０から出力された制御信号に基づいて制御信号に相応する個数のメトリック値を加算演算し、加算演算が実行されたメトリック値が出力されるように構成される。すなわち、メトリック値加算部５３０は、制御信号によって２つのメトリック値を加算演算してもよいし、４つのメトリック値を加算演算してもよい。例えば、第１ＡＤＣの分解能と第２ＡＤＣの分解能が２ビットの差がある場合、一例として、メトリック値を演算するのに基礎となる第１ＡＤＣが６ビットＡＤＣであり、第２ＡＤＣが４ビットＡＤＣの場合、メトリック値加算部５３０は、比較部５１０から２ビット差に対する制御信号を受信して制御信号に相応する４つのメトリック値を加算演算して出力するようになる。

このとき、メトリック値加算部５３０は、比較部５１０から制御信号を受信するように構成したが、比較部５１０から制御信号を受信せずにメトリック値を受信して予め決められた個数のメトリック値の加算演算を実行するように構成することもできる。

マルチプレクサ５２０は、比較部５１０から出力された制御信号に基づいて格納手段に格納された、または、論理回路から出力されたメトリック値、およびメトリック値加算部５３０から出力された加算演算が実行されたメトリック値のうちのいずれか１つを出力して受信部に提供する。

すなわち、第１ＡＤＣの分解能と第２ＡＤＣの分解能が同じ場合、マルチプレクサ５２０は、格納手段に格納された、または論理回路から出力されたメトリック値を出力する。第１ＡＤＣの分解能と第２ＡＤＣの分解能が異なる場合、マルチプレクサ５２０は加算演算が実行されたメトリック値を出力する。

仮に、メトリック値加算部５３０が比較部５１０から出力された制御信号に基づいて受信されたメトリック値を出力できるか、または加算演算が実行されたメトリック値を出力できるように構成された場合には、マルチプレクサ５２０を備える必要がない。

図６は、本発明の一実施形態に係るメモリセルの読み取りレベル制御方法を示すフローチャートである。

図６を参照する。メモリセルの読み取りレベル制御方法は、予め決められた電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信する（Ｓ６１０）。

このとき、メトリック値は、電圧レベル、基準レベル、およびメモリセルのデータを区分するＣＰＤＦの開始電圧に基づいて演算することができる。

このとき、メトリック値は、基準レベルおよび電圧レベルのうちで開始電圧それぞれに相応する電圧レベルと開始電圧それぞれの間の差に基づいて演算することができる。

このとき、メトリック値は、演算されたメトリック値が格納された格納手段から受信することができる。

このとき、メトリック値は、電圧レベルおよび基準レベルに基づいてメトリック値は演算して出力する論理回路から受信することができる。

ここで、電圧レベルは、予め決められた分解能を有する第１ＡＤＣの出力レベルであり、第１ＡＤＣは、メモリセルのデータを区分するＣＰＤＦの数に基づいて第１ＡＤＣの出力レベル数が予め決められた値よりも小さい低分解能ＡＤＣであり、低分解能ＡＤＣは上述した数式１を満たすＡＤＣである。

このとき、メモリセルは、フラッシュメモリセルを含むことができ、フラッシュメモリセルは、ＭＬＣ方式のメモリセルおよびＳＬＣ方式のメモリセルを含むことができる。

メトリック値が受信されれば、受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値を選択し、選択されたメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成する（Ｓ６２０、Ｓ６３０）。

このとき、加算値は、受信されたメトリック値のうちで受信信号のレベルおよび受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行して基準レベルそれぞれに対して生成することができる。

ここで、受信信号のレベルに相応する開始電圧は、受信信号のレベルをＥＣＣ復号して生成する。

加算値が生成されれば、加算値のうちで最大値を有する加算値を用いて基準レベルを選択する（Ｓ６４０）。すなわち、基準レベルのうちで加算値を最大に生成する基準レベルを選択する。

このとき、選択される基準レベルは、予め決められた受信信号の個数に相応する周期の間にアップデートすることができる。

このとき、選択される基準レベルは、基準レベルそれぞれに対する以前周期までの加算値と現在周期の加算値に基づいてアップデートすることができる。

基準レベルが選択されれば、選択された基準レベルに基づいてメモリセルの読み取りレベルを制御する（Ｓ６５０）。

このとき、メモリセルの読み取りレベルは、メモリセルのデータを区分するＣＰＤＦの開始電圧と選択された基準レベルが加えられた制御値によって制御することができる。

図７は、本発明の他の一実施形態に係るメモリセルの読み取りレベル制御方法に対するフローチャートである。

図７を参照すれば、メモリセルの読み取りレベル制御方法は、受信信号のレベルに基づいてアップデート用メトリック値を演算する（Ｓ７１０）。

このとき、アップデート用メトリック値は、受信信号のレベルおよび受信信号のレベルがＥＣＣ復号によって出力された基準レベルに基づいて演算することができる。

アップデート用メトリック値が演算されれば、アップデート用メトリック値を用いてメトリック値をアップデートする（Ｓ７２０）。

例えば、メトリック値が格納手段に格納されている場合、アップデート用メトリック値を格納手段にアップデートして格納手段に格納されたメトリック値をアップデートする。

このとき、格納手段に格納されていたメトリック値は、予め決められた電圧レベルおよび基準レベルに基づいて演算されてもよく、電圧レベル、基準レベル、およびメモリセルのデータを区分するＣＰＤＦの開始レベルに基づいて演算されてもよい。

メトリック値がアップデートされれば、アップデートされたメトリック値を受信し、受信されたアップデートされたメトリック値のうちで受信信号のレベルに相応するメトリック値を選択し、選択されたメトリック値の加算演算を実行して基準レベルそれぞれに対する加算値を生成する（Ｓ７３０〜Ｓ７５０）。

このとき、加算値は、受信されたアップデートされたメトリック値のうちで受信信号のレベルおよび受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行して基準レベルそれぞれに対して生成すれることができる。

このとき、受信信号のレベルに相応するメモリセルのデータを区分するＣＰＤＦの開始電圧は、受信信号のレベルがＥＣＣ復号されて生成することができる。

加算値が生成されれば、加算値のうちで最大値を有する加算値を用いて基準レベルを選択する（Ｓ７６０）。

このとき、選択される基準レベルは、基準レベルそれぞれに対する以前周期までの加算値と現在周期の加算値に基づいてアップデートすることができる。例えば、以前周期までの受信信号の個数と現在周期の受信信号の個数の比率が９：１である場合、以前周期までの加算値および現在周期の加算値にそれぞれ予め設定されたウェイト、例えば９：１のウェイトを掛けた後、加算値が最大となる基準レベルを選択する。

基準レベルが選択されれば、選択された基準レベルに基づいてメモリセルの読み取りレベルを制御する（Ｓ７７０）。

図８は、本発明の一実施形態に係るメモリセルの読み取りレベル制御方法でメトリック値を生成する過程を示すフローチャートである。

ここで、図８は、メトリック値を演算するのに基礎となる電圧レベルに相応する第１ＡＤＣの分解能と受信信号のレベルを出力する第２ＡＤＣの分解能の差によって発生することがある問題を解決するためのものである。

図８を参照すれば、メトリック値を提供するために電圧レベル、すなわち第１ＡＤＣの出力レベルおよび基準レベルに基づいてメトリック値を演算する（Ｓ８１０）。

このとき、演算されたメトリック値は、格納手段に格納することができる。

演算されたメトリック値を提供するか否かを判断するために第１ＡＤＣの分解能および第２ＡＤＣの分解能を比較し、第２ＡＤＣの分解能が第１ＡＤＣの分解能よりも小さいか否かを判断する（Ｓ８２０）。

ステップＳ８２０の判断の結果、第２ＡＤＣの分解能が第１ＡＤＣの分解能よりも小さくなければ、すなわち第２ＡＤＣの分解能が第１ＡＤＣの分解能と同じであれば、ステップＳ８１０で演算されたメトリック値を提供する（Ｓ８５０）。

一方、ステップＳ８２０の判断の結果、第２ＡＤＣの分解能が第１ＡＤＣの分解能より小さければ、第２ＡＤＣの分解能および第１ＡＤＣの分解能の間の差に基づいて、ステップＳ８１０で演算されたメトリック値の加算演算を実行し（Ｓ８３０）、加算演算が実行されたメトリック値を提供する（Ｓ８４０）。

なお、本発明に係るメモリセルの読み取りレベル制御方法は、コンピュータにより実現される多様な動作を実行するためのプログラム命令を含むコンピュータ読取可能な記録媒体を含む。当該記録媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含むこともでき、記録媒体およびプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、光磁気ディスクのような磁気−光媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、記録媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光または金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コードを含む。前記したハードウェア要素は、本発明の動作を実行するために一以上のソフトウェアモジュールとして作動するように構成することができ、その逆もできる。

上述したように、本発明の好ましい実施形態を参照して説明したが、該当の技術分野において熟練した当業者にとっては、特許請求の範囲に記載された本発明の思想および領域から逸脱しない範囲内で、本発明を多様に修正および変更させることができることを理解することができるであろう。すなわち、本発明の技術的範囲は、特許請求の範囲に基づいて定められ、発明を実施するための最良の形態により限定されるものではない。

本発明の一実施形態に係るメモリセルの読み取りレベル制御装置およびその方法は、最適な読み取りレベルを選択してメモリセルから読み取られたデータのエラーを最小化することができる。

また、本発明は、メモリセルから読み取られたデータのエラーを減らして低いレベルのデータエラー訂正機能を用い、全体的なレイテンシを減らすことができる。

さらに、本発明は、メモリセルから読み取られたデータのエラーを減らし、装置に対する寿命および格納されているデータの持続性を向上させることができる。

１１０メモリ
１２０レベル出力部
１３０ＥＣＣ復号器
１４０読み取りレベル制御装置
２１０受信部
２２０加算値演算部
２３０選択部
２４０制御部
４１０アップデート演算部
４２０アップデート部
４３０格納手段
４４０受信部
４５０加算値演算部
４６０選択部
４７０制御部
５１０比較部
５２０マルチプレクサ（ＭＵＸ）
５３０メトリック値加算部

Claims

電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信するステップと、
前記受信されたメトリック値のうちで受信信号のレベルに相応するメトリック値の加算演算を実行して前記基準レベルそれぞれに対する加算値を生成するステップと、
前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択するステップと、
前記選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップと、
を含むことを特徴とするメモリセルの読み取りレベル制御方法。
前記メモリセルの読み取りレベルを制御するステップは、
制御値を使用するステップを含み、
前記制御値は、前記メモリセルのＣＰＤＦの開始電圧と前記選択された基準レベルを加えることにより得られることを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記メトリック値は、
前記電圧レベル、前記基準レベル、および前記メモリセルのデータを区分するＣＰＤＦの開始電圧に基づいて演算されることを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記メトリック値は、
前記基準レベルおよび、前記開始電圧それぞれに相応する電圧レベルと前記開始電圧それぞれとの間の差、に基づいて演算されることを特徴とする請求項３に記載のメモリセルの読み取りレベル制御方法。
前記加算値を生成するステップは、
前記受信信号のレベル値および前記受信信号のレベルに相応する開始電圧のメトリック値の加算演算を実行するステップを含むことを特徴とする請求項３に記載のメモリセルの読み取りレベル制御方法。
前記受信信号のレベルに相応する開始電圧は、
前記受信信号のレベルをＥＣＣ復号することにより生成されることを特徴とする請求項５に記載のメモリセルの読み取りレベル制御方法。
前記メモリセルの読み取りレベル制御方法は、
それぞれの周期における基準レベルを選択するステップをさらに具備し、
前記周期は、受信した信号の数に相応することを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記基準レベルを選択するステップは、
前記基準レベルそれぞれに対する現在周期までの加算値と現在周期の加算値に基づいて前記選択される基準レベルを選択するステップを含むことを特徴とする請求項７に記載のメモリセルの読み取りレベル制御方法。
第１ＡＤＣの出力レベルに相当する前記電圧レベルは、予め決められた分解能を有することを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記第１ＡＤＣは、多数の出力レベルを有する低分解能ＡＤＣであり、
前記多数の出力レベルは、前記メモリセルに格納可能なビット数に基づいて予め決められる値よりも小さいことを特徴とする請求項９に記載のメモリセルの読み取りレベル制御方法。
前記メモリセルの読み取りレベル制御方法は、
前記受信信号のレベルを出力する第２ＡＤＣの分解能と前記第１ＡＤＣの分解能を比較するステップと、
前記第２ＡＤＣの分解能が前記第１ＡＤＣの分解能よりも小さければ、全てのメトリック値を加算演算するステップと、
をさらに含み、
前記メトリック値を受信するステップは、
前記加算演算されたメトリック値を受信することを特徴とする請求項９に記載のメモリセルの読み取りレベル制御方法。
前記演算されたメトリック値を受信するステップは、
前記演算されたメトリック値が格納された格納部から前記メトリック値を受信するステップを含むことを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記メモリセルは、
フラッシュメモリセルを含むことを特徴とする請求項１に記載のメモリセルの読み取りレベル制御方法。
前記メモリセルは、
ＭＬＣ方式のメモリセルを含むことを特徴とする請求項１３に記載のメモリセルの読み取りレベル制御方法。
受信信号のレベルおよび基準レベルに基づいたメトリック値の第１セットを演算するステップと、
メトリック値の第２セットをアップデートするために、前記メトリック値の第１セットを用いるステップと、
前記アップデートされたメトリック値を受信するステップと、
アップデートされたメトリック値の加算演算を行い前記基準レベルそれぞれに対する加算値を生成するステップと、
前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択するステップと、
前記選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップと、
を含み、
前記メトリック値の第２セットは、予め決められた電圧レベルおよび前記基準レベルに基づいて演算され、
前記アップデートされたメトリック値は、前記受信信号のレベルに相応することを特徴とするメモリセルの読み取りレベル制御方法。
前記メトリック値の第１セットを演算するステップは、
前記受信信号のレベル、前記基準レベル、および前記メモリセルのデータを区分するＣＰＤＦの開始電圧に基づいて前記メトリック値の第１セットを演算するステップを具備し、
前記メトリック値の第２セットをアップデートするステップは、
前記メトリック値の第１セットを用いて前記メトリック値の第２セットをアップデートするステップを具備し、
前記メモリセルのデータは、前記受信信号のレベルに相応し、
前記メトリック値の第２セットは、前記電圧レベル、前記基準レベル、および前記メモリセルのデータを区分するＣＰＤＦの開始電圧に基づいて演算されることを特徴とする請求項１５に記載のメモリセルの読み取りレベル制御方法。
前記ＣＰＤＦの開始電圧は、
前記受信信号のレベルがＥＣＣ復号されて生成されることを特徴とする請求項１６に記載のメモリセルの読み取りレベル制御方法。
予め決められた電圧レベルおよび前記基準レベルに基づいて演算されたメトリック値を受信するステップと、
前記受信信号のレベルに相応するメトリック値の加算演算を行い前記基準レベルそれぞれに対する加算値を生成するステップと、
前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択するステップと、
前記選択された基準レベルに基づいてメモリセルの読み取りレベルを制御するステップと、
を含むことを特徴とするメモリセルの読み取りレベル制御方法を実行させるためのプログラムを記録するコンピュータ読み取り可能な記録媒体。
メモリセルと、
予め決められた電圧レベルおよび基準レベルに基づいて演算されたメトリック値を受信する受信部と、
受信信号のレベルに相応するメトリック値の加算演算を行い前記基準レベルそれぞれに対する加算値を生成する加算値演算部と、
前記加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択する選択部と、
前記選択された基準レベルに基づいて前記メモリセルの読み取りレベルを制御する制御部と、
を含むことを特徴とするメモリセルの読み取りレベル制御装置。
第１ＡＤＣをさらに具備し、
前記電圧レベルは、前記第１ＡＤＣの出力レベルに対応することを特徴とする請求項１９に記載のメモリセルの読み取りレベル制御装置。
前記受信信号のレベルを出力する第２ＡＤＣの分解能と第１ＡＤＣの分解能を比較する比較部と、
前記第２ＡＤＣの分解能が前記第１ＡＤＣの分解能よりも小さければ、すべてのメトリック値の加算演算を行うメトリック値加算部と、
をさらに含み、
前記受信部は、
前記加算されたメトリック値を受信することを特徴とする請求項２０に記載のメモリセルの読み取りレベル制御装置。
格納手段をさらに含み、
前記受信部は、前記計算されたメトリック値が格納されている格納部から前記メトリック値を受信することを特徴とする請求項１９に記載のメモリセルの読み取りレベル制御装置。
前記メモリセルは、フラッシュメモリセルを含み、
前記フラッシュメモリセルは、ＭＬＣメモリセルおよびＳＬＣメモリセル群のうちのいずれか１つであることを特徴とする請求項１９に記載のメモリセルの読み取りレベル制御装置。
メモリセルと、
受信信号のレベルおよび基準レベルに基づいてメトリック値の第１セットを演算するアップデート演算部と、

メトリック値の第２セットをアップデートするために、前記メトリック値の第１セットを用いるアップデート部と、
前記アップデートされたメトリック値を受信する受信部と、
アップデートされたメトリック値の加算演算を行い前記基準レベルそれぞれに対する加算値を生成する加算演算部と、
前記生成された加算値のうちで最大値を有する基準レベルを前記基準レベルのうちから選択する選択部と、
前記選択された基準レベルに基づいて前記メモリセルの読み取りレベルを制御する制御部と、
を含み、
前記メトリック値の第２セットは、予め決められた電圧レベルおよび前記基準レベルに基づいて演算され
前記アップデートされたメトリック値は、前記受信信号のレベルに相応する
ことを特徴とするメモリセルの読み取りレベル制御装置。
ＥＣＣ復号器をさらに含み、
前記メトリック値の第２セットは、前記電圧レベル、前記基準レベル、および前記メモリセルのデータを分離するＣＰＤＦの開始電圧値に基づいて計算され、
前記ＥＣＣ復号器は、前記受信信号のレベルを復号することによって前記ＣＰＤＦの値の開始電圧を生成することを特徴とする請求項２４に記載のメモリセルの読み取りレベル制御装置。