JP6556423B2 - 読み取り電圧適応のための補償ループ - Google Patents
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Description
[0007]図1〜6は、デジタル適応補償ループを利用する公称の読み取り電圧の変動を補償するためのシステムおよび方法の実施形態を示す。フラッシュデバイスの公称の読み取り電圧におけるシフトまたはオフセットは、結果としてフラッシュメモリ構成部品に基づくディスクドライブおよび他の記憶システムの性能を劣化させ寿命を短くする。一部の実施形態において、(あらかじめ保存されたオフセットデータを必要としない)完全に盲目的な補償スキームにより異なるページ、ブロック、またはダイにわたって読み取り電圧の変動が調整される。さらに、あらかじめ保存された値を必要とせずに、ページまたはブロックの組に対するオフセットを自動的に取得するように補償ループが有効にされるので取得時間を制御することができる。
102 フラッシュデバイス
104 デコーダ
106 マッピングモジュール
108 適応ループ
110 電圧補償器
112 LLR計算モジュール
200 方法
Claims (20)
- フラッシュデバイスの公称読み取り電圧を調整するためのシステムであって、
N回の読み取りを実行するように構成されたフラッシュデバイスであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有し、前記N回の読み取りが前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成する、フラッシュデバイスと、
前記N回の読み取りによって生成された前記Nビットのデジタルパターンを受け取るように構成され、前記Nビットのデジタルパターンを符号付き表現にマッピングするようにさらに構成されたマッピングモジュールと、
前記符号付き表現および適応ステップサイズに基づく数値調整に従って前記公称の読み取り電圧の調整を行うように構成された電圧補償器と
を備えるシステム。 - 前記フラッシュデバイスが前記N回の読み取りに関連づけられた前記Nビットのデジタルパターンを生成するように構成されたフラッシュ・アナログ・デジタル変換器を含む、請求項1に記載のシステム。
- 選択された数のメモリサイクルが発生した後、または読み取り障害が発生した後、公称読み取り電圧を調整するように構成された請求項1または2に記載のシステム。
- 前記マッピングモジュールから前記符号付き表現を受け取るように構成された適応ループをさらに備え、
前記適応ループは、前記符号付き表現の大きさおよび符号に基づいて1つまたは複数の数値調整を適応的に行うようにさらに構成され、
前記公称の読み取り電圧の調整が、前記適応ループからの前記1つまたは複数の数値調整を利用して決定されることからなる、請求項1〜3のいずれかに記載のシステム。 - フラッシュデバイスの公称読み取り電圧を調整するためのシステムであって、
N回の読み取りを実行するように構成されたフラッシュデバイスであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有し、前記N回の読み取りが前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成する、フラッシュデバイスと、
前記N回の読み取りによって生成された前記Nビットのデジタルパターンを受け取るように構成されたマッピングモジュールであって、前記Nビットのデジタルパターンを符号付き表現にマッピングするようにさらに構成されたマッピングモジュールと、
前記マッピングモジュールから前記符号付き表現を受け取るように構成された適応ループであって、前記符号付き表現の大きさおよび符号に基づいて1つまたは複数の数値調整を適応的に行うようにさらに構成された適応ループと、
前記適応ループからの前記1つまたは複数の数値調整に基づいて電圧調整を行うように構成された電圧補償器と、
調整された前記符号付き表現に基づいて対数尤度比を決定するように構成された計算モジュールと
を備えるシステム。 - 前記対数尤度比(LLR)が、
LLR=K(y)×y
によって決定され、ここで、yは前記調整された符号付き表現であり、K(y)はyに基づく定数である、請求項5に記載のシステム。 - yがゼロより小さくない場合は、K(y)=Kpであり、
yがゼロより小さい場合は、K(y)=Knであり、
ここで、KpおよびKnは選択された定数である、請求項6に記載のシステム。 - KpおよびKnが、yに対する値の分布を利用して決定される、請求項7に記載のシステム。
- 読み取り障害が発生した後、公称読み取り電圧を調整するように構成された請求項5〜8のいずれかに記載のシステム。
- 前記フラッシュデバイスが、前記N回の読み取りに関連づけられた前記Nビットのデジタルパターンを生成するように構成されたフラッシュ・アナログ・デジタル変換器を含む、請求項5〜9のいずれかに記載のシステム。
- 前記符号付き表現が3ビットの符号付き2進表現を含む、請求項5〜10のいずれかに記載のシステム。
- 少なくとも読み取り再試行経路の一部を含む請求項5〜11のいずれかに記載のシステム。
- フラッシュデバイスの公称読み取り電圧を調整する方法であって、
N回の読み取りを実行するステップであって、前記N回の読み取りのそれぞれが初期の公称の読み取り電圧からの選択された電圧オフセットを有する、ステップと、
前記選択された電圧オフセットに関連づけられたNビットのデジタルパターンを生成するステップと、
前記Nビットのデジタルパターンを符号付き表現にマッピングするステップと、
前記符号付き表現および適応ステップサイズに基づいて電圧調整を行うステップと
を含む方法。 - 前記符号付き表現の大きさおよび符号に基づいて1つまたは複数の数値調整を適応的に行うステップをさらに含み、
前記電圧調整が、前記1つまたは複数の数値調整を利用して決定されることからなる、請求項13に記載の方法。 - 選択された数のメモリサイクルと読み取り障害とのうちの少なくとも一方を検出するステップをさらに含む請求項13または14に記載の方法。
- 前記Nビットのデジタルパターンが、フラッシュ・アナログ・デジタル変換器からの出力である、請求項13〜15のいずれかに記載の方法。
- 調整された前記符号付き表現に基づいて対数尤度比を決定するステップをさらに含む請求項13〜16のいずれかに記載の方法。
- 前記対数尤度比(LLR)が、
LLR=K(y)×y
によって決定され、ここで、yは前記調整された符号付き表現であり、K(y)はyに基づく定数である、請求項17に記載の方法。 - yがゼロより小さくない場合は、K(y)=Kpであり、
yがゼロより小さい場合は、K(y)=Knであり、
ここで、KpおよびKnは選択された定数である、請求項18に記載の方法。 - KpおよびKnが、yに対する値の分布を利用して決定される、請求項19に記載の方法。
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