KR102180452B1 - 판독 전압 적응을 위한 보상 루프 - Google Patents

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Abstract

본 발명은 플래시 디바이스의 공칭 판독 전압 변화에 대한 시스템 및 방법에 관한 것이다. N개의 판독들은 각각 초기 판독 전압으로부터의 선택된 전압 오프셋에서 수행된다. 선택된 전압 오프셋들과 연관되는 N 비트 디지털 패턴은 N개의 판독들에 대해 생성된다. N개의 판독들에 의해 생성되는 N 비트 디지털 패턴은 부호있는 표현에 매핑된다. 부호있는 표현에 기초한 전압 조정은 플래시 디바이스의 비트 에러레이트를 감소시키기 위해 공칭 판독 전압의 변화를 적어도 부분적으로 보상하도록 적응된다.

Description

판독 전압 적응을 위한 보상 루프{COMPENSATION LOOP FOR READ VOLTAGE ADAPTATION}
본 발명은 플래시 디바이스(flash device)들 및 플래시 디바이스들에 대한 전압 레벨들을 제어하는 분야에 관한 것이다.
플래시 디바이스들은 보존(retention), 기입 내구력(write endurance) 또는 다른 요인들에 의해 발생하는 플래시 셀들의 공칭 전압(nominal voltage)의 드리프트(drift) 또는 다른 변화들을 겪을 수 있다. 그와 같은 경우들에서, 아날로그 전압 정류기들로 최적 판독 전압의 대응하는 변화를 검출하거나 이에 대해 정정하는 것이 가능하지 않다. 이와 같이, 공칭 전압은 오프셋(offset)되고 무작위 변화들은 플래시 저장 시스템 성능 및 수명을 저하시킬 수 있다.
본 발명의 목적은 상술한 문제를 해결하는 것이다.
본 발명의 하나의 실시예는 판독 전압 오프셋들을 추적함으로써 공칭 전압 변화를 보상하는 시스템을 포함한다. 선택된 시간에 또는 미리 결정된 이벤트의 발생 시에, 플래시 디바이스는 N개의 판독들을 실행하도록 구성된다. N개의 판독들의 각각은 초기 공칭 판독 전압으로부터 선택된 전압 오프셋에서 실행된다. 이 공칭 전압은 결과적인 비트 에러 레이트(error rate)가 플래시 디바이스 수명의 다양한 단계들에서 감소되는 것을 보장하도록 계속해서 추적된다. N개의 판독들은 선택된 전압 오프셋들과 연관되는 각각의 N 비트 디지털 패턴을 생성한다. 매핑 모듈은 N개의 판독들에 의해 생성되는 N 비트 디지털 패턴을 수신하도록 구성된다. 매핑 모듈은 N 비트 디지털 패턴을 부호있는 표현에 매핑하도록 더 구성된다. 전압 보상기는 공칭 전압의 결정론 그리고 무작위의 변화들을 적어도 부분적으로 보상하기 위해 관찰되는 부호있는 표현의 통계치에 기초하여 공칭 판독 전압에 전압 조정을 제공하도록 구성된다.
상술한 일반적 설명 및 다음의 상세한 설명 이 둘 모두는 본 발명을 반드시 제한하는 것으로 이해되어서는 안 된다. 명세서에 통합되고 이의 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시한다.
본 발명의 실시예들은 첨부 도면들을 참조함으로써 당업자에 의해 더 양호하게 이해될 수 있다.
도 1은 본 발명의 하나의 실시예에 따라, 공칭 판독 전압 변화를 보상하는 시스템을 도시하는 블록도이다.
도 2는 본 발명의 하나의 실시예에 따라, 관심 최하위 비트(least significant bit; LSB) 존(zone)을 도시하는 제 1 그래프 및 2개의 관심 최상위 비트(most significant bit; MSB) 존들을 도시하는 제 2 그래프를 포함하는 도면이다.
도 3은 본 발명의 하나의 실시예에 따라, 시스템의 적응 루프를 도시하는 블록도이다.
도 4는 본 발명의 하나의 실시예에 따라, 2개의 관심 최상위 비트(MSB) 존들을 도시하는 그래프를 포함하고, 여기서 디지털 패턴들은 제 1 관심 MSB 존 및 제 2 관심 MSB 존에 할당되는 도면이다.
도 5는 본 발명의 하나의 실시예에 따라, 제 1 관심 MSB 존에 해당하는 공칭 전압들에 대해 제 1 적응 경로를 그리고 제 2 관심 MSB 존에 해당하는 공칭 전압들에 대해 제 2 적응 경로를 적용하도록 구성되는 시스템의 적응 루프를 도시하는 블록도이다.
도 6은 본 발명의 하나의 실시예에 따라, 공칭 판독 전압 변화를 보상하는 방법을 도시하는 흐름도이다.
이제 첨부 도면들에 도시되어 있는 개시된 실시예들에 대해 상세하게 언급할 것이다.
도 1 내지 도 6은 디지털 적응형 보상 루프를 사용하여 공칭 판독 전압 변화들을 보상하는 시스템 및 방법의 실시예들을 도시한다. 플래시 디바이스의 공칭 판독 전압에서의 시프트(shift)들 또는 오프셋들은 결과적으로 플래시 메모리 구성요소들에 기초하는 디스크 드라이버들 및 다른 저장 시스템들의 성능을 저하시키고 수명을 감소시킨다. 일부 실시예들에서, 완전한 블라인드식 보상 방식(미리 저장된 오프셋 데이터를 요구하지 않는)은 상이한 페이지들, 블록들 또는 다이(die)들에 걸친 판독 전압 변화들에 대해 조정된다. 게다가, 보상 루프가 미리 저장된 값들을 요구하지 않고 페이지들 또는 블록들에 대한 오프셋들을 자동으로 획득하는 것이 가능하기 때문에 획득 시간이 제어될 수 있다.
도 1에 도시된 바와 같은 하나의 실시예에서, 플래시 디바이스(102)에 대한 공칭 판독 전압 변화들을 보상하는 시스템(100)은 적어도 2개의 판독 경로들을 포함한다. 보상 루프가 가능하지 않으면, 플래시 디바이스(102)는 소프트 또는 하드 에러 정정 코딩(error correction coding; ECC) 디코터와 같은 디코더(104)를 링크하는 정상 링크 경로를 사용하여 판독들을 수행하도록 구성되나, 이로 제한되지 않는다. 일부 실시예들에서, 디코더(104)는 저밀도 패리티 체크(low-density parity-check; LDPC) 디코더이다. 정상 판독 경로는 디지털 보상 루프의 출력을 사용하여 추적되는 공칭 판독 전압을 사용한다.
일부 실시예들에서, 보상 루프는 판독 채널의 판독-재시도 경로와 통합된다. 다른 실시예들에서, 보상 루프는 판독-재시도 경로와는 별개인 또는 상기 경로를 대신하는 보상 경로에 있을 수 있다. 따라서 보상 루프는 스타트업(startup), 판독 실패 또는 오프셋 검출과 같은 미리 결정된 이벤트가 발생할 때 가능하지만 이로 제한되지 않는다. 일부 실시예들에서, 보상 루프는 주기적으로, 수동으로, 또는 선택된 수효의 프로그램/삭제 메모리 사이클들이 발생한 후(예를 들어, 매 2000 P/E 사이클들)와 같은 하나 이상의 선택 또는 프로그램된 시간들에서 가능하다.
보상 루프가 가능할 때, 플래시 디바이스(102)는 선택된 수의 판독들, N개의 판독들을 수행하도록 구성된다. N개의 판독들의 각각은 플래시 디바이스(102)의 초기 공칭 판독 전압으로부터 각각의 전압 오프셋에서 수행된다. 플래시 디바이스(102)는 선택된 수의 비트들을 가지는 N개의 판독들에 대한 디지털 패턴을 출력하도록 더 구성된다. 일부 실시예들에서, 판독들의 수는 출력 디지털 패턴 내의 비트들의 수와 같다(즉, N개의 판독들 = N 비트 패턴). 일부 실시예들에서, 플래시 디바이스(102)는 플래시 아날로그-대-디지털 변환기(analog-to-digital convertor; ADC)와 같이, N개의 판독 재시도들에 N 비트 패턴을 제공하도록 구성되는 ADC를 더 포함한다.
N 비트 패턴은 선택된 전압 오프셋들의 패턴과 연관된다. 일부 실시예들에서, N 비트 패턴은 상기 수의 인스턴스들을 나타내는 0들의 시퀀스를 포함하고, 여기서 셀의 공칭 전압은 N 비트 시퀀스를 완성하기 위해 0들에 후속하는 판독 전압의 좌측에 있다. 예를 들어, 4개의 판독-4 비트 구성에서, 각각의 판독의 결과는 다음의 출력 결과들 중 하나일 것이다: "0000", "0001", "0011", "0111" 및 "1111". 이 간소화된 표현으로 신속한 변환이 가능한데 왜냐하면 공칭 전압은 판독 전압들과 동시에 비교될 수 있기 때문이다. 게다가, 후속하는 비트 패턴들은 무효 패턴들의 검출을 간소화한다(예를 들어, "0101").
시스템(100)은 N개의 판독들과 연관되는 N 비트 패턴을 수신하도록 구성되는 매핑 모듈(106)을 더 포함한다. 매핑 모듈(106)은 N 비트 패턴들의 각각을 공칭 전압의 부호가 있는 M 비트 표현에 매핑하도록 더 구성된다. 일부 실시예들에서, 부호가 있는 M 비트 이진 표현은 3 비트 부호있는 표현이다. 일부 실시예들에서, 매핑 모듈(106)은 가장 근접한 유효 패턴에 대한 대응하는 Hamming 거리가 선택된 문턱값보다 더 작은 경우 가장 가까운 유효 패턴에 매핑함으로써 무효 패턴들을 처리하도록 더 구성된다. 대응하는 Hamming 거리가 선택된 문턱값보다 더 작지 않으면, 매핑 모듈(106)은 무효 패턴을 삭제(erasure)로서 선택하도록 더 구성될 수 있다. 일부 실시예들에서, 매핑 모듈(106)은 삭제 패턴의 각각의 로그-우도비(log-likelihood ratio; LLR)를 선택된 값으로 세팅하도록(예를 들어, LLR = 0) 더 구성된다.
시스템(100)은 각각의 셀의 N개의 판독들에 대응하는 부호있는 표현(signed representation)에 수치 조정들(λ)을 적응적으로 제공하도록 구성되는 적응 루프(108)를 더 포함한다. 수치 조정들(λ)은 정상 판독 경로 및 판독 재시도/보상 경로의 공칭 판독 전압에 전압 조정을 제공하기 위해 조정 가능 DC원과 같은 전압 보상기(110)에 의해서 이용된다. 일부 실시예들에서, 적응 루프(108)는 플래시 디바이스의 공칭 판독 전압을 충분히 감소된 비트 에러 레이트에 대응하는 값으로 락킹(locking)하도록 구성된다.
전압 보상기(110)는 판독 기준 전압들(VA, VB 및 VC)을 추적하기 위해 다수의 셀 판독들에 대한 수치 조정(λ)을 모니터링한다. 일부 실시예들에서, 판독 기준 전압들(VA, VB 및 VC)은 최적의 값들 또는 충분히 감소된 비트 에러 레이트와 연관되는 값들이다. LSB 기준 전압(VB) 보상의 경우, λ>1이라면, 판독 전압이 1 전압 스텝만큼 감소하고 λ<0라면 VB이 1 전압 오프셋 스텝만큼 증가한다. MSB 기준 전압 보상들의 경우 λA는 VA를 제어하고 λC는 VC를 제어한다. 실제로, λA는 λC와 동일하게 세팅될 수 있고 이 경우 VA 및 VC는 서로 일치된다.
도 2 내지 도 5는 관심 최상위 비트(most significant bit; MSB) 및 최하위 비트(least significant bit; LSB) 존들 및 MSB 및 LSB 블록들 또는 페이지들을 처리하도록 설계되는 적응 루프들(108)을 도시한다. 도 2에 도시된 바와 같이, 일반적으로 상태 "00" 및 상태 "01" 사이에 위치되는 하나의 관심 LSB존이 있고 "11" 및 "01"(즉, 하위 상태들) 사이에 하나 그리고 상태들 "00" 및 "10"(즉, 상위 상태들) 사이에 다른 하나가 있는 2개의 관심 MSB 존들이 있다. 도 3은 LSB 상태들에 대해 구성되는 적응 루프(108)를 도시한다. 일부 실시예들에서, 시스템(100)은 LSB 및 MSB 존들에 대한 전압 조정들을 발생시키기 위해 도 3에 도시된 적응 루프(108)를 이용함으로써 간소화된다. 이렇게 함으로써 덜 복잡한 시스템(100)이 제공된다; 그러나, 각각의 저압 조정들(VA(하위 MSB), VB(LSB) 및 VC(상위 MSB))에 의해 관심 LSB 및 MSB 존들의 각각을 독자적으로 조정함으로써 더 양호한 성능이 달성될 수 있다.
도 3에 도시된 적응 루프(108)는 N개의 판독들과 연관되는 부호있는 표현(X)에 초기 수치 조정(λold)을 가하도록 구성된다. 일부 실시예들에서, 초기 수치 조정(λold)은 디폴트 또는 미리 결정된 초기 값(예를 들어, 0)에서 초기화된다. 일부 실시예들에서, 초기 수치 조정(λold)은 선택된 블록들 또는 블록들의 세트들에 대한 하나 이상의 미리 저장된 값들에서 개시된다. 적응 루프(108)는 부호있는 표현(y)의 조정된 값에 기초하여 연속 수치 조정들(λnew)을 결정하도록 더 구성된다. 일부 실시예들에서 수치 조정(λ)은 다음의 식에 따라 결정된다: λnew = λold + μ*sgn(y), 여기서 μ는 적응 스텝 크기이고, λnew 는 |y| ≤ T인 경우에만 조정되고, T는 선택된 문턱값이다.
도 4는 MSB 페이지들 또는 블록들에 대한 상이한 관심 존들을 도시한다. 제 1 존(R_select = 0)은 하위 MSB 상태들 "11" 및 "01" 및 제 2 존(R_select = 1)은 상위 MSB 상태들 "00" 및 "10"와 연관된다. 모든 다른 영역들(R_select = 2)은 신뢰 가능하거나 LSB 페이지들 또는 블록들에 속하고, 따라서 MSB 페이지들 또는 블록들에 대해 R_select = 2에 해당하는 전압들은 무시될 수 있다. 일부 실시예들에서, 도 5에 도시된 바와 같이, 적응 루프(108)는 상이한 적응 경로들을 가지는 R_select = 1 입력들 및 R_select = 2를 처리하도록 설계된다. 일부 실시예들에서, 각각의 적응 경로는 각각의 수치 조정(λA 및 λC) 및 각각의 적응 스텝 크기(μA 및 μB)를 가진다. 관심 LSB 존 및 관심 MSB 존들의 각각에 대한 상이한 적응 루프들을 가능하게 함으로써 비트 에러 레이트가 더욱 양호하게 감소되는 것을 달성하는 것이 가능한데 왜냐하면 공칭 판독 전압 조정들(VA, VB 및 VC)은 각각의 관심 존에 테일러링(tailoring)된다.
일부 실시예들에서, 적응 루프(108)는 LLR 값들의 분포 내의 0 교차 지점을 공칭 판독 전압으로 가져오도록 더 구성된다. 일부 실시예들에서, 보상 루프는 시간의 경과에 따라 페이지 또는 블록당 오프셋 변화들을 추적하도록 더 구성된다. 보상 루프는 판독-재시도 모드 동안 또는 선택된 시간들에서 가능할 수 있다(상술한 바와 같이). 일부 실시예들에서, 선택된 시간들(예를 들어, 주기적으로, 유휴 순간들, 가동 등)에서의 보상 루프가 선택된 블록들 또는 페이지들 동안 판독 전압을 제어하거나 내구력 또는 전압 보존에 대한 테스트를 가능하게 하는 것이 유용하다.
일부 실시예들에서, 보상 루프가 판독 채널의 판독 재시도 경로와 통합되는 경우(도 1을 참조하라), LLR 계산 모듈(112)은 N개의 판독들과 연관되는 조정되는 부호있는 표현 값들(y)을 수신하도록 구성된다. LLR 계산 모듈(112)은 조정된 값들(y)에 기초하여 LLR 값들을 결정하도록 더 구성된다. 일부 실시예들에서, LLR 값들은 N개의 판독들에 대해 다음의 식들에 따라 결정된다: LLR = K(y)*y, 여기서 K(y)는 조정된 값들(y)에 기초한 상수이다. 일부 실시예들에서, K(y)는 y≥0일 때 K(y)=Kp이고 y≤0일 때 K(y)=Kn이도록 제 1 상수(Kp) 및 제 2 상수(Kn)를 포함하는 적어도 2개의 상수들을 특징으로 한다. 상수들 (Kp) 및 (Kn)은 다양한 관심 상태들의 분포에 기초하여 선택된다. 일부 실시예들에서, LSB 블록들 또는 페이지들에 대해, 상태 "00" 및 상태 "01" 사이의 구분이 행해지고 Kp 및 Kn은 각각의 상태의 각각의 분포에 기초하여 선택된다. MSB 블록들 또는 페이지들에 대해, 상태들 "11" 및 "01"(즉, 하위 상태들) 및 상태들 "00" 및 "10"(즉, 상위 상태들) 사이에서 유사한 구분 및 선택이 행해진다. 따라서, LLR 계산 모듈(112)는 원 비트 에러 레이트(bit error rate; BER)에 대한 관심 테일(tail)들에 대응하는 6개의 Kp, Kn 이득 값들, 즉 상태들 "11" 및 "01"(하위 MSB 상태들), 상태들 "01" 및 "00"(LSB 상태들) 및 상태들 "00" 및 "10"(상위 MSB 상태들) 중의 각각의 좌측 및 우측 테일들을 이용한다. 일부 실시예들에서, 6개의 Kp, Kn 이득들은 LLR 계산을 더 간소화하기 위해 감소된 세트에 있을 수 있다.
일부 실시예들에서, Kp 또는 kn 값들은 조정된 (y) 값들이 분포를 이용하여 결정된다. 하나 이상의 양 및 음 값들(V)의 분포들은 Kp 또는 Kn을 선택하는데 이용된다. V=2인 실시예를 고려하자. y=+2 및 y=-2일 때 수 N(2)의 히트(hit)들은 선택된 시간 윈도 내에서 계수되고 선택된 계수 문턱값(Th)과 비교된다. 그리고 나서 N(2) > Th라면, Kp=1이고, 그렇지 않으면 Kp=2이다. 유사하게 N(-2) > Th라면, Kn=1이고, 그렇지 않으면 Kn=2이다. 상기 실시예는 Kp 및 Kn 상수들을 선택하는 개념을 설명한다. 따라서, 사용되는 값들은 예들로서 의도되어 본 발명을 제한하지 않는다.
일부 실시예들에서, 판독 재시도(및 LLR 생성) 경로로 보상 루프를 통합함으로써 LLR 결정에서의 자동 오프셋 보상이 가능해지는데, 왜냐하면 보상 루프가 원 BER을 감소시키는 오프셋에 맹목적으로 수렴하는 것이 가능하기 때문이다. 일부 실시예들에서, 보상 루프는 선택된 페이지들 또는 블록들에 대한 판독 전압들을 추적하도록 구성되는 제어기를 더 포함하거나 상기 제어기와 통신 상태에 있다. 따라서, 보상 루프는 보존 테스팅 및 보존 전압 시프트 검출에 사용될 수 있다.
상술한 매핑 모듈(106), 적응 루프(108) 및 LLR 계산 모듈(112)은 본원에서 기술되는 기능들 또는 단계들을 수행할 수 있는 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 결합된 또는 별개의 구성을 포함한다. 일부 실시예들에서, 시스템(100)의 상술한 구성요소들 중 임의의 구성요소는 반송 매체로부터의 프로그램 명령들을 실행하도록 구성되는 하나 이상의 프로세서들에 의해 구현된다. 일부 실시예들에서, 전자 회로소자가 더 이용된다. 시스템(100)의 상기 구성요소들을 구현하는데 무엇보다도, 많은 하드웨어, 소프트웨어 및 펌웨어 결합들이 고려된다. 따라서, 본원에서 기술되는 실시예들 중 어느 것도 제한하는 것들로 해석되어서는 안 된다.
도 6은 플래시 디바이스(102)의 공칭 판독 전압의 변화들을 보상하는 방법(200)의 하나의 예를 도시하는 흐름도이다. 시스템(100)은 방법(200)을 명시하고 시스템(100) 또는 방법(200)의 실시예들에 관하여 기술되는 모든 단계들 또는 특징들은 시스템(100) 및 방법(200) 모두에 적용 가능하다. 그러나, 방법(200)의 하나 이상의 단계들은 당업계에 공지되어 있는 다른 수단을 통해 실행될 수 있음이 지적된다. 따라서, 방법(200)은 후술되는 단계들을 수행하기 위한 임의의 허용 가능 수단들을 포함하는 것으로 광의로 해석되어야만 한다.
단계 202에서, 보상 또는 판독 재시도 경로의 일부로서 N 개의 판독들이 수행된다. N개의 판독들 각각은 초기 판독 전압으로부터 선택된 전압 오프셋에서 수행된다. 단계 202는 선택된 시간에서(예를 들어, 주기적으로, 미리 세팅된 시간, 수동으로 개시) 또는 지정된 이벤트(예를 들어, 판독 실패, 손상된 판독, 시스템 유휴, 스타트업(startup))의 발생 시에 개시된다. 단계 204에서, N개의 판독들에 대해 N 비트 디지털 패턴이 생성된다. N 비트 디지털 패턴은 N개의 판독들의 각각의 전압 오프셋들과 연관된다. 단계 206에서, N 비트 디지털 패턴은 공칭 판독 전압(즉, 선택되거나 미리 결정된 전압)의 M 비트 부호있는 표현에 매핑(mapping)된다. 단계 208에서, 부호있는 표현에 기초하여 전압 조정이 가해진다. 일부 실시예들에서, 보상 루프는 공칭 판독 전압을 위 또는 아래로 조정하기 위해 전압 조정 오프셋을 적응적으로 생성한다. 이 보상 루프는 선택된 수의 사이클들 동안 또는 문턱 전압이 달성될 때까지 새 전압 조정들을 적응적으로 제공한다. 따라서, 공칭 판독 전압 변화들은 최적 또는 이상의 오프셋 값들에 대한 사전 지식 없이 디지털로 보상된다.
일부 실시예들에서 본 명세서 전체에 걸쳐 기술되는 다양한 기능들 또는 단계들은 하드웨어, 소프트웨어 또는 펌웨어의 임의의 결합에 의해 수행될 수 있음이 인정되어야만 한다. 일부 실시예들에서, 다양한 단계들 또는 기능들은 다음 중 하나 이상에 의해 수행된다: 전자 회로들, 로직 게이트들, 필드 프로그래머블 게이트 어레이(field programmable gate array)들, 멀티플렉서들 또는 컴퓨팅 시스템들. 컴퓨팅 시스템은 개인용 컴퓨팅 시스템, 메인프레임 컴퓨팅 시스템, 워크스테이션, 이미지 컴퓨터, 병렬 프로세서 또는 당업계에 공지되어 있는 임의의 다른 디바이스를 포함할 수 있으나, 이로 제한되지 않는다. 일반적으로, 용어 "컴퓨팅 시스템"은 메모리 매체로부터의 명령들을 실행하는 하나 이상의 프로세서들을 가지는 임의의 디바이스를 포함하도록 광의로 규정된다.
본원에서 기술되는 실시예들에 의해 명시되는 방법들과 같은 방법들을 구현하는 프로그램 명령들은 반송 매체를 통해 전송되거나 이에 저장될 수 있다. 반송 매체는 유선, 케이블 또는 무선 전송 링크와 같은 전송 매체일 수 있으나, 이로 제한되지 않는다. 반송 매체는 또한 판독 전용 메모리, 랜덤 액세스 메모리, 자기 또는 광 디스크 또는 자기 테이프와 같은 저장 매체를 포함할 수 있으나, 이로 제한되지 않는다.
본원에서 기술되는 방법들을 나타내는 실시예들은 저장 매체에 결과들을 저장하는 것을 포함할 수 있다. 결과들이 저장된 후에, 상기 결과들은 저장 매체 내에서 액세스되고 본원에서 기술되는 방법 또는 시스템 중 어느 것에 의해 사용되고, 사용자에게 디스플레이하도록 포맷되고, 다른 소프트웨어 모듈, 방법 또는 시스템 등에 의해 사용될 수 있다. 더욱이, 상기 결과들은 "영구적으로", "반영구적으로", 일시적으로 또는 어떤 시간 기간 동안 저장될 수 있다. 예를 들어, 저장 매체는 랜덤 액세스 메모리(RAM)일 수 있고 상기 결과들은 저장 매체 내에 반드시 무기한으로 지속되지 않을 수 있다.
시스템 또는 방법으로서 상술된 본 발명의 임의의 실시예는 본원에서 기술되는 임의의 다른 실시예의 적어도 일부를 포함할 수 있음이 더 고려된다. 당업자는 본원에서 기술되는 시스템들 및 방법들이 달성될 수 있는 다양한 실시예들이 존재하며 상기 구현은 본 발명의 실시예가 이용했던 상황에 따라 변할 것임을 인정할 것이다.
게다가, 본 발명은 첨부된 청구항들에 의해 규정되는 것이 이해되어야 한다. 본 발명의 실시예들이 설명되었을지라도, 본 발명의 정신 및 범위를 벗어나지 않고 당업자에 의해 다양한 변형들을 행해질 수 있음이 명백하다.

Claims (20)

  1. 플래시 디바이스의 공칭 전압 변화들(nominal voltage variations)을 보상하는 시스템으로서,
    초기 공칭 판독 전압으로부터 선택된 전압 오프셋을 각각 갖는 N개의 판독들을 실행하도록 구성된 플래시 디바이스 - 상기 N개의 판독들은 상기 선택된 전압 오프셋들과 연관되는 N-비트 디지털 패턴을 생성하는데 사용됨 - 와,
    상기 N개의 판독들에 의해 생성되는 상기 N-비트 디지털 패턴을 수신하며, 상기 N-비트 디지털 패턴을 부호있는 표현(signed representation)에 매핑(mapping)하도록 구성되는 매핑 모듈(mapping module)과,
    상기 공칭 판독 전압의 변화를 적어도 부분적으로 보상하기 위해서 상기 부호있는 표현에 기초하여 전압 조정을 제공하도록 구성된 전압 보상기를 포함하는
    공칭 전압 변화 보상 시스템.
  2. 제 1 항에 있어서,
    상기 플래시 디바이스는 플래시 아날로그-대-디지털 변환기를 더 포함하고, 상기 플래시 아날로그-대-디지털 변환기는 상기 N개의 판독들과 연관되는 상기 N-비트 디지털 패턴을 생성하도록 구성되는
    공칭 전압 변화 보상 시스템.
  3. 제 1 항에 있어서,
    상기 시스템은 선택된 수의 프로그램/삭제 메모리 사이클들이 발생한 후에 또는 판독 실패가 발생한 후에 공칭 전압 변화들을 보상하도록 구성되는
    공칭 전압 변화 보상 시스템.
  4. 제 1 항에 있어서,
    상기 매핑 모듈로부터 상기 부호있는 표현을 수신하도록 구성되며, 상기 부호있는 표현의 크기 및 부호에 기초해 하나 이상의 수치 조정들을 적응적으로 제공하도록 구성된 적응 루프를 더 포함하고,
    상기 전압 조정은 상기 적응 루프로부터의 상기 하나 이상의 수치 조정들을 이용하여 결정되는
    공칭 전압 변화 보상 시스템.
  5. 플래시 디바이스의 공칭 전압 변화들을 보상하는 시스템으로서,
    초기 공칭 판독 전압으로부터 선택된 전압 오프셋을 각각 갖는 N개의 판독들을 실행하도록 구성된 플래시 디바이스 - 상기 N개의 판독들은 상기 선택된 전압 오프셋들과 연관되는 N-비트 디지털 패턴을 생성하는데 사용됨 - 와,
    상기 N개의 판독들에 의해 생성되는 상기 N-비트 디지털 패턴을 수신하며, 상기 N-비트 디지털 패턴을 부호있는 표현에 매핑하도록 구성된 매핑 모듈과,
    상기 매핑 모듈로부터 상기 부호있는 표현을 수신하며, 상기 부호있는 표현의 크기 및 부호에 기초해 하나 이상의 수치 조정들을 적응적으로 제공하도록 구성된 적응 루프와,
    상기 공칭 판독 전압의 변화를 적어도 부분적으로 보상하기 위하여 상기 적응 루프로부터의 상기 하나 이상의 수치 조정들에 기초하여 전압 조정을 제공하도록 구성된 전압 보상기와,
    조정된 공칭 판독 전압에 기초하여 로그-우도비(log-likelihood ratio; LLR)를 결정하도록 구성된 계산 모듈을 포함하는
    공칭 전압 변화 보상 시스템.
  6. 제 5 항에 있어서,
    상기 로그-우도비(LLR)는 다음의 식:
    LLR = K(y)*y
    에 따라 결정되고,
    y는 상기 조정된 공칭 판독 전압이고 K(y)는 y에 기초한 상수인
    공칭 전압 변화 보상 시스템.
  7. 제 6 항에 있어서,
    y가 0보다 작지 않을 때 K(y) = Kp이고,
    y가 0보다 작을 때 K(y) = Kn이고,
    Kp 및 Kn은 선택된 상수들인
    공칭 전압 변화 보상 시스템.
  8. 제 7 항에 있어서,
    Kp 및 Kn은 y에 대한 값들의 분포를 이용하여 결정되는
    공칭 전압 변화 보상 시스템.
  9. 제 5 항에 있어서,
    상기 시스템은 판독 실패가 발생한 후에 공칭 전압 변화들을 보상하도록 구성되는
    공칭 전압 변화 보상 시스템.
  10. 제 5 항에 있어서,
    상기 플래시 디바이스는 플래시 아날로그-대-디지털 변환기를 더 포함하고, 상기 플래시 아날로그-대-디지털 변환기는 상기 N개의 판독들과 연관되는 상기 N-비트 디지털 패턴을 생성하도록 구성되는
    공칭 전압 변화 보상 시스템.
  11. 제 5 항에 있어서,
    상기 부호있는 표현은 3 비트 부호 이진 표현을 포함하는
    공칭 전압 변화 보상 시스템.
  12. 제 5 항에 있어서,
    상기 시스템은 판독-재시도 경로의 적어도 일부를 포함하는
    공칭 전압 변화 보상 시스템.
  13. 플래시 디바이스의 공칭 전압 변화들을 보상하는 방법으로서,
    초기 공칭 판독 전압으로부터 선택된 전압 오프셋을 각각 갖는 N개의 판독들을 실행하는 단계와,
    상기 선택된 전압 오프셋들과 연관되는 N-비트 디지털 패턴을 생성하는 단계와,
    상기 N-비트 디지털 패턴을 부호있는 표현에 매핑하는 단계와,
    상기 공칭 판독 전압의 변화를 적어도 부분적으로 보상하기 위해 상기 부호있는 표현에 기초하여 전압 조정을 제공하는 단계를 포함하는
    공칭 전압 변화 보상 방법.
  14. 제 13 항에 있어서,
    상기 부호있는 표현의 크기 및 부호에 기초해 하나 이상의 수치 조정들을 적응적으로 제공하는 단계를 더 포함하고,
    상기 전압 조정은 상기 하나 이상의 수치 조정들을 이용하여 결정되는
    공칭 전압 변화 보상 방법.
  15. 제 13 항에 있어서,
    선택된 수의 프로그램/삭제 메모리 사이클들 또는 판독 실패 중 적어도 하나를 검출하는 단계를 더 포함하는
    공칭 전압 변화 보상 방법.
  16. 제 13 항에 있어서,
    상기 N-비트 디지털 패턴은 플래시 아날로그-대-디지털 변환기로부터의 출력인
    공칭 전압 변화 보상 방법.
  17. 제 13 항에 있어서,
    조정된 공칭 판독 전압에 기초하여 로그-우도비를 결정하는 단계를 더 포함하는
    공칭 전압 변화 보상 방법.
  18. 제 17 항에 있어서,
    상기 로그-우도비(LLR)는 다음의 식:
    LLR = K(y)*y
    에 따라 결정되고,
    y는 상기 조정된 공칭 판독 전압이고 K(y)는 y에 기초한 상수인
    공칭 전압 변화 보상 방법.
  19. 제 18 항에 있어서,
    y가 0보다 작지 않을 때 K(y) = Kp이고,
    y가 0보다 작을 때 K(y) = Kn이고,
    Kp 및 Kn은 선택된 상수들인
    공칭 전압 변화 보상 방법.
  20. 제 19 항에 있어서,
    Kp 및 Kn은 y에 대한 값들의 분포를 이용하여 결정되는
    공칭 전압 변화 보상 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286155B1 (en) * 2013-05-24 2016-03-15 Marvell International Ltd. Systems and methods for generating soft information in a flash device
US9633740B1 (en) * 2016-02-11 2017-04-25 Seagate Technology Llc Read retry operations where likelihood value assignments change sign at different read voltages for each read retry
US9818488B2 (en) * 2015-10-30 2017-11-14 Seagate Technology Llc Read threshold voltage adaptation using bit error rates based on decoded data
US9905302B2 (en) 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
US9720754B2 (en) 2014-11-20 2017-08-01 Western Digital Technologies, Inc. Read level grouping for increased flash performance
US9576671B2 (en) 2014-11-20 2017-02-21 Western Digital Technologies, Inc. Calibrating optimal read levels
KR102253592B1 (ko) * 2014-12-23 2021-05-18 삼성전자주식회사 초기 문턱 전압 분포 변화를 보상할 수 있는 데이터 저장 장치, 이의 작동 방법, 및 이를 포함하는 데이터 처리 시스템
GB2537484B (en) * 2015-03-20 2019-07-03 HGST Netherlands BV Read level grouping for increased flash performance
US10324648B1 (en) 2016-04-28 2019-06-18 Seagate Technology Llc Wear-based access optimization
US9971646B2 (en) 2016-06-01 2018-05-15 Apple Inc. Reading-threshold setting based on data encoded with a multi-component code
US10120585B2 (en) * 2016-08-10 2018-11-06 SK Hynix Inc. Memory system of optimal read reference voltage and operating method thereof
JP6659494B2 (ja) * 2016-08-19 2020-03-04 キオクシア株式会社 半導体記憶装置及びメモリシステム
US9953709B2 (en) 2016-09-06 2018-04-24 Toshiba Memory Corporation Semiconductor memory device and memory system
KR20180051272A (ko) * 2016-11-08 2018-05-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN110299177B (zh) * 2019-07-04 2021-01-19 合肥联诺科技有限公司 一种减小读操作电压抖动的电荷补偿电路及存储器结构
US11587627B2 (en) * 2021-04-16 2023-02-21 Micron Technology, Inc. Determining voltage offsets for memory read operations

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120236656A1 (en) 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408688B1 (ko) * 2001-10-23 2003-12-06 주식회사 하이닉스반도체 연산증폭기의 오프셋 전압을 보상하는 회로
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
KR101470621B1 (ko) * 2006-09-27 2014-12-05 샌디스크 테크놀로지스, 인코포레이티드 셀 모집단 분포 보조 판독 마지닝을 갖는 메모리
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
US8117375B2 (en) * 2007-10-17 2012-02-14 Micron Technology, Inc. Memory device program window adjustment
CN102203876B (zh) * 2008-09-30 2015-07-15 Lsi公司 用于存储器器件的软数据生成的方法和装置
JP4818381B2 (ja) * 2009-03-02 2011-11-16 株式会社東芝 半導体メモリ装置
KR101027501B1 (ko) * 2009-07-10 2011-04-06 쓰리에이로직스(주) Ｒｆ 리더, 이의 오프셋 전압 보상 방법 및 이를 포함하는 ｒｆ 시스템
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US8077515B2 (en) * 2009-08-25 2011-12-13 Micron Technology, Inc. Methods, devices, and systems for dealing with threshold voltage change in memory devices
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US8467249B2 (en) * 2010-07-06 2013-06-18 Densbits Technologies Ltd. Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
KR101868332B1 (ko) * 2010-11-25 2018-06-20 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120236656A1 (en) 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information

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Publication number Publication date
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TW201440060A (zh) 2014-10-16
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