JP4818381B2 - 半導体メモリ装置 - Google Patents
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Description
以下、図面を参照して本発明の第1の実施形態を説明する。
最初に、図1および図2を用いて本発明の第1の実施形態の半導体メモリ装置であるメモリカード3の概略構成を説明する。図1は、本実施の形態のメモリカードの概略構成を示す構成図であり、図2は本実施の形態のメモリカードの概略構成を示す構成図である。
硬判定復号処理とは、データ列に付加したパリティを用いて復号処理を行うものである。すなわち、復号器は、図3に示すように、4値メモリセルの4個の記憶状態に対応した4個の閾値電圧分布に基づき、記憶されているデータが、(11)、(01)、(00)、(10)のいずれであるかを読み出す。なお、(01)とは上位ビットが(0)で下位ビットが(1)の2ビットデータを意味する。
軟判定復号処理2は、出願人が特開2008−59679号公報に開示した復号処理である。
図5に示すように、ワード線制御部は、ワード線に、ハードビット読み出し電圧、ソフトビット1(SB1)読み出し電圧(4)〜(7)に加えて、ソフトビット2(SB2)読み出し電圧(8)〜(15)を印加する制御を行う。すなわち、ワード線制御部は、15種類、すなわち((2N−1)+(3×2N))種類の読み出し電圧を順にワード線に印加する。ソフトビット2読み出し電圧(8)〜(15)は各閾値分布を等間隔に分割するように設定されている。すなわち、(i)軟値読み出し電圧(4)、(8)、(9)は、データ(10)の閾値分布を略等間隔に分割するように設定されており、(ii)軟値読み出し電圧(5)、(10)、(11)は、データ(00)の閾値分布を略等間隔に分割するように設定されており、(iii)軟値読み出し電圧(6)、(12)、(13)は、データ(01)の閾値分布を略等間隔に分割するように設定されており、(iv)軟値読み出し電圧(7)、(14)、(15)は、データ(11)の閾値分布を略等間隔に分割するように設定されている。そして、軟判定復号処理2では、軟判定復号処理1と比べると、さらに1ビットのソフトビット(SB)が付加された4ビットデータに基づいて、16:((2N−1)+(3×2N)+1)レベルのLLRテーブル(図5参照)から対数尤度比が算出される。
軟判定復号処理2は、出願人が特開2008−59679号公報に開示した復号処理である。
図5に示すように、ワード線制御部は、ワード線に、ハードビット読み出し電圧、ソフトビット1(SB1)読み出し電圧(4)〜(7)に加えて、ソフトビット2(SB2)読み出し電圧(8)〜(15)を印加する制御を行う。すなわち、ワード線制御部は、15種類、すなわち((2N−1)+(3×2N))種類の読み出し電圧を順にワード線に印加する。ソフトビット2読み出し電圧(8)〜(15)は各閾値分布を等間隔に分割するように設定されている。すなわち、(i)軟値読み出し電圧(4)、(8)、(9)は、データ(10)の閾値分布を略等間隔に分割するように設定されており、(ii)軟値読み出し電圧(5)、(10)、(11)は、データ(00)の閾値分布を略等間隔に分割するように設定されており、(iii)軟値読み出し電圧(6)、(12)、(13)は、データ(00)の閾値分布を略等間隔に分割するように設定されており、(iv)軟値読み出し電圧(7)、(14)、(15)は、データ(11)の閾値分布を略等間隔に分割するように設定されている。そして、軟判定復号処理2では、軟判定復号処理1と比べると、さらに1ビットのソフトビット(SB)が付加された4ビットデータに基づいて、16:((2N−1)+(3×2N)+1)レベルのLLRテーブル(図5参照)から対数尤度比が算出される。
図6は、本実施の形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
図6に示すように、本実施の形態のメモリカード3の復号器1が行う軟判定復号処理は、9レベル読み出しを行い、4ビットデータに基づいて、9レベルのLLRテーブルから対数尤度比を算出する。すなわち、ワード線制御部21は、ワード線13Eに、8種類、すなわち(2×2N)種類の新ソフトビット(NSB)読み出し電圧(1)〜(8)を順に印加する制御を行う。そして復号器1は、9:(2×2N+1)レベルのLLRに基づいて、読み出したデータを確率に基づく反復計算により復号処理する。
以下、図面を参照して本発明の第2の実施形態のメモリカードによる復号処理を説明する。第2の実施形態のメモリカード3Bは、第1の実施形態のメモリカード3と類似しているため同じ構成要素の説明は省略する。
以下、図面を参照して本発明の第3の実施形態のメモリカード3Cの復号処理を説明する。第3の実施形態のメモリカード3Cは、第2の実施形態のメモリカード3B等と類似しているため同じ構成要素の説明は省略する。
また、確率に基づく反復計算により復号する符号であれば、LDPC符号に限られるものではなく、また復号アルゴリズムの種類は、Sum-product復号、min-sum復号、または正規化min-sum復号のいずれの復号アルゴリズムを用いるものでもよい。
2N(Nは2以上の自然数)個の閾値電圧分布に基づき、1個のメモリセルに記憶するNビットのデータを確率に基づく反復計算により復号処理する復号方法であって、
ワード線制御部が、それぞれの前記閾値電圧分布の中央電圧と、隣り合う前記閾値電圧分布との境界電圧との間の(2×2N−2)個の中間電圧を、順に前記メモリセルに読み出し電圧として印加する中間電圧印加ステップと、
前記ワード線制御部が印加した前記読み出し電圧により読み出した前記データを、前記読み出し電圧に対応する対数尤度比テーブル記憶部に記憶された前記対数尤度比を用いて復号処理する復号ステップと、を具備する。なお、前記Nは2以上7以下が好ましい。
2、2B、2C…メモリコントローラ
3、3B、3C…メモリカード
4…ホスト
5…メモリシステム
10…ROM
11…CPUコア
12…符号化器
13…半導体メモリ部
13D…メモリセル
13E…ワード線
14…Host I/F
15…ECC部
16…NAND I/F
17…バス
18…RAM
21…ワード線制御部
22…対数尤度比テーブル記憶部
Claims (4)
- 2N(Nは2以上の自然数)個の閾値電圧分布に基づき、1個のメモリセルに記憶するNビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、
それぞれの前記閾値電圧分布の中央電圧より低電圧の第1の中間電圧と、高電圧の第2の中間電圧とからなる(2×2N)個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、
前記読み出し電圧に基づく(2×2N+1)レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、
前記ワード線制御部が印加した前記読み出し電圧により読み出したデータを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置。 - 2N(Nは2以上の自然数)個の閾値電圧分布に基づき、1個のメモリセルに記憶するNビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、
それぞれの閾値電圧分布の中央電圧と、隣り合う閾値電圧分布との境界電圧との間の(2×2N)個の中間電圧のうち、最も電圧の高い中間電圧または最も電圧の低い中間電圧のいずれかを除いた(2×2N−1)個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、
前記読み出し電圧に基づく(2×2N)レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、
前記ワード線制御部が印加した前記読み出し電圧により読み出した前記データを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置。 - 前記中間電圧が、前記データの対数尤度比の変化に基づき設定されていることを特徴とする請求項1または請求項2に記載の半導体メモリ装置。
- 前記復号処理が、LDPC符号による復号処理であることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体メモリ装置。
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