CN110299177B - 一种减小读操作电压抖动的电荷补偿电路及存储器结构 - Google Patents

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Abstract

本发明公开了一种减小读操作电压抖动的电荷补偿电路及存储器结构，在原有存储器结构的行译码器和列译码器上各连接有电荷补偿电路，电荷补偿电路主要由前端连接WL_EN/BL_EN信号的补偿输出驱动与前端连接补偿输出驱动、后端连接读电压VPP的补偿电容构成，补偿输出驱动输出补偿电压，并对补偿电容进行充电，进而对读电压VPP进行补偿；芯片电源VDD为补偿输出驱动提供高压。本发明解决了负载电容造成VPP电压下降进而影响读操作正确率的问题；避免增加C0容置或增设片上电容，降低了芯片成本，相反地，可以通过减小C0容值，使得VPP的负载电容变小，电压恢复更快；同时，对电荷泵的输出能力要求也有所降低。

Description

一种减小读操作电压抖动的电荷补偿电路及存储器结构
技术领域
本发明涉及存储器技术领域，尤其是一种减小读操作电压抖动的电荷补偿电路及存储器结构。
背景技术
存储器是现代电子产品中不可或缺的元件之一，其内部的存储单元，通常都是一个很大的阵列排布，根据地址由译码器选中对应存储单元，完成存储单元内部数据读写操作，而读写数据时电压的稳定性，对性能影响非常大。图1是众多存储器中的一种FLASH存储器结构，它包括以下几个核心物理部分：存储单元阵列、行译码器、列译码器、位选开关、灵敏放大器、电源模块和控制模块。
存储单元为浮栅场效应管，每一行所有存储单元的栅极连接在同一根字选线上，每一列所有存储单元的漏极连接在同一根位选线上；对存储单元读写擦操作时均需要高压，所以行译码器和列译码器的输出驱动器，都需要由电源模块提供高压。位选开关为开关阵列，通过YS信号，选择相应的BL连接到灵敏放大器上。灵敏放大器，英文缩写SA，用于放大读存储单元的数据信号。行译码器，将较高位的地址解码，输出端与存储单元阵列的字选线相连，输出的字选线为高压。ADDX为地址，WL_EN为译码使能信号。列译码器，将较低位的地址解码，输出端与存储单元阵列的位选线开关相连，输出的位选线为高压。ADDY为地址，BL_EN为译码使能信号。电源模块，由升压电荷泵产生的高压，给行列译码器的输出驱动提供电压。解码使能信号，WL_EN＝0时，所有WL等于0；WL_EN＝1时，选中的WL拉高到VPP电压。控制模块，具有指令接收、时序控制、数据处理等作用。
由于每根WL上连接了很多存储单元的栅极，每根YS上连接了很多开关管，并且都要贯穿整个存储单元阵列的横向长度，负载器件很多、走线很长，导致WL和YS的负载电容很大。图2给出了一个行/列解码器等效电路，DEC为地址解码器，由VDD提供电压，LS为电平移位器，将电压信号电压由VDD域平移到VPP域，VPP是由电荷泵提供电压，C0为VPP上的器件和走线的对地等效电容，C1为存储单元阵列的一根WL/YS上的对地等效电容，MP0、MN0为等效的WL/YS的驱动级。
图3给出了一种读操作时的信号电压波形图。例如，执行读存储单元的操作时，接收到地址后，WL_EN和BL_EN从0跳变到1后，选中的WL和YS从0V充电到读电压VPP(也可能只有YS从0充电到VPP)。VPP为读操作目标电压，VD为读操作时允许的最大电压误差。SENSE＝1时为SA读取存储单元状态，此时要求VPP电压必须在VPP+VD到VPP-VD之间，否则读出来的数据就会出错。实际上，在驱动器将WL和YS从0拉高到VPP时，会从VPP上抽取电荷，导致VPP电压下降，然后电荷泵系统检测到VPP电压下降，会对VPP充电；但是由于电荷泵的充电能力有限，VPP恢复目标值需要一定的时间。如果在SENSE为1时，VPP电压没有恢复到VPP±VD以内，就会读错数据。由于读指令在速度上的要求，从WL_EN到SENSE时间一般会很短，VPP电压很难完全恢复。WL_EN切换则VPP上的压降可以近似为C1/(C1+C0)，如果C0足够大，则压降就很小，可以满足需要；实际上，对于小容量存储器，C0通常较小，如果要满足VPP快速恢复的要求，一种方法，是在VPP上添加大量的片上电容，这导致成本增加，另一种方法，是加大电荷泵的反应速度和驱动能力，但是同样要加大面积，而且会导致VPP的纹波增加。
发明内容
针对上述问题，本发明提供一种减小读操作电压抖动的电荷补偿电路及存储器结构。
本发明保护一种减小读操作电压抖动的电荷补偿电路，主要由前端连接WL_EN/BL_EN信号的补偿输出驱动与前端连接所述补偿输出驱动、后端连接读电压VPP的补偿电容构成，所述补偿输出驱动输出补偿电压，并对所述补偿电容进行充电，进而对读电压VPP进行补偿；VDD为所述补偿输出驱动提供高压。
进一步的，所述WL_EN/BL_EN信号和所述补偿输出驱动之间设有隔离缓冲电路，所述隔离缓冲电路包括但不限于两级反向电路。
进一步的，所述补偿输出驱动前端连接有选通控制电路，使得所述补偿输出驱动仅WL_EN/BL_EN＝1，SENSE＝0时，输出补偿电压；所述选通控制电路由选通控制信号、单级反向电路、与非门电路构成，所述选通控制信号采用但不限于SENSE信号，所述选通控制信号接入所述单级反向电路，所述单级反向电路连接所述与非门电路，所述与非门电路连接所述补偿输出驱动的一个输入端，所述WL_EN/BL_EN信号连接所述补偿输出驱动的另一个输入端。
本发明还保护一种减小读操作电压抖动的存储器结构，在原有存储器结构的行译码器和列译码器上分别连接第一电荷补偿电路和第二电荷补偿电路，所述第一电荷补偿电路和所述第二电荷补偿电路均采用权利要求1-4所述的电荷补偿电路；
所述行译码器的WL_EN信号接入所述第一电荷补偿电路，所述第一电荷补偿电路输出端连接读电压VPP；所述列译码器的BL_EN信号接入所述第二电荷补偿电路，所述第二电荷补偿电路输出端连接读电压VPP。
本发明的有益效果：解决了负载突变造成VPP电压下降进而影响读操作正确率的问题，提高了读速度；避免增加C0容值或增设片上电容，降低了芯片成本，相反地，可以通过减小C0容值，使得VPP的负载电容变小，电压恢复更快；同时，对电荷泵的输出能力要求也有所降低，减小功耗，输出能力又与面积成正比，因此又进一步减小面积。
附图说明
图1为现有FLASH存储器结构；
图2为行/列解码器等效电路；
图3为现有FLASH存储器读操作时的信号电压波形图；
图4为实施例1的电荷补偿电路图；
图5为实施例2的电荷补偿电路图；
图6为实施例3的存储器结构图；
图7为实施例3的存储器读操作时的信号电压波形图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
一种减小读操作电压抖动的电荷补偿电路，如图4所示，主要由前端连接WL_EN/BL_EN信号的补偿输出驱动(MP1、MN1为补偿电压的等效驱动)与前端连接所述补偿输出驱动、后端连接读电压VPP的补偿电容CX/CY/CY构成。
所述补偿输出驱动输出补偿电压VX/VY，并对所述补偿电容CX/CY进行充电，进而对读电压VPP进行补偿；VDD为所述补偿输出驱动提供高压。
以行译码使能信号为例，WL_EN信号从0切换到1时，WL从0拉到VPP，C1从VPP上抽取的电荷量为C1*VPP；同时，CX连接补偿输出驱动一侧的极板从0拉高到VDD，电荷从CX连接补偿输出驱动一侧的极板上流到另一侧极板上，从而补偿到VPP上，补充的电荷量为CX*VDD。若VPP被C1抽取的电荷量C1*VPP与VPP从CX上补充到的电荷量CX*VDD相等，则VPP上的电压就会维持不变。
非理想因素，如VDD和VPP的变化，以及驱动级本身对VPP的消耗，都可以通过微调CX的大小予以弱化，VPP上的电压变化也会非常小，对于改善VPP瞬间压降效果明显。
当C0＝28pF、C1+C2＝2pF时，VPP压降为400mV，如果VD要求为100mV，采用增加C0容值的方式减小VPP压降的话，则需要把C0加大到118pF，这需要消耗很大的面积。而采用本实施例，若VDD为2V、VPP为6V，理论上只需要CX为6pF就能具有较好的效果。
所述WL_EN/BL_EN信号和所述补偿输出驱动之间设有隔离缓冲电路，所述隔离缓冲电路包括但不限于两级反向电路。两级反向电路用于缓冲、放大信号，隔离、减小前后级的相互影响。
实施例2
考虑到VDD存在一定的纹波，为避免VDD波纹对读操作时的VPP带来影响，可以将CX/CY对VPP进行电荷补偿之后，再与VDD断开。
为此，在实施例1的基础上，所述补偿输出驱动前端连接有选通控制电路，使得所述补偿输出驱动仅WL_EN/BL_EN＝1，SENSE＝0时，输出补偿电压。
所述选通控制电路由选通控制信号、单级反向电路、与非门电路构成，如图5所示，所述选通控制信号采用但不限于SENSE信号，所述选通控制信号接入所述单级反向电路，所述单级反向电路连接所述与非门电路，所述与非门电路连接所述补偿输出驱动的一个输入端，所述WL_EN/BL_EN信号连接所述补偿输出驱动的另一个输入端。
以行译码使能信号为例，当WL_EN＝1、SENSE＝0时，补偿输出驱动两个输入端均为高电平，CX给予VPP进行电荷补偿；当WL_EN＝1、SENSE＝1时，补偿输出驱动一个输入端为低电平、另一端为高电平，VPP与VDD断开，避免读操作时VDD的波纹对VPP带来影响。
所述选通控制信号采用但不限于SENSE信号，只要能够在SENSE＝1之前，实现通过VDD对VPP充电，当SENSE＝1时再断开即可。
实施例3
一种减小读操作电压抖动的存储器结构，如图6所示，在原有存储器结构的行译码器和列译码器上分别连接第一电荷补偿电路和第二电荷补偿电路，所述第一电荷补偿电路和所述第二电荷补偿电路均采用实施例1或实施例2所述的电荷补偿电路；
所述行译码器的WL_EN信号接入所述第一电荷补偿电路，所述第一电荷补偿电路输出端连接读电压VPP；所述列译码器的BL_EN信号接入所述第二电荷补偿电路，所述第二电荷补偿电路输出端连接读电压VPP。
图7为设置了实施例1或实施例2电荷补偿电路的存储器读操作时的信号电压波形图。WL_EN/BL_EN从0切换到1时，CX/CY对VPP进行电荷补偿，VPP电压基本维持不变，WL_EN/BL_EN从1变为0时，CX/CY从VPP上抽取电荷，VPP会有压降，但是两次地址切换的时间，即BL_EN＝0的时间，远远大于BL_EN＝1的时间，电荷泵输出电压足以完全恢复到目标值。
显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

Claims (3)

1.一种减小读操作电压抖动的电荷补偿电路，其特征在于，主要由前端连接WL_EN/BL_EN信号的补偿输出驱动与前端连接所述补偿输出驱动、后端连接读电压VPP的补偿电容构成，所述补偿输出驱动输出补偿电压，并对所述补偿电容进行充电，进而对读电压VPP进行补偿；VDD为所述补偿输出驱动提供高压；所述WL_EN/BL_EN信号和所述补偿输出驱动之间设有隔离缓冲电路，所述隔离缓冲电路包括但不限于两级反向电路；所述补偿输出驱动前端连接有选通控制电路，使得所述补偿输出驱动仅WL_EN/BL_EN＝1，SENSE＝0时，输出补偿电压。
2.根据权利要求1所述的电荷补偿电路，其特征在于，所述选通控制电路由选通控制信号、单级反向电路、与非门电路构成；
所述选通控制信号采用但不限于SENSE信号，所述选通控制信号接入所述单级反向电路，所述单级反向电路连接所述与非门电路，所述与非门电路连接所述补偿输出驱动的一个输入端，所述WL_EN/BL_EN信号连接所述补偿输出驱动的另一个输入端。
3.一种减小读操作电压抖动的存储器结构，其特征在于，在原有存储器结构的行译码器和列译码器上分别连接第一电荷补偿电路和第二电荷补偿电路，所述第一电荷补偿电路和所述第二电荷补偿电路均采用权利要求1或2所述的电荷补偿电路；
所述行译码器的WL_EN信号接入所述第一电荷补偿电路，所述第一电荷补偿电路输出端连接读电压VPP；所述列译码器的BL_EN信号接入所述第二电荷补偿电路，所述第二电荷补偿电路输出端连接读电压VPP。
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