JP2009200739A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2009200739A JP2009200739A JP2008039228A JP2008039228A JP2009200739A JP 2009200739 A JP2009200739 A JP 2009200739A JP 2008039228 A JP2008039228 A JP 2008039228A JP 2008039228 A JP2008039228 A JP 2008039228A JP 2009200739 A JP2009200739 A JP 2009200739A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- supply voltage
- functional block
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
【解決手段】半導体集積回路は、クリティカル・パスを形成する第1のフリップ・フロップ、組み合わせ回路及び第2のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第1の遅延回路及び第3のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第2の遅延回路及び第4のフリップ・フロップと、第2のフリップ・フロップの出力と第3のフリップ・フロップの出力とを比較する第1の比較回路と、第2のフリップ・フロップの出力と第4のフリップ・フロップの出力とを比較する第2の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第1の遅延回路による遅延時間と第2の遅延回路による遅延時間は異なる。
【選択図】図1
Description
非特許文献3において、比較回路909の出力が“1”になった場合は、多機能DSPのブロックの電源電圧値に十分なマージンがないことを表すので、多機能DSPのブロックの電源電圧値VDD950を上げるような制御を行う。非特許文献3では、多機能DSPのブロック全体の電源電圧を上げることになる。従って、クリティカル・パスでもない大多数の回路の電源電圧も上げることになり、半導体集積回路の低消費電力化の観点から好ましくない。
非特許文献3のカナリアFFを用いた多機能DSPブロックの電源電圧値の制御の構成では、当該クリティカル・パスのマージンを10%から20%の間に設定したいと思っても、これを実現することはできない。
図1は、本発明の実施の形態1に係る半導体集積回路の構成を示す図である。図1に示すように、本実施形態の半導体集積回路は、2つのカナリアFF108,112を備える。
比較結果信号110の値が“1”で比較結果信号114の値が“1”の場合、つまり、10%のマージンに対してもフェイルする場合は、現実のマージンが10%未満であるため、電源電圧値VDDHを上げるように制御される。その結果、現実のマージンが上がる。
比較結果信号110の値が“0”で比較結果信号114の値が“1”の場合、つまり、10%のマージンに対してはパスするが、20%のマージンに対してはフェイルする場合は、現実のマージンが10%以上20%未満であるため、電源電圧値VDDHを保持するように制御される。
比較結果信号110の値が“0”で比較結果信号114の値が“0”の場合、つまり、20%のマージンに対してもパスする場合は、現実のマージンが20%以上であるため、電源電圧値VDDHを下げるように制御される。その結果、現実のマージンが下がる。
図2は、本発明の実施の形態2に係る半導体集積回路の構成を示す図である。図2に示すように、本実施形態の半導体集積回路は、4つのカナリアFF108,112,116,120を備える。
比較結果信号110の値が“1”、比較結果信号114の値が“1”、比較結果信号118の値が“1”かつ、比較結果信号122の値が“1”の場合、つまり、5%のマージンに対してもフェイルする場合は、現実のマージンが5%未満であるため、電源電圧値VDDHを上げるように制御する。その結果、現実のマージンが上がる。
比較結果信号110の値が“0”、比較結果信号114の値が“1”、比較結果信号118の値が“1”かつ、比較結果信号122の値が“1”の場合、つまり、5%のマージンのみパスする場合は、現実のマージンが5%以上10%未満であるため、電源電圧値VDDHを上げるように制御する。その結果、現実のマージンが上がる。
比較結果信号110の値が“0”、比較結果信号114の値が“0”、比較結果信号118の値が“1”かつ、比較結果信号122の値が“1”の場合、つまり、10%までのマージンのみパスする場合は、現実のマージンが10%以上15%未満であるため、電源電圧値VDDHを保持するように制御する。
比較結果信号110の値が“0”、比較結果信号114の値が“0”、比較結果信号118の値が“0”かつ、比較結果信号122の値が“1”の場合、つまり、15%までのマージンのみパスする場合は、現実のマージンが15%以上20%未満であるため、電源電圧値VDDHを下げるように制御する。その結果、現実のマージンが下がる。
比較結果信号110の値が“0”、比較結果信号114の値が“0”、比較結果信号118の値が“0”かつ、比較結果信号122の値が“0”の場合、つまり、20%までのマージンjまでパスする場合は、現実のマージンが20%以上であるため、電源電圧値VDDHを下げるように制御する。その結果、現実のマージンが下がる。
図4は、実施の形態1又は実施の形態2を具体的にDVFS(Dynamic Voltage and Frequency Scaling)機構を搭載した半導体集積回路に適用した場合の構成を示す回路ブロック図である。但し、まずDVFS(Dynamic Voltage and Frequency Scaling)機構を搭載した半導体集積回路300について詳細に説明する。その後に、今回の発明をDVFS(Dynamic Voltage and Frequency Scaling)機構を搭載した半導体集積回路に適用する方法について説明する。
第1の機能ブロック410が主導権をとって、第1の機能ブロック410内にあるデータ信号を、第2の機能ブロック420内にある内部メモリ422に書き込む場合には、第2の機能ブロック420内にある内部メモリ422が第2の機能ブロック420内にある回路によって使用されていないことを確認後、セレクタ423の制御信号497B(図6参照)を制御してシステム・クロック498Bが第1の機能ブロック410内にある回路に供給される第1のシステム・クロック(fCLK1)414となるように設定する。そして、チップセレクト信号491Bを“H”に設定し、リード/ライト信号493Bを“ライト状態”に設定し、第2の機能ブロック420内にある内部メモリ422のアドレス494Bを設定し、バスブリッジ471及びバスブリッジ472を制御してローカルバス461、グローバルバス466、ローカルバス462経由で第1の機能ブロック410内にあるデータ信号495Aを第2の機能ブロック420内にある内部メモリ422のデータ信号495Bへ送り、しかる後にデータ信号495Bを第2の機能ブロック420内にある内部メモリ422に書き込む。
第1の機能ブロック410が主導権をとって、第1の機能ブロック410内へ第2の機能ブロック420内にある内部メモリ422のデータ信号を読み出す場合には、第2の機能ブロック420内にある内部メモリ422が第2の機能ブロック420内にある回路によって使用されていないことを確認後、セレクタ413の制御信号497A(図5参照)を制御してシステム・クロック498Aに第1の機能ブロック410内にある回路に供給される第1のシステム・クロック414が選択されるように設定し、チップセレクト信号491Aを“H”に設定し、リード/ライト信号493Aを“リード状態”に設定し、第2の機能ブロック420内にある内部メモリ4222のアドレス494Aを読み出したい領域のアドレスに設定し、バスブリッジ472及びバスブリッジ471を制御してローカルバス462、グローバルバス466、ローカルバス461経由で第2の機能ブロック420内にある内部メモリ222内に記憶されているデータ信号を第1の機能ブロック410内に読み出す。
fCLK_424×N/M=fCLK_353 …(1)
fCLK_424=fCLK_353×M/N …(2)
の関係が成立する。
(1)遅延パスのバラツキ
(2)保証温度範囲
102 クロック信号
103,105,108,112,116,120 フリップ・フロップ
104 組み合わせ回路
107,111,115,119 遅延素子
109,113,117,121 Exclusive−OR(不一致回路)
106,110,114,118,122 比較結果信号
152 レベル・シフタ
150 電源電圧VDDL
151 電源電圧VDDH
Claims (10)
- クリティカル・パスを有する半導体集積回路であって、
前記クリティカル・パスを形成する、直列接続された第1のフリップ・フロップ、組み合わせ回路及び第2のフリップ・フロップと、
前記組み合わせ回路の後段に前記第2のフリップ・フロップと並列に設けられる、直列接続された第1の遅延回路及び第3のフリップ・フロップと、
前記組み合わせ回路の後段に前記第2のフリップ・フロップと並列に設けられる、直列接続された第2の遅延回路及び第4のフリップ・フロップと、
前記第2のフリップ・フロップの出力と前記第3のフリップ・フロップの出力とを比較する第1の比較回路と、
前記第2のフリップ・フロップの出力と前記第4のフリップ・フロップの出力とを比較する第2の比較回路と、
前記第1の比較回路の出力及び前記第2の比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路と、を備え、
前記第1の遅延回路は、前記組み合わせ回路から入力された信号を第1の遅延時間後に出力し、
前記第2の遅延回路は、前記組み合わせ回路から入力された信号を前記第1の遅延時間とは異なる第2の遅延時間後に出力することを特徴とする半導体集積回路。 - 前記第1の遅延時間は、前記第1のフリップ・フロップから前記第2のフリップ・フロップまでの遅延時間の5%から30%の値であることを特徴とする請求項1記載の半導体集積回路。
- 前記第2の遅延時間は、前記第1の遅延時間の105%から130%の値であることを特徴とする請求項2記載の半導体集積回路。
- 前記第1の比較回路の出力が2つの入力信号の“不一致”を示し、かつ、前記第2の比較回路の出力が2つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路に供給される電源電圧を上げるよう制御することを特徴とする請求項1記載の半導体集積回路。
- 前記第1の比較回路の出力が2つの入力信号の“一致”を示し、かつ、前記第2の比較回路の出力が2つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路に供給される電源電圧を保持するよう制御することを特徴とする請求項1記載の半導体集積回路。
- 前記第1の比較回路の出力が2つの入力信号の“一致”を示し、かつ、前記第2の比較回路の出力が2つの入力信号の“一致”を示す場合、前記制御回路は、前記組み合わせ回路に供給される電源電圧を下げるよう制御することを特徴とする請求項1記載の半導体集積回路。
- 前記第1のフリップ・フロップ及び前記第2のフリップ・フロップには等しい電源電圧が供給され、当該電源電圧は、前記組み合わせ回路に供給される電源電圧より低いことを特徴とする請求項1記載の半導体集積回路。
- 前記制御回路は、前記組み合わせ回路に供給される電源電圧を「上げる」、「保持する」又は「下げる」よう制御することを特徴とする請求項1記載の半導体集積回路。
- 前記制御回路は、前記組み合わせ回路に供給される電源電圧の初期設定を「保持する」に設定することを特徴とする請求項8記載の半導体集積回路。
- 前記組み合わせ回路の後段に前記第2のフリップ・フロップと並列に設けられる、直列接続された第3の遅延回路及び第5のフリップ・フロップと、
前記組み合わせ回路の後段に前記第2のフリップ・フロップと並列に設けられる、直列接続された第4の遅延回路及び第6のフリップ・フロップと、
前記第2のフリップ・フロップの出力と前記第5のフリップ・フロップの出力とを比較する第3の比較回路と、
前記第2のフリップ・フロップの出力と前記第6のフリップ・フロップの出力とを比較する第4の比較回路と、を備え、
前記制御回路は、前記第1の比較回路の出力、前記第2の比較回路の出力、前記第3の比較回路の出力及び前記第4の比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御し、
前記第1の遅延時間、前記第2の遅延時間、前記第3の遅延回路による第3の遅延時間及び前記第4の遅延回路による第4の遅延時間は、それぞれ異なることを特徴とする請求項1記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008039228A JP2009200739A (ja) | 2008-02-20 | 2008-02-20 | 半導体集積回路 |
US12/367,957 US7782125B2 (en) | 2008-02-20 | 2009-02-09 | Semiconductor integrated circuit |
US12/835,526 US8018271B2 (en) | 2008-02-20 | 2010-07-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008039228A JP2009200739A (ja) | 2008-02-20 | 2008-02-20 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009200739A true JP2009200739A (ja) | 2009-09-03 |
Family
ID=40954562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008039228A Pending JP2009200739A (ja) | 2008-02-20 | 2008-02-20 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7782125B2 (ja) |
JP (1) | JP2009200739A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012142839A (ja) * | 2011-01-05 | 2012-07-26 | Fujitsu Semiconductor Ltd | レベル変換回路及び半導体装置 |
JP2012212291A (ja) * | 2011-03-31 | 2012-11-01 | Sony Corp | 情報処理装置、情報処理システム、情報処理装置の制御方法、および、プログラム |
US8386988B2 (en) | 2010-01-20 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor integrated circuit and operating voltage control method |
JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
US8791751B2 (en) | 2012-01-30 | 2014-07-29 | Renesas Electronics Corporation | Semiconductor integrated circuit and method of reducing power consumption |
JP2015115586A (ja) * | 2013-12-16 | 2015-06-22 | 富士通株式会社 | 半導体装置 |
JP2015119311A (ja) * | 2013-12-18 | 2015-06-25 | 富士通株式会社 | 半導体装置 |
JP2020155975A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社東芝 | 半導体装置及び半導体装置の制御方法 |
JP7451454B2 (ja) | 2021-03-19 | 2024-03-18 | 信豪 高場 | 値比較装置 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8185812B2 (en) * | 2003-03-20 | 2012-05-22 | Arm Limited | Single event upset error detection within an integrated circuit |
US8650470B2 (en) * | 2003-03-20 | 2014-02-11 | Arm Limited | Error recovery within integrated circuit |
JP2009200739A (ja) * | 2008-02-20 | 2009-09-03 | Panasonic Corp | 半導体集積回路 |
US8171386B2 (en) * | 2008-03-27 | 2012-05-01 | Arm Limited | Single event upset error detection within sequential storage circuitry of an integrated circuit |
US8161367B2 (en) * | 2008-10-07 | 2012-04-17 | Arm Limited | Correction of single event upset error within sequential storage circuitry of an integrated circuit |
KR101312978B1 (ko) | 2009-01-27 | 2013-10-01 | 에이저 시스템즈 엘엘시 | 성능 모니터링을 위한 임계―경로 회로 |
KR20120004017A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 동적 전압 조정 모드 판별 장치와 방법 및 이를 이용한 펌핑 전압 감지 장치와 방법 |
US8493120B2 (en) | 2011-03-10 | 2013-07-23 | Arm Limited | Storage circuitry and method with increased resilience to single event upsets |
JP5724775B2 (ja) * | 2011-09-12 | 2015-05-27 | ソニー株式会社 | 集積回路 |
EP2662791A1 (en) * | 2012-05-11 | 2013-11-13 | Stichting IMEC Nederland | A method and apparatus for monitoring timing of cricital paths |
US8464199B1 (en) | 2012-05-16 | 2013-06-11 | International Business Machines Corporation | Circuit design using design variable function slope sensitivity |
US9304531B2 (en) * | 2012-10-31 | 2016-04-05 | Broadcom Corporation | Dynamically scaling voltage/frequency |
US8975954B2 (en) * | 2013-01-08 | 2015-03-10 | Qualcomm Incorporated | Method for performing adaptive voltage scaling (AVS) and integrated circuit configured to perform AVS |
US8988140B2 (en) * | 2013-06-28 | 2015-03-24 | International Business Machines Corporation | Real-time adaptive voltage control of logic blocks |
EP2854292B1 (en) | 2013-09-30 | 2016-04-20 | Nxp B.V. | Variability resistant circuit element and signal processing method |
US9222971B2 (en) | 2013-10-30 | 2015-12-29 | Freescale Semiconductor, Inc. | Functional path failure monitor |
WO2015094373A1 (en) * | 2013-12-20 | 2015-06-25 | Intel Corporation | Apparatus and method for adaptive guard-band reduction |
US9231591B1 (en) * | 2014-12-12 | 2016-01-05 | Xilinx, Inc. | Dynamic voltage scaling in programmable integrated circuits |
CN105991111B (zh) * | 2015-03-02 | 2019-05-28 | 华为技术有限公司 | 一种时序预测电路及方法 |
FR3044772B1 (fr) * | 2015-12-04 | 2018-01-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede pour equiper des registres d'un circuit integre pour detecter des violations temporelles |
FR3058564B1 (fr) * | 2016-11-07 | 2019-05-31 | Stmicroelectronics Sa | Procede et circuit de polarisation de circuits integres |
US10586038B2 (en) | 2017-09-08 | 2020-03-10 | Qualcomm Incorporated | Secure stack overflow protection via a hardware write-once register |
US10782346B2 (en) * | 2019-01-20 | 2020-09-22 | Texas Instruments Incorporated | Enhanced fault detection of latched data |
CN117941259A (zh) * | 2021-07-15 | 2024-04-26 | 道芬设计公司 | 用于检测数字电路中时序违例的电路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237104A (ja) * | 1995-02-23 | 1996-09-13 | Nippon Telegr & Teleph Corp <Ntt> | ビット位相検出回路およびビット位相同期回路 |
JP2000216338A (ja) * | 1999-01-20 | 2000-08-04 | Sony Corp | 電源電圧制御装置 |
JP2005214732A (ja) * | 2004-01-28 | 2005-08-11 | Sony Corp | クリティカル・パス評価方法及び遅延状態計測回路、並びにlsi製造方法 |
JP2006060086A (ja) * | 2004-08-20 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の製造方法 |
JP2008028897A (ja) * | 2006-07-25 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその関連技術 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5027085A (en) * | 1989-10-03 | 1991-06-25 | Analog Devices, Inc. | Phase detector for phase-locked loop clock recovery system |
US5745375A (en) | 1995-09-29 | 1998-04-28 | Intel Corporation | Apparatus and method for controlling power usage |
US6868503B1 (en) | 2002-01-19 | 2005-03-15 | National Semiconductor Corporation | Adaptive voltage scaling digital processing component and method of operating the same |
US7278080B2 (en) | 2003-03-20 | 2007-10-02 | Arm Limited | Error detection and recovery within processing stages of an integrated circuit |
US6901339B2 (en) * | 2003-07-29 | 2005-05-31 | Agilent Technologies, Inc. | Eye diagram analyzer correctly samples low dv/dt voltages |
US7257723B2 (en) | 2005-01-07 | 2007-08-14 | Atheros Communications, Inc. | Reducing power consumption in embedded systems by controlling voltage based on system state and partition designation |
JP4328334B2 (ja) | 2006-03-13 | 2009-09-09 | パナソニック株式会社 | 半導体集積回路装置 |
US8381009B2 (en) * | 2006-08-03 | 2013-02-19 | Freescale Semiconductor, Inc. | Device and method for power management |
JP2009200739A (ja) * | 2008-02-20 | 2009-09-03 | Panasonic Corp | 半導体集積回路 |
US20100045364A1 (en) * | 2008-08-25 | 2010-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive voltage bias methodology |
US7746142B2 (en) * | 2008-10-13 | 2010-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for clock skew compensation in voltage scaling |
-
2008
- 2008-02-20 JP JP2008039228A patent/JP2009200739A/ja active Pending
-
2009
- 2009-02-09 US US12/367,957 patent/US7782125B2/en active Active
-
2010
- 2010-07-13 US US12/835,526 patent/US8018271B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237104A (ja) * | 1995-02-23 | 1996-09-13 | Nippon Telegr & Teleph Corp <Ntt> | ビット位相検出回路およびビット位相同期回路 |
JP2000216338A (ja) * | 1999-01-20 | 2000-08-04 | Sony Corp | 電源電圧制御装置 |
JP2005214732A (ja) * | 2004-01-28 | 2005-08-11 | Sony Corp | クリティカル・パス評価方法及び遅延状態計測回路、並びにlsi製造方法 |
JP2006060086A (ja) * | 2004-08-20 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の製造方法 |
JP2008028897A (ja) * | 2006-07-25 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその関連技術 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8386988B2 (en) | 2010-01-20 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor integrated circuit and operating voltage control method |
JP2012142839A (ja) * | 2011-01-05 | 2012-07-26 | Fujitsu Semiconductor Ltd | レベル変換回路及び半導体装置 |
US8797085B2 (en) | 2011-01-05 | 2014-08-05 | Fujitsu Semiconductor Limited | Level conversion circuit and semiconductor device |
JP2012212291A (ja) * | 2011-03-31 | 2012-11-01 | Sony Corp | 情報処理装置、情報処理システム、情報処理装置の制御方法、および、プログラム |
CN102841834A (zh) * | 2011-03-31 | 2012-12-26 | 索尼公司 | 信息处理装置、信息处理系统、控制方法和程序 |
US8791751B2 (en) | 2012-01-30 | 2014-07-29 | Renesas Electronics Corporation | Semiconductor integrated circuit and method of reducing power consumption |
JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
JP2015115586A (ja) * | 2013-12-16 | 2015-06-22 | 富士通株式会社 | 半導体装置 |
JP2015119311A (ja) * | 2013-12-18 | 2015-06-25 | 富士通株式会社 | 半導体装置 |
JP2020155975A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社東芝 | 半導体装置及び半導体装置の制御方法 |
JP7399622B2 (ja) | 2019-03-20 | 2023-12-18 | 株式会社東芝 | 半導体装置及び半導体装置の制御方法 |
JP7451454B2 (ja) | 2021-03-19 | 2024-03-18 | 信豪 高場 | 値比較装置 |
Also Published As
Publication number | Publication date |
---|---|
US8018271B2 (en) | 2011-09-13 |
US20090206904A1 (en) | 2009-08-20 |
US7782125B2 (en) | 2010-08-24 |
US20110006827A1 (en) | 2011-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009200739A (ja) | 半導体集積回路 | |
JP4894014B2 (ja) | 集積回路のための電源の適応制御 | |
JP6092649B2 (ja) | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム | |
JP4621113B2 (ja) | 半導体集積回路装置 | |
US8604831B2 (en) | Integrated circuit, clock gating circuit, and method | |
KR101396652B1 (ko) | 코어스 클럭 게이팅을 사용하는 동적 프리퀀시 제어 | |
JP4924223B2 (ja) | 半導体装置 | |
US7757062B2 (en) | Semiconductor integrated circuit apparatus | |
US20080046773A1 (en) | Systems and Methods for Dynamic Clock Frequencies for Low Power Design | |
JP4954862B2 (ja) | 半導体集積回路 | |
JP2005339310A (ja) | 半導体装置 | |
TWI470410B (zh) | 電子系統及其電源管理方法 | |
Kunitake et al. | A replacement strategy for canary flip-flops | |
JP2005100269A (ja) | 半導体集積回路 | |
US9389914B2 (en) | Information processing apparatus and control method thereof | |
JP7397223B2 (ja) | データプロセッサのプログラム可能な電圧調整 | |
JP2011227937A (ja) | 電源電圧調整装置、記録媒体および電源電圧調整方法 | |
JP2000332121A (ja) | Vlsi回路およびシステムの低電力設計用パフォーマンス(性能)駆動多価可変供給電圧体系 | |
WO2011013270A1 (ja) | 半導体装置 | |
JP2011030066A (ja) | 半導体集積回路 | |
JP2005010958A (ja) | 半導体装置 | |
JP4667443B2 (ja) | 半導体集積回路装置 | |
TWI406147B (zh) | 用於設計使用適應性電壓及比例最佳化之積體電路之系統及方法 | |
JP2012182702A (ja) | リセット回路および半導体装置 | |
JPH11328011A (ja) | 記憶制御装置および情報処理機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100730 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20111209 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120417 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120821 |