JP2012142839A - レベル変換回路及び半導体装置 - Google Patents

Abstract

【課題】低面積化を図ること。
【解決手段】各信号ＢＤＴ１〜ＢＤＴｍをレベルシフトする回路として、クロックトレベルシフト回路（ＣＬＳ回路）３６（３６１〜３６ｍ）を用いた。ＣＬＳ回路３６１は、ダイナミックコンパレータ回路（ＤＣ回路）４１１と、ラッチ回路４２１とを備える。ＤＣ回路４１１は、Ｌレベルのクロック信号ＡＣＫに応答してリセット状態となり、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍを出力する。また、ＣＬＳ回路３６１は、Ｈレベルのクロック信号ＡＣＫに応答して比較状態となり、Ｈ１レベルの信号ＢＤＴｍ，ＸＢＤＴｍをＨ２レベルの信号ＣＤＴｍ，ＸＣＤＴｍにレベル変換する。ラッチ回路４２１は、相補な信号ＣＤＴｍ、ＸＣＤＴｍに応じた信号ＡＤＴｍ，ＸＡＤＴｍを出力し、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍに応答して出力レベルを保持する。
【選択図】図３

Description

レベル変換回路及び半導体装置に関する。

多電源の半導体集積回路装置（Large Scale Integration:ＬＳＩ）では、異なる電源電圧の回路間を接続するためにレベルシフト回路が設けられている（例えば、特許文献１参照）。

レベルシフト回路は、例えば、図３３に示すデジタル／アナログ変換回路（ＤＡＣ回路）１０に用いられる。このＤＡＣ回路１０は、複数ビットの入力信号ＤＴに応じた出力電流Ｉｏを出力する。

ＤＡＣ回路１０のフリップフロップ回路１１は入力信号ＤＴのビット数に応じた数のフリップフロップ回路を含み、クロック信号ＣＫに同期して入力信号ＤＴの各ビットをそれぞれラッチし、ラッチしたレベルに応じたレベルの信号を出力する。変換回路（デコーダ）１２は、フリップフロップ回路１１の出力信号をデコード（復号）し、変換後の信号を出力する。フリップフロップ回路１１と変換回路１２は、信号のレベルに応じた第１の高電位電圧ＶＤＤが供給される。

レベルシフト回路１３には、上記第１の高電位電圧ＶＤＤと異なる第２の高電位電圧ＡＶＤが供給される。第２の高電位電圧ＡＶＤは、出力電流Ｉｏを得るために供給される電圧であり、第１の高電位電圧ＶＤＤより高い電圧である。レベルシフト回路１３は、変換回路１２の出力信号のビット数に応じた数のレベルシフト回路を含み、各レベルシフト回路は、それぞれ１ビットの信号のレベルを、第１の高電位電圧ＶＤＤから第２の高電位電圧ＡＶＤレベルに変換する。従って、レベルシフト回路１３は、変換回路１２から出力される信号のレベルを、第２の高電位電圧ＡＶＤに応じたレベルにそれぞれ変換し、変換後の信号を出力する。

レベルシフト回路１４には、第２の高電位電圧ＡＶＤが供給される。レベルシフト回路１４は、クロック信号ＣＫのレベルを、第１の高電位電圧ＶＤＤレベルから第２の高電位電圧ＡＶＤレベルに変換し、変換後のクロック信号ＡＣＫを出力する。

フリップフロップ回路１５は、レベルシフト回路１３の出力信号のビット数に応じた数のフリップフロップ回路を含む。このフリップフロップ回路１５に含まれる複数のフリップフロップ回路はそれぞれ、第２の高電位電圧ＡＶＤにて動作するように、高耐圧特性を有するトランジスタで構成される。フリップフロップ回路１５は、レベルシフト回路１４から出力されるクロック信号ＡＣＫに同期してレベルシフト回路１３の出力信号をそれぞれラッチし、ラッチしたレベルに応じた信号を出力する。このフリップフロップ回路１５は、変換回路１２とレベルシフト回路１３における信号経路間の遅延差によりばらつく各ビットのタイミングを一致させるために備えられる。

ドライバ回路１６は第２の高電位電圧ＡＶＤにて動作し、フリップフロップ回路１５の出力信号に応じた駆動信号を生成する。電流変換回路（「電流ＤＡＣ」と表記）１７は、複数の電流源を含み、駆動信号に応じて駆動した電流源の電流を合成して出力電流Ｉｏを生成する。

国際公開第２００７／１３５７９９号

上記のようなＤＡＣ回路１０の場合、高耐圧特性を有するトランジスタで構成された複数のフリップフロップ回路を備える。高耐圧特性を有するトランジスタは、大きな占有面積を必要とする。従って、レベルシフト回路の占有面積が大きく、半導体集積回路の面積増大を招く。

本発明の一観点によれば、第１の電圧を信号レベルとする第１のクロック信号を第２の電圧を信号レベルとする第２のクロック信号に変換する第１の変換回路と、前記第１の電圧が動作電圧として供給され、前記第１のクロック信号に基づいて前記第１の電圧レベルの信号をラッチ及び出力するフリップフロップ回路と、前記第２の電圧が動作電圧として供給され、前記第２のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第２の電圧の信号レベルに変換する第２の変換回路と、を含む。

本発明の一観点によれば、低面積化を図ることができる。

第一実施形態のＤ／Ａ変換回路のブロック回路図である。 半導体集積回路のブロック図である。 レベルシフト回路のブロック回路図である。 クロックトレベルシフト回路の回路図である。 レベルシフト回路の回路図である。 レベルシフト回路の回路図である。 第一実施形態の動作を示すタイミング図である。 レベルシフト回路のタイミング説明図である。 第二実施形態のＤ／Ａ変換回路のブロック回路図である。 第二実施形態のクロックトレベルシフト回路のブロック回路図である。 第二実施形態の動作を示すタイミング図である。 第二実施形態の動作を示すタイミング図である。 第二実施形態の動作を示すタイミング図である。 第三実施形態のＤ／Ａ変換回路のブロック回路図である。 自己補正回路の回路図である。 第三実施形態の動作を示すタイミング図である。 第四実施形態のＤ／Ａ変換回路のブロック回路図である。 第四実施形態の動作を示すタイミング図である。 第五実施形態のＤ／Ａ変換回路のブロック回路図である。 第五実施形態の動作を示すタイミング図である。 第五実施形態の動作を示すタイミング図である。 第五実施形態の動作を示すタイミング図である。 第六実施形態のＤ／Ａ変換回路のブロック回路図である。 第六実施形態の動作を示すタイミング図である。 第七実施形態のＤ／Ａ変換回路のブロック回路図である。 自己補正回路の回路図である。 自己補正回路の回路図である。 第七実施形態の動作を示すタイミング図である。 別のＤ／Ａ変換回路のブロック回路図である。 別のＤ／Ａ変換回路のブロック回路図である。 別のＤ／Ａ変換回路のブロック回路図である。 別のＤ／Ａ変換回路のブロック回路図である。 従来のＤ／Ａ変換回路のブロック回路図である。

以下、実施形態を添付図面に従って説明する。
図２に示すように、半導体集積回路（ＬＳＩ）２０は、第１の高電位電圧ＶＤ１により動作するロジック回路２１（電源ドメイン）と、第２の高電位電圧ＶＤ２により動作する周辺回路２２，２３（電源ドメイン）とを有している。

ロジック回路２１は、例えばデジタル信号である画像データや動画データ等を扱う回路である。周辺回路２２，２３は、例えば音声信号等のアナログ信号を扱うアナログ回路である。周辺回路２２は、例えば、デジタル信号をアナログ信号に変換するデジタル／アナログ変換回路（ＤＡＣ回路）である。また、周辺回路２３は、例えば、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路（ＡＤＣ回路）である。

ロジック回路２１は、レベルシフト回路２４に複数ビットの信号を出力する。レベルシフト回路２４は、信号のビット数に対応する複数のレベルシフト回路を含む。このレベルシフト回路２４には、クロック信号ＣＫが供給される。このクロック信号ＣＫは、例えば、ロジック回路２１が同期動作する回路部分に供給するクロック信号ＣＫである。レベルシフト回路２４は、クロック信号ＣＫに同期して動作し、第１の高電位電圧ＶＤ１レベルの信号を第２の高電位電圧ＶＤ２レベルの信号にレベル変換し、その変換後の信号を出力する。レベルシフト回路２４がクロック信号ＣＫに同期して動作することにより、複数ビットの信号のタイミングを一致させる。周辺回路２２は、レベルシフト回路２４の出力信号に応答してアナログ信号Ａｏｕｔを出力する。

周辺回路２３は、供給されるアナログ信号Ａｉｎを複数ビットのデジタル信号に変換して出力する。レベルシフト回路２５は、信号のビット数に対応する複数のレベルシフト回路を含む。レベルシフト回路２５には、クロック信号ＣＫが供給される。レベルシフト回路２５は、クロック信号ＣＫに同期して動作し、第２の高電位電圧ＶＤ２レベルの信号を第１の高電位電圧ＶＤ１レベルの信号にレベル変換し、その変換後の信号を出力する。レベルシフト回路２５がクロック信号ＣＫに同期して動作することにより、複数ビットの信号のタイミングを一致させる。ロジック回路２１は、その信号を受け取る。

なお、ロジック回路２１は、第１の高電位電圧ＶＤ１により動作する回路であれば、回路構成は特に制限されない。また、周辺回路２２，２３は、第２の高電位電圧ＶＤ２により動作する回路であれば、アナログ回路に特に制限されない。例えば、周辺回路２２を、外部回路とのインタフェース回路としてもよい。

また、図２では、周辺回路２２とレベルシフト回路２４とを接続する構成として示したが、レベルシフト回路２４を周辺回路２２に含む構成としてもよい。同様に、周辺回路２３とレベルシフト回路２５とを接続する構成として示したが、レベルシフト回路２５を周辺回路２３に含む構成としてもよい。

以下、レベルシフト回路を含む周辺回路の一例として、デジタル／アナログ変換回路の実施形態を説明する。
なお、以下の説明において、同じ部材については同じ符号を付し、その部材の説明の全て又は一部を省略する。

（第一実施形態）
図１に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）３０は、第１の高電位電圧ＶＤＤレベルの入力信号を、第２の高電位電圧ＡＶＤレベルの信号にレベル変換するレベルシフト回路（レベル変換回路）３１と、レベルシフト回路３１の出力信号に応じてアナログ信号を生成するアナログ回路３２とを備えている。

レベルシフト回路３１のフリップフロップ回路（以下、ＦＦ回路）３３には、デジタル信号ＤＴｎが供給される。また、ＦＦ回路３３には、信号ＤＴｎのレベルに対応する第１の高電位電圧ＶＤＤが供給される。また、ＦＦ回路３３には、低電位電圧（例えばグランドＧＮＤ）が供給される。信号ＤＴｎは、複数（ｎビット）の信号ＤＴ１〜ＤＴｎである。代表してビット数ｎを付した信号ＤＴｎを示している。以下の説明においても、複数のビットにより構成される信号を、ビット数を付した符号を信号名に付加して示す場合がある。

ＦＦ回路３３は、クロック信号ＣＫに同期して信号ＤＴｎをラッチし、ラッチしたレベルと等しい信号ＱＤＴｎと、ラッチしたレベルを論理反転したレベルの反転信号ＸＱＤＴｎを出力する。即ち、ＦＦ回路３３は、クロック信号ＣＫに同期動作し、信号ＤＴｎに応じた相補信号ＱＤＴｎ，ＸＱＤＴｎを出力する。

変換回路３４は、相補信号ＱＤＴｎ，ＸＱＤＴｎを受け取る。変換回路３４には、第１の高電位電圧ＶＤＤと低電位電圧ＧＮＤが供給される。変換回路３４は例えばデコーダである。変換回路３４は、ｎビットの信号ＱＤＴｎ，ＸＱＤＴｎからｍビットの相補信号ＢＤＴｍ，ＸＢＤＴｍを生成する。なお、信号ＱＤＴｎ，ＸＱＤＴｎのビット数ｎと、信号ＢＤＴｍ，ＸＢＤＴｍのビット数ｍは、変換回路３４の構成に対応し、互いに同じ値であってもよい。

レベルシフト回路３５は、クロック信号ＣＫを受け取る。レベルシフト回路３５には、第２の高電位電圧ＡＶＤと低電位電圧が供給される。レベルシフト回路３５は、１つのクロック信号ＣＫのレベルを、第２の高電位電圧ＡＶＤレベルに変換し、変換後のクロック信号ＡＣＫを出力する。

クロックトレベルシフト回路（以下、ＣＬＳ回路）３６には、変換回路３４から出力される相補信号ＢＤＴｍ，ＸＢＤＴｍと、レベルシフト回路３５から出力される１つのクロック信号ＡＣＫが供給される。ＣＬＳ回路３６には、第２の高電位電圧ＡＶＤと低電位電圧が供給される。ＣＬＳ回路３６は、クロック信号ＡＣＫに同期して相補信号ＢＤＴｍ，ＸＢＤＴｍを受け取り、受け取った信号レベルを第２の高電位電圧ＡＶＤレベルに変換する。そして、ＣＬＳ回路３６は、変換後の信号をラッチし、ラッチしたレベルに応じた相補信号ＡＤＴｍ，ＸＡＤＴｍを出力する。

アナログ回路３２のドライバ回路３７には、第２の高電位電圧ＡＶＤと低電位電圧が供給される。ドライバ回路３７は、ＣＬＳ回路３６から出力される相補信号ＡＤＴｍ，ＸＡＤＴｍを受け取り、信号ＡＤＴｍ，ＸＡＤＴｍに応じた駆動信号を生成する。電流変換回路（「電流ＤＡＣ」と表記）３８には、第２の高電位電圧ＡＶＤと低電位電圧が供給される。電流変換回路３８は、複数の電流源を含み、ドライバ回路３７から出力される駆動信号に応じて各電流源を駆動する。そして、電流変換回路３８は、駆動した電流源の電流を合成して出力電流Ｉｏを生成する。

図３に示すように、ＦＦ回路３３は、信号ＤＴｎのビット数に応じたｎ個のＦＦ回路３３１〜３１ｎを含む。各ＦＦ回路３３１〜３１ｎは、第１の高電位電圧ＶＤＤにて動作する低耐圧ＦＦ回路であり、低耐圧特性のトランジスタにより構成される。各ＦＦ回路３３１〜３１ｎは、例えば、Ｄ型ＦＦ回路である。

各ＦＦ回路３３１〜３１ｎは、対応する信号ＤＴ１〜ＤＴｎがそれぞれ供給されるデータ入力端子と、クロック信号ＣＫが供給されるクロック入力端子をそれぞれ有する。ＦＦ回路３３１は、クロック信号ＣＫに同期して信号ＤＴ１をラッチし、ラッチしたレベルと等しい信号ＱＤＴ１と、ラッチしたレベルを論理反転したレベルの信号ＸＱＤＴ１を出力する。つまり、ＦＦ回路３３１は、クロック信号ＣＫに同期して信号ＤＴ１をラッチし、ラッチしたレベルに基づく相補信号ＱＤＴ１，ＸＱＤＴ１を出力する。同様に、ＦＦ回路３３２〜３１ｎは、クロック信号ＣＫに同期して信号ＤＴ２〜ＤＴｎをラッチし、ラッチしたレベルに基づく相補信号ＱＤＴ２，ＸＱＤＴ２〜ＱＤＴｎ，ＸＱＤＴｎをそれぞれ出力する。

ＣＬＳ回路３６は、変換回路３４から出力される相補信号ＢＤＴ１，ＸＢＤＴ１〜ＢＤＴｍ，ＸＢＤＴｍに対応するｍ個のＣＬＳ回路３６１〜３６ｍを備えている。
ＣＬＳ回路３６１は、ダイナミックコンパレータ回路（以下、ＤＣ回路）４１１と、ラッチ回路４２１とを備えている。ＤＣ回路４１１には、相補信号ＢＤＴ１，ＸＢＤＴ１と、クロック信号ＡＣＫが供給される。ＤＣ回路４１１は、クロック信号ＡＣＫに同期して動作し、相補信号ＢＤＴ１，ＸＢＤＴ１のレベルを、第２の高電位電圧ＡＶＤレベルに変換した相補信号ＣＤＴ１，ＸＣＤＴ１を生成する。ラッチ回路４２１は、相補信号ＣＤＴ１，ＸＣＤＴ１をラッチし、ラッチしたレベルに応じた相補信号ＡＤＴ１，ＸＡＤＴ１を出力する。

図４に示すように、クロック信号ＡＣＫは、ＰチャネルＭＯＳトランジスタＴＰ１のゲートとＮチャネルＭＯＳトランジスタＴＮ１のゲートに供給される。トランジスタＴＰ１のソースには第２の高電位電圧ＡＶＤが供給され、トランジスタＴＰ１のドレインはトランジスタＴＮ１のドレインに接続され、トランジスタＴＮ１のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＰ１及びトランジスタＴＮ１は、第２の第２の高電位電圧ＡＶＤと低電位電圧ＧＮＤを電源電圧とするインバータ回路５１として動作し、クロック信号ＡＣＫを論理反転した反転クロック信号ＸＡＣＫを生成する。この反転クロック信号ＸＡＣＫは、変換部５２に供給される。

変換部５２は、ＰチャネルＭＯＳトランジスタＴＰ２〜ＴＰ６と、ＮチャネルＭＯＳトランジスタＴＮ２〜ＴＮ７を含む。反転クロック信号ＸＡＣＫは、ＰチャネルＭＯＳトランジスタＴＰ２のゲートと、ＮチャネルＭＯＳトランジスタＴＮ２〜ＴＮ５のゲートに供給される。

トランジスタＴＰ２のソースには第２の高電位電圧ＡＶＤが供給され、トランジスタＴＰ２のドレインはＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４のソースに接続されている。トランジスタＴＰ３のゲートには信号ＢＤＴ１（入力信号ＩＮ）が供給され、トランジスタＴＰ４のゲートには反転信号ＸＢＤＴ１（反転信号ＸＩＮ）が供給される。

トランジスタＴＰ３のドレインはＰチャネルＭＯＳトランジスタＴＰ５のソースに接続されている。トランジスタＴＰ５のドレインはＮチャネルＭＯＳトランジスタＴＮ６のドレインに接続され、トランジスタＴＮ６のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＰ５のゲートとトランジスタＴＮ６のゲートは互いに接続されている。従って、トランジスタＴＰ５とトランジスタＴＮ６は、トランジスタＴＰ３のソース電圧と低電位電圧ＧＮＤとを動作電圧とするインバータ回路５３として動作する。

トランジスタＴＰ４のドレインはＰチャネルＭＯＳトランジスタＴＰ６のソースに接続されている。トランジスタＴＰ６のドレインはＮチャネルＭＯＳトランジスタＴＮ７のドレインに接続され、トランジスタＴＮ７のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＰ６のゲートとトランジスタＴＮ７のゲートは互いに接続されている。従って、トランジスタＴＰ６とトランジスタＴＮ７は、トランジスタＴＰ４のソース電圧と低電位電圧ＧＮＤとを動作電圧とするインバータ回路５４として動作する。

トランジスタＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＮ２のドレインは、トランジスタＴＰ５のドレインとトランジスタＴＮ６のドレインの間のノードＮ１に接続されている。このノードＮ１は、インバータ回路５３の出力端子として機能する。また、ノードＮ１は、トランジスタＴＰ６のゲートとトランジスタＴＮ７のゲートとの間のノード、つまりインバータ回路５４の入力端子に接続されている。

トランジスタＴＮ４のドレインは、トランジスタＴＰ６のドレインとトランジスタＴＮ７のドレインの間のノードＮ２に接続されている。このノードＮ２は、インバータ回路５４の出力端子として機能する。また、ノードＮ２は、トランジスタＴＰ５のゲートとトランジスタＴＮ６のゲートとの間のノード、つまりインバータ回路５３の入力端子に接続されている。

トランジスタＴＮ３のドレインはトランジスタＴＰ３のドレインとトランジスタＴＰ５のソースとの間のノードＮ３に接続されている。このノードＮ３は、インバータ回路５３の高電位側の電源端子として機能する。トランジスタＴＮ５のドレインはトランジスタＴＰ４のドレインとトランジスタＴＰ６のソースとの間のノードＮ４に接続されている。このノードＮ４は、インバータ回路５４の高電位側の電源端子として機能する。

相補信号ＣＤＴ１，ＸＣＤＴ１は、ラッチ回路４２１のインバータ回路６１，６２にそれぞれ供給される。インバータ回路６１の出力端子は２入力素子のＮＡＮＤ回路６３の一方の入力端子に接続され、ＮＡＮＤ回路６３の他方の入力端子はＮＡＮＤ回路６４の出力端子に接続されている。インバータ回路６２の出力端子は２入力素子のＮＡＮＤ回路６４の一方の入力端子に接続され、ＮＡＮＤ回路６４の他方の入力端子はＮＡＮＤ回路６３の出力端子に接続されている。また、ＮＡＮＤ回路６３の出力端子は、インバータ回路６５の入力端子に接続され、ＮＡＮＤ回路６４の出力端子は、インバータ回路６６の入力端子に接続されている。そして、インバータ回路６５は反転信号ＸＡＤＴ１を出力し、インバータ回路６６は信号ＡＤＴ１を出力する。ラッチ回路４２１に含まれる各回路６１〜６６には、動作電圧として第２の高電位電圧ＡＶＤと低電位電圧ＧＮＤが供給される。

次に、上記のように構成されたクロックトレベルシフト回路（ＣＬＳ回路）３６１の作用を説明する。
尚、以下の説明において、低電位電圧ＧＮＤレベルを「Ｌレベル」、第１の高電位電圧ＶＤＤレベルを「Ｈ１レベル」、第２の高電位電圧ＡＶＤレベルを「Ｈ２レベル」として説明する。

クロック信号ＡＣＫがＬレベルの場合、インバータ回路５１はＨ２レベルの反転クロック信号ＸＡＣＫを出力する。トランジスタＴＰ２はＨ２レベルの反転クロック信号ＸＡＣＫに応答してオフする。従って、入力信号ＢＤＴ１，ＸＢＤＴ１をそれぞれ受けるトランジスタＴＰ３，ＴＰ４のソースはそれぞれフローティング状態となる。トランジスタＴＮ２〜ＴＮ５は、Ｈ２レベルの反転クロック信号ＸＡＣＫに応答してオンする。オンしたトランジスタＴＮ２は、ノードＮ１の電位をＬレベルとする。同様に、オンしたトランジスタＴＮ３〜ＴＮ５は、ノードＮ３，Ｎ２，Ｎ４の電位をそれぞれＬレベルとする。この結果、出力信号ＣＤＴ１，ＸＣＤＴ１はＬレベルとなる。このときの状態を、リセット状態という。そして、クロック信号ＡＣＫがＬレベルである期間を、リセット期間という。

次に、クロック信号ＡＣＫがＬレベルからＨ２レベルへと変化すると、インバータ回路５１はＨ２レベルのクロック信号ＡＣＫに応答してＬレベルの反転クロック信号ＸＡＣＫを出力する。トランジスタＴＰ２はＬレベルの反転クロック信号ＸＡＣＫに応答してオンする。オンしたトランジスタＴＰ２は、入力信号ＢＤＴ１，ＸＢＤＴ１をそれぞれ受けるトランジスタＴＰ３，ＴＰ４のソースに第２の高電位電圧ＡＶＤを供給する。

トランジスタＴＮ２〜ＴＮ５は、Ｌレベルの反転クロック信号ＸＡＣＫに応答してオフする。すると、トランジスタＴＰ５とトランジスタＴＮ６は、トランジスタＴＰ３のソース電圧と低電位電圧ＧＮＤとを動作電圧とするインバータ回路５３として動作する。また、トランジスタＴＰ６とトランジスタＴＮ７は、トランジスタＴＰ４のソース電圧と低電位電圧ＧＮＤとを動作電圧とするインバータ回路５４として動作する。このときの状態を、比較状態という。そして、クロック信号ＡＣＫがＨ２レベルである期間を、比較期間という。

トランジスタＴＰ３，ＴＰ４は、それぞれのゲートに供給される入力信号ＢＤＴ１，ＸＢＤＴ１のレベルに応じた抵抗値を、ソースとドレインとの間にそれぞれ生じさせる。
例えば、信号ＢＤＴ１がＬレベル、信号ＸＢＤＴ１がＨ１レベルのとき、トランジスタＴＰ３のオン抵抗値は、トランジスタＴＰ４のオン抵抗値よりも小さくなる。すると、ノードＮ３の電位は、ノードＮ４の電位よりも高くなる。それに従い、ノードＮ１の電位がノードＮ２の電位よりも高くなる。そして、ノードＮ２の電位に従って、トランジスタＴＰ５はオンし、トランジスタＴＮ６はオフする。また、ノードＮ１の電位に従って、トランジスタＴＰ６はオフし、トランジスタＴＮ７はオンする。これにより、ＤＣ回路４１１は、Ｌレベルの信号ＣＤＴ１と、Ｈ２レベルの反転信号ＸＣＤＴ１を出力する。

また、信号ＢＤＴ１がＨ１レベル、信号ＸＢＤＴ１がＬレベルのとき、上記と逆に各ノードＮ１〜Ｎ４の電位が変化する。そして、ノードＮ２の電位に従って、トランジスタＴＰ５はオフし、トランジスタＴＮ６はオンする。また、ノードＮ１の電位に従って、トランジスタＴＰ６はオンし、トランジスタＴＮ７はオフする。これにより、ＤＣ回路４１１は、Ｈ２レベルの信号ＣＤＴ１と、Ｌレベルの反転信号ＸＣＤＴ１を出力する。

クロック信号ＡＣＫがＨ２レベルからＬレベルへと変化すると、インバータ回路５１はＬレベルのクロック信号ＡＣＫに応答してＨ２レベルの反転クロック信号ＸＡＣＫを出力する。すると、ダイナミックコンパレータ回路４１１はリセット状態となり、Ｌレベルの信号ＣＤＴ１，ＸＣＤＴ１を出力する。なお、Ｌレベル、つまり低電位電圧ＧＮＤは、リセット電圧の一例である。

即ち、ダイナミックコンパレータ回路４１１は、クロック信号ＡＣＫに応答して、リセット状態と比較状態とを交互に繰り返す。そして、ダイナミックコンパレータ回路４１１は、リセット状態のとき（リセット期間）、Ｌレベルの信号ＣＤＴ１，ＸＣＤＴ１を出力する。また、ダイナミックコンパレータ回路４１１は、比較状態のとき（比較期間）、入力信号ＢＤＴ１，ＸＢＤＴ１を比較し、レベルが高い方の入力信号のレベルを、Ｈ１レベルからＨ２レベルへとレベル変換し、変換後の出力信号を出力する。また、ダイナミックコンパレータ回路４１１は、比較結果に応じて、レベルが低い方の入力信号、つまりＬレベルの入力信号と等しいレベルの出力信号を出力する。つまり、ダイナミックコンパレータ回路４１１は、比較状態のとき、相補な信号ＣＤＴ１，ＸＣＤＴ１を出力する。

ラッチ回路４２１は、ダイナミックコンパレータ回路４１１の出力信号ＣＤＴ１，ＸＣＤＴ１を受け、相補信号ＡＤＴ１，ＸＡＤＴ１を出力する。
例えば、信号ＣＤＴ１をＨ２レベル、反転信号ＸＣＤＴ１をＬレベルとする。インバータ回路６１は、Ｈ２レベルの信号ＣＤＴ１に応答してＬレベルの信号を出力し、インバータ回路６２は、Ｌレベルの反転信号ＸＣＤＴ１に応答してＨ２レベルの信号を出力する。

ＮＡＮＤ回路６３は、インバータ回路６１から出力されるＬレベルの信号に応答してＨ２レベルの信号を出力する。インバータ回路６５は、ＮＡＮＤ回路６３から出力されるＨ２レベルの信号に応答してＬレベルの信号ＸＡＤＴ１を出力する。ＮＡＮＤ回路６４は、インバータ回路６２から出力されるＨ２レベルの信号と、ＮＡＮＤ回路６３から出力されるＨ２レベルの信号に応答して、Ｌレベルの信号を出力する。インバータ回路６６は、ＮＡＮＤ回路６４から出力されるＬレベルの信号に応答してＨ２レベルの信号ＡＤＴ１を出力する。

信号ＣＤＴ１，ＸＣＤＴ１がともにＬレベルのとき、それらの信号ＣＤＴ１，ＸＣＤＴ１を受けるインバータ回路６１，６２は、それぞれＨレベルの信号を出力する。上記した例では、比較状態のとき、ＮＡＮＤ回路６３は、２つの入力信号が共にＬレベルであり、Ｈ２レベルの信号を出力する。そして、リセット状態のとき、ＮＡＮＤ回路６３は、インバータ回路６１から出力されるＨ２レベルの信号を受け、Ｈ２レベルの信号を出力する。つまり、比較状態からリセット状態に遷移したとき、ＮＡＮＤ回路６３は比較状態の出力信号レベルを保持する。一方、ＮＡＮＤ回路６４は、比較状態のとき、２つの入力信号が共にＨ２レベルである。そして、インバータ回路６２からＨ２レベルの信号が出力される。従って、ＮＡＮＤ回路６４は、２つの入力信号レベルが変化しないため、比較状態のときの出力信号レベルを保持する。

即ち、ラッチ回路４２１は、比較状態、即ち信号ＣＤＴ１，ＸＣＤＴ１が相補な状態（相補なレベル）のとき、その信号ＣＤＴ１をラッチし、ラッチしたレベルに応じた信号ＡＤＴ１，ＸＡＤＴ１を出力する。一方、ラッチ回路４２１は、リセット状態、即ち信号ＣＤＴ１，ＸＣＤＴ１がともにＬレベルの状態のとき、信号ＡＤＴ１，ＸＡＤＴ１のレベルを、比較状態のときのレベルに保持する。

ＣＬＳ回路３６２〜３６ｍは、ＣＬＳ回路３６１と同様に、ＤＣ回路４１２〜４１ｍと、ラッチ回路４２２〜４２ｍをそれぞれ含む。ＤＣ回路４１２〜４１ｍの構成は、ＤＣ回路４１１の構成と同じである。また、ラッチ回路４２２〜４２ｍの構成は、ラッチ回路４２１の構成と同じである。このため、ＤＣ回路４１２〜４１ｍ及びラッチ回路４２２〜４２ｍの回路図及び説明を省略する。

クロック信号ＣＫをレベル変換するレベルシフト回路の第１の構成例を図５に示す。
このレベルシフト回路３５ａのインバータ回路７１，７２には、第１の高電位電圧ＶＤＤが動作電圧として供給される。また、インバータ回路７１には、ＬレベルとＨ１レベルとを振幅範囲とするクロック信号ＣＫが入力される。インバータ回路７１は、クロック信号ＣＫを論理反転した信号を出力する。インバータ回路７２は、インバータ回路７１の出力信号を受け、その信号を論理反転した信号を出力する。

インバータ回路７１の出力信号は、ＮチャネルＭＯＳトランジスタＴＮ１１のゲートに供給される。インバータ回路７２の出力信号は、ＮチャネルＭＯＳトランジスタＴＮ１２のゲートに供給される。

トランジスタＴＮ１１のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＮ１１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１１のドレインと、ＰチャネルＭＯＳトランジスタＴＰ１２のゲートに接続されている。トランジスタＴＮ１２のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＮ１２のドレインは、トランジスタＴＰ１２のドレインと、トランジスタＴＰ１１のゲートに接続されている。トランジスタＴＰ１１，ＴＰ１２のソースには、第２の第２の高電位電圧ＡＶＤが動作電圧として供給される。トランジスタＴＮ１１，ＴＮ１２，ＴＰ１１，ＴＰ１２は、それらの素子耐圧が第２の高電位電圧ＡＶＤに対応して設定された高耐圧素子である。

トランジスタＴＮ１２のドレインとトランジスタＴＰ１２のドレインが互いに接続されたノードＮ１１は、インバータ回路７３の入力端子に接続されている。インバータ回路７３には、第２の高電位電圧ＡＶＤが動作電圧として供給されている。このインバータ回路７３は、ＬレベルとＨ２レベルとを振幅範囲とするクロック信号ＡＣＫを出力する。

レベルシフト回路３５ａは、Ｈ１レベルのクロック信号ＣＫに応答してトランジスタＴＮ１１がオフし、トランジスタＴＮ１２がオンする。すると、トランジスタＴＰ１１がオンし、トランジスタＴＰ１２がオフする。インバータ回路７３は、ノードＮ１１の電位を受け、Ｈ２レベルのクロック信号ＡＣＫを出力する。一方、Ｌレベルのクロック信号ＣＫの場合、トランジスタＴＮ１１がオンし、トランジスタＴＮ１２がオフする。すると、トランジスタＴＰ１１がオフし、トランジスタＴＰ１２がオンする。これにより、インバータ回路７３は、Ｌレベルのクロック信号ＡＣＫを出力する。このように、レベルシフト回路３５ａは、低電位電圧ＧＮＤと第１の高電位電圧ＶＤＤとを信号レベルとするクロック信号ＣＫを、低電位電圧ＧＮＤと第２の高電位電圧ＡＶＤとを信号レベルとするクロック信号ＡＣＫにレベル変換する。

このように構成されたレベルシフト回路３５ａは、消費電流の抑制を図ることができる。即ち、クロック信号ＣＫがＨ１レベルのとき、ＮチャネルＭＯＳトランジスタＴＮ１１がオンし、ノードＮ１２の電位がＬレベルになる。すると、ＰチャネルＭＯＳトランジスタＴＰ１２がオンし、ノードＮ１１のレベルがＨ２レベルになり、ＰチャネルＭＯＳトランジスタＴＰ１１がオフし、ＮチャネルＭＯＳトランジスタＴＮ１２がオフする。従って、貫通電流が定常的に流れない。

クロック信号ＣＫをレベルシフトするレベルシフト回路の第２の構成例を図６に示す。
レベルシフト回路３５ｂのインバータ回路７１の出力信号は、ＰチャネルＭＯＳトランジスタＴＰ２１のゲートに供給される。インバータ回路７２の出力信号は、ＰチャネルＭＯＳトランジスタＴＰ２２のゲートに供給される。

トランジスタＴＰ２１のソースとトランジスタＴＰ２２のソースは互いに接続され、その接続点はＰチャネルＭＯＳトランジスタＴＰ２３のドレインに接続されている。トランジスタＴＰ２３のソースには第２の高電位電圧ＡＶＤが供給される。トランジスタＴＰ２３のゲートには、所定電位のバイアス電圧Ｖｂが供給される。

トランジスタＴＰ２１のドレインは、ＮチャネルＭＯＳトランジスタＴＮ２１のドレインに接続されている。トランジスタＴＰ２２のドレインは、ＮチャネルＭＯＳトランジスタＴＮ２２のドレインに接続されている。トランジスタＴＮ２１のゲートとトランジスタＴＮ２２のゲートは互いに接続されている。また、トランジスタＴＮ２１のゲートは、同トランジスタＴＮ２１のドレインと接続されている。トランジスタＴＮ２１のソースとトランジスタＴＮ２２のソースには低電位電圧ＧＮＤが供給される。トランジスタＴＰ２２のドレインとトランジスタＴＮ２２のドレインとが互いに接続されたノードＮ１２は、インバータ回路７３の入力端子に接続されている。トランジスタＴＰ２１〜ＴＰ２３，ＴＮ２１，ＴＮ２２は、それらの素子耐圧が第２の高電位電圧ＡＶＤに対応して設定された高耐圧素子である。

トランジスタＴＰ２３は、ゲートに供給されるバイアス電圧Ｖｂに応じた定電流を流す。レベルシフト回路３５ｂは、Ｈ１レベルのクロック信号ＣＫに応答してノードＮ１２の電位が低下する。インバータ回路７３は、このノードＮ１２の電位を受け、Ｈ２レベルのクロック信号ＡＣＫを出力する。Ｌレベルのクロック信号ＣＫの場合、ノードＮ１２の電位が上昇する。インバータ回路７３は、このノードＮ１２の電位を受け、Ｌレベルのクロック信号ＡＣＫを出力する。

このように構成されたレベルシフト回路３５ｂは、入力信号の低電圧化に対応する。即ち、クロック信号ＣＫに基づいてインバータ回路７１から出力される信号は、ＰチャネルＭＯＳトランジスタＴＰ２１のゲートに供給され、インバータ回路７２から出力される信号はＰチャネルＭＯＳトランジスタＴＰ２２のゲートに供給される。従って、インバータ回路７１，７２に動作電圧として供給される第１の高電位電圧ＶＤＤが低くなっても、両トランジスタＴＰ２１，ＴＰ２は、その第１の第１の高電位電圧ＶＤＤレベルの信号に応答するため、レベルシフト回路３５ｂは、クロック信号ＣＫを、Ｈ１レベルからＨ２レベルへとレベル変換することができる。

次に、上記のように構成されたＤＡＣ回路３０の作用を説明する。
図７に示すように、ＤＡＣ回路３０は、データ信号ＤＴｎとして、データＤ１〜Ｄ４を受け取る。一例として、データＤ１をＨ１レベル（単に「（Ｈ）」と表記）、データＤ２をＬレベル、データＤ３をＨ１レベル、データＤ４をＬレベルとする。

先ず、データＤ１が供給され、その後にＨ１レベルのクロック信号ＣＫが供給される。
図１に示すＦＦ回路３３は、クロック信号ＣＫがＬレベルからＨ１レベルに立ち上がるタイミングでデータＤ１を取り込み、信号ＱＤＴｎを出力する。図１に示す変換回路３４は、信号ＱＤＴｎをデコードして信号ＢＤＴｍを出力する。

図１に示すレベルシフト回路３５は、クロック信号ＣＫを、Ｈ１レベルからＨ２レベルへとレベル変換し、変換後のクロック信号ＡＣＫを出力する。
図３に示すＤＣ回路４１１〜４１ｍは、Ｈ２レベルのクロック信号ＡＣＫに応答して比較状態となり、信号ＢＤＴｍを、Ｈ１レベルからＨ２レベルへとそれぞれレベル変換し、Ｈ２レベルの信号ＣＤＴｍと、Ｌレベルの反転信号ＸＣＤＴｍを出力する。

図３に示すラッチ回路４２１〜４２ｍは、信号ＣＤＴｍ，ＸＣＤＴｍに応じた信号ＡＤＴｍを出力する。
図１に示すドライバ回路３７は、信号ＡＤＴｍに応答して駆動信号を生成する。そして、電流変換回路３８は、駆動信号に応答して電流Ｉｏを出力する。このように、ＤＡＣ回路３０は、データＤ１に応じた電流Ｉｏを出力する。

図１に示すレベルシフト回路３５は、Ｌレベルのクロック信号ＣＫに応答してＬレベルのクロック信号ＡＣＫを出力する。ＤＣ回路４１１〜４１ｍは、Ｌレベルのクロック信号ＡＣＫに応答してリセット状態となり、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍを出力する。ラッチ回路４２１〜４２ｍは、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍに基づいて、比較状態のときの信号ＡＤＴｍを保持する。従って、ＤＡＣ回路３０は、データＤ１に応じた電流Ｉｏを継続して出力する。

次に、データＤ２が供給され、その後にＨ１レベルのクロック信号ＣＫが供給されると、上記と同様に、ＣＬＳ回路３６は、データＤ２に応じた信号ＡＤＴｍを出力する。その結果、ＤＡＣ回路３０は、データＤ２に応じた電流Ｉｏを出力する。そして、ＤＡＣ回路３０は、供給されるデータＤ３，Ｄ４についても上記と同様に動作し、各データＤ３，Ｄ４に応じた電流Ｉｏを出力する。つまり、ＤＡＣ回路３０の各回路３１〜３６は、クロック信号ＣＫの周期毎に、上記の状態変化を繰り返し、Ｈ１レベルのデータ信号ＤＴｎを、Ｈ２レベルの信号ＡＤＴｍにレベル変換し、その信号ＡＤＴｍに応じた電流Ｉｏを出力する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）各信号ＢＤＴ１〜ＢＤＴｍをレベルシフトする回路として、クロックトレベルシフト回路（ＣＬＳ回路）３６（３６１〜３６ｍ）を用いた。ＣＬＳ回路３６１は、ダイナミックコンパレータ回路（ＤＣ回路）４１１と、ラッチ回路４２１とを備える。ＤＣ回路４１１は、Ｌレベルのクロック信号ＡＣＫに応答してリセット状態となり、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍを出力する。また、ＣＬＳ回路３６１は、Ｈレベルのクロック信号ＡＣＫに応答して比較状態となり、Ｈ１レベルの信号ＢＤＴｍ，ＸＢＤＴｍをＨ２レベルの信号ＣＤＴｍ，ＸＣＤＴｍにレベル変換する。ラッチ回路４２１は、相補な信号ＣＤＴｍ、ＸＣＤＴｍに応じた信号ＡＤＴｍ，ＸＡＤＴｍを出力し、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍに応答して出力レベルを保持する。

ダイナミックコンパレータ回路４１１とラッチ回路４２１に含まれる高耐圧トランジスタの数は、図３３に示すレベルシフト回路１３とフリップフロップ回路１５とにおいて、１つの信号をレベルシフトしてラッチする回路を構成する高耐圧トランジスタの数よりも少ない（およそ２／３）。従って、従来例と比べ、レベルシフトに係る素子を形成するために必要な面積が小さくなり、占有面積の低減を図ることができる。

（２）図４に示すように、ＤＣ回路４１１は、ＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４のゲートに、Ｈ１レベルの信号ＢＤＴ１，ＸＢＤＴ１を入力信号としてそれぞれ受ける。両ＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４のソースには、オンしたトランジスタＴＰ２を介して第２の高電位電圧ＡＶＤが供給される。従って、両トランジスタＴＰ３，ＴＰ４は、第２の高電位電圧ＡＶＤからそれぞれのしきい値電圧分低い電圧から、低電位電圧ＧＮＤまでの間のゲート電圧に応答してオンする。従って、入力信号である信号ＢＤＴ１，ＸＢＤＴ１のレベルが低くなっても両トランジスタＴＰ３，ＴＰ４が動作する。このため、クロックトレベルシフト回路３６１は、Ｈ１レベルの信号ＢＤＴ１，ＸＢＤＴ１をＨ２レベルの信号ＡＤＴ１，ＸＡＤＴ１にレベル変換する。即ち、クロックトレベルシフト回路３６１は、低電圧化された入力信号に対応し、確実にレベル変換を行うことができる。

（３）図４に示すように、ＤＣ回路４１１は、比較状態のとき、ＰチャネルＭＯＳトランジスタＴＰ５とＮチャネルＭＯＳトランジスタＴＮ６はインバータ回路５３として動作し、ＰチャネルＭＯＳトランジスタＴＰ６とＮチャネルＭＯＳトランジスタＴＮ７はインバータ回路５４として動作する。例えば、信号ＢＤＴ１がＬレベル、反転信号ＸＢＤＴ１がＨ１レベルのとき、ＰチャネルＭＯＳトランジスタＴＰ６とＮチャネルＭＯＳトランジスタＴＮ６がオフする。逆に、信号ＢＤＴ１がＨ１レベル、反転信号ＸＢＤＴ１がＬレベルのとき、ＰチャネルＭＯＳトランジスタＴＰ５とＮチャネルＭＯＳトランジスタＴＮ７がオフする。従って、第２の高電位電圧ＡＶＤが供給される配線から低電位電圧ＧＮＤが供給される配線に向って貫通電流が定常的に流れない。このため、例えば定電流を流してレベルシフトする回路を用いる場合と比べ、消費電流の低減を図ることができる。

（第二実施形態）
図９に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）８０は、入力信号ＤＴｎを信号ＡＤＴｍ，ＸＡＤＴｍにレベル変換するレベルシフト回路３１と、信号ＡＤＴｍｍＸＡＤＴｍに応じた電流Ｉｏを生成するアナログ回路３２と、レベルシフト回路３１の状態を検出する検出回路８１とを備えている。

検出回路８１には、Ｈ１レベルのクロック信号ＣＫと、Ｈ２レベルのクロック信号ＡＣＫが入力される。検出回路８１は、クロック信号ＣＫ，ＡＣＫに基づいて、レベルシフト回路３１の動作タイミングを検出し、その検出結果に応じたレベルのエラー信号Ｅｒｒを生成する。

ここで、レベルシフト回路３１の動作タイミングについて説明する。
図８に示すように、フリップフロップ回路（ＦＦ回路）３３は、Ｈ１レベルのクロック信号ＣＫに応答してデータＤＴｎをラッチする。クロックトレベルシフト回路（ＣＬＳ回路）３６は、Ｈ２レベルのクロック信号ＡＣＫに応答して比較状態となり、Ｈ１レベルの入力信号ＢＤＴｍ，ＸＢＤＴｍをＨ２レベルの信号ＡＤＴｍ，ＸＡＤＴｍに変換する。

ＣＬＳ回路３６が応答するクロック信号ＡＣＫは、ＦＦ回路３３が応答するクロック信号ＣＫに対し、ＦＦ回路３３の出力端子とＣＬＳ回路３６の入力端子との間の信号伝達経路における遅延、即ち配線やレベルシフト回路３５の動作による遅延の影響を受ける。

ＣＬＳ回路３６が応答するクロック信号ＡＣＫの立ち上がりエッジのタイミングは、ＦＦ回路３３が応答するクロック信号ＣＫの立ち上がりエッジのタイミングから、クロック信号を伝達する経路における遅延時間分、遅れる。このクロック信号ＣＫを伝達する経路における遅延時間を、クロック遅延ｄｅｌａｙＣＫとする。

変換回路３４は、データＤＴｎをデコードして信号ＢＤＴｍ，ＸＢＤＴｍを生成する。ＦＦ回路３３から出力された信号ＱＤＴｎ，ＸＱＤＴｎは、ＦＦ回路３３の出力端子からＣＬＳ回路３６の入力端子までの間の信号伝達経路における遅延、即ち配線や変換回路３４の動作による遅延の影響を受ける。つまり、ＣＬＳ回路３６が受け取る信号ＢＤＴｍ，ＸＢＤＴｍの変化は、ＦＦ回路３３から出力される信号ＱＤＴｎ，ＸＱＤＴｎが変化してから、ＦＦ回路３３とＣＬＳ回路３６との間の信号伝達経路における遅延時間が経過した後に現れる。この信号ＱＤＴｎ，ＸＱＤＴｎを伝達する経路における遅延時間を、データ遅延ｄｅｌａｙＤＴとする。

レベルシフト回路３１は、データＤＴｎをラッチして信号ＱＤＴｎ，ＸＱＤＴｎを生成し、信号ＱＤＴｎ，ＸＱＤＴｎを信号ＢＤＴｍ，ＸＢＤＴｍに変換し、信号ＢＤＴｍ，ＸＢＤＴｍを信号ＡＤＴｍ，ＸＡＤＴｍにレベルシフトする。従って、ＣＬＳ回路３６にデータに応じた信号ＢＤＴｍ，ＸＢＤＴｍが到達するよりも、クロック信号ＡＣＫの立ち上がりが早いと、不確定なデータを取り込むことになる。このため、各周期毎に、この一連の処理を確実に行うためには、データ遅延ｄｅｌａｙＤＴよりもクロック遅延ｄｅｌａｙＣＫが大きい（delayDT＜delayCK）こと、が必要である。

また、レベルシフト回路３１は、ＦＦ回路３３がラッチしたデータを、そのラッチした周期と同じ周期でレベル変換して出力する、つまり、クロック信号ＣＫ（クロック信号ＡＣＫ）の１周期の間に実行することが求められる。この処理を実行するためには、上記条件に加え、クロック信号ＣＫ（クロック信号ＡＣＫ）の１周期（１／ｆＣＫ）（ｆＣＫはクロック信号ＣＫの周波数）とデータ遅延ｄｅｌａｙＤＴの合計値が、クロック遅延ｄｅｌａｙＣＫよりも大きい（delayCK＜1/fCK+delayDT）こと、が必要となる。

レベルシフト回路３１は、上記の条件を満足するように、素子の特性や配置（配線遅延）が設定される。しかし、上記のクロック遅延ｄｅｌａｙＣＫ及びデータ遅延ｄｅｌａｙＤＴは、製造に起因するプロセス条件のバラツキや、動作環境に起因する配線抵抗や配線容量の値の変化等の影響を受ける。この実施形態の検出回路は、上記のデータ遅延ｄｅｌａｙＤＴよりもクロック遅延ｄｅｌａｙＣＫが大きい（delayDT＜delayCK）こと、を監視する。

検出回路８１を構成を説明する。
図９に示すように、クロック信号ＣＫは、バッファ回路９１とカウンタ（「ｃｏｎｔ」と表記）９２とに供給される。

バッファ回路９１は、クロック信号ＣＫに対し、変換回路３４の動作遅延に応じた遅延を付加した遅延クロック信号ＤＣＫを生成する。この遅延クロック信号ＤＣＫは、カウンタ９３に供給される。なお、バッファ回路９１は、動作電圧として供給される第１の高電位電圧ＶＤＤに基づいて、Ｈ１レベルの遅延クロック信号ＤＣＫを生成する。

バッファ回路９１は、例えば、偶数段のインバータ回路により構成される。インバータ回路の段数は、最悪パスのデータ遅延ｄｅｌａｙＤＴ、即ちＣＬＳ回路３６が受け取る複数の信号ＢＤＴｍ，ＸＢＤＴｍのうち、最も遅い信号の遅延時間を生成するために必要なインバータ回路の段数と、クロック信号ＣＫに対して遅延クロック信号ＤＣＫが反転しないように加える１段又は２段のインバータ回路の段数との合計値と等しい。

カウンタ９２，９３は、例えばＴ型フリップフロップ回路により構成される。カウンタ９２，９３には、第１の高電位電圧ＶＤＤが動作電圧として供給される。カウンタ９２，９３は互いに同じ構成を有し、入力信号のエッジ（例えば立ち上がりエッジ）をカウントし、カウント結果を出力する。即ち、カウンタ９２は、クロック信号ＣＫをカウントし、信号ＣＣＫ１と反転信号ＸＣＣＫ１を出力する。これらの信号ＣＣＫ１，ＸＣＣＫ１は、クロック信号ＣＫのエッジ（例えば立ち上がりエッジ）毎に反転を繰り返す信号である。つまり、カウンタ９２は、クロック信号ＣＫを分周（２分周）した分周信号ＣＣＫ１と、その信号ＣＣＫ１を論理反転した反転分周信号ＸＣＣＫ１を生成する。カウンタ９２は、第１の分周回路の一例である。

カウンタ９３は、遅延クロック信号ＤＣＫをカウントし、信号ＣＣＫ２と反転信号ＸＣＣＫ２を出力する。これら信号ＣＣＫ２，ＸＣＣＫ２は、クロック信号ＣＫのエッジ（例えば立ち上がりエッジ）毎に反転を繰り返す信号である。つまり、カウンタ９３は、遅延クロック信号ＤＣＫを分周（２分周）した分周信号ＣＣＫ２と、その信号ＣＣＫ２を論理反転した反転信号ＸＣＣＫ２を生成する。カウンタ９３は、第２の分周回路の一例である。

図１０に示すように、クロックトレベルシフト回路（ＣＬＳ回路）９４は、クロックトレベルシフト回路３６と同様に構成された２つのクロックトレベルシフト回路（ＣＬＳ回路）９４１，９４２を備えている。第１のＣＬＳ回路９４１は、ダイナミックコンパレータ回路（ＤＣ回路）１０１ａとラッチ回路１０１ｂとを備えている。ＤＣ回路１０１ａは、信号ＣＣＫ１，ＸＣＣＫ１を受け取り、比較状態とリセット状態に応じた信号を出力する。ラッチ回路１０１ｂは、ＤＣ回路１０１ａの出力信号に基づいて、相補な信号（シフト分周信号）ＡＣＣＫ１，ＸＡＣＣＫ１を生成する。第１のＣＬＳ回路９４１は、第１の分周信号変換回路の一例である。

同様に、第２のＣＬＳ回路９４２は、ダイナミックコンパレータ回路（ＤＣ回路）１０２ａとラッチ回路１０２ｂとをそなえている。ＤＣ回路１０２ａは、信号ＣＣＫ２，ＸＣＣＫ２を受け取り、比較状態とリセット状態に応じた信号を出力する。ラッチ回路１０２ｂは、ＤＣ回路１０２ａの出力信号に基づいて、相補な信号（シフト分周信号）ＡＣＣＫ２，ＸＡＣＣＫ２を生成する。第２のＣＬＳ回路９４２は、第２の分周信号変換回路の一例である。

図９に示すように、上記クロック信号ＡＣＫは、バッファ回路９５に供給される。バッファ回路９５は、例えば、偶数段のインバータ回路により構成される。バッファ回路９５は、クロック信号ＡＣＫに対し、１つのＣＬＳ回路の動作遅延、つまり、ＤＣ回路とラッチ回路の動作遅延に応じた遅延を付加した遅延クロック信号ＡＣＫＤを生成する。この遅延クロック信号ＡＣＫＤは、ＦＦ回路９７に供給される。なお、バッファ回路９５は、動作電圧として供給される第２の高電位電圧ＡＶＤに基づいて、Ｈ２レベルの遅延クロック信号ＡＣＫＤを生成する。

ＣＬＳ回路９４から出力される信号ＡＣＣＫ１，ＡＣＣＫ２は、ＥＯＲ回路９６に供給される。ＥＯＲ回路９６は、信号ＡＣＣＫ１，ＡＣＣＫ２を排他的論理和演算し、演算結果に応じたレベルの検出信号ＣＰを生成する。ＥＯＲ回路９６は演算回路の一例である。この検出信号ＣＰは、フリップフロップ回路（ＦＦ回路）９７に供給される。

ＦＦ回路９７はＤ型フリップフロップ回路であり、動作電圧として第２の高電位電圧ＡＶＤが供給される。ＦＦ回路９７のデータ端子には検出信号ＣＰが供給され、クロック端子には遅延クロック信号ＡＣＫＤが供給される。ＦＦ回路９７は、Ｈ２レベルの遅延クロック信号ＡＣＫＤに応答して、検出信号ＣＰをラッチし、ラッチしたレベルと等しいレベルの信号ＦＣＫを出力する。この信号ＦＣＫは、フリップフロップ回路（ＦＦ回路）９８に供給される。

ＦＦ回路９８はＤ型フリップフロップ回路であり、動作電圧として第２の高電位電圧ＡＶＤが供給される。ＦＦ回路９７のデータ端子には、ＣＬＳ回路９４から出力される反転信号ＸＡＣＣＫ２が供給され、クロック端子にはＦＦ回路９７から出力される信号ＦＣＫが供給される。ＦＦ回路９８は、Ｈ２レベルの信号ＦＣＫに応答して反転信号ＸＡＣＣＫ２をラッチし、ラッチしたレベルと等しいレベルのエラー信号Ｅｒｒを出力する。

上記のように構成された検出回路８１の動作を説明する。
尚、動作説明では、タイミングに関して説明するため、第１の高電位電圧ＶＤＤレベルと第２の高電位電圧ＡＶＤレベルをともに「Ｈレベル」として説明する。

図１１に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＨレベルになる。

クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１と信号ＡＣＣＫ２は共にＨレベルとなる。図９に示すＥＯＲ回路９６はＬレベルの検出信号ＣＰを出力する。

次に、時刻Ｔ２において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７は、検出信号ＣＰをラッチする。このとき、検出信号ＣＰはＬレベルであるため、ＦＦ回路９７はＬレベルの信号ＦＣＫを出力する。その結果、エラー信号Ｅｒｒは変化しない、つまりＬレベルに維持される。

次に、時刻Ｔ３において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＬレベルになる。クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１と信号ＡＣＣＫ２は共にＬレベルとなる。この時、検出信号ＣＰはＬレベルのままである。

次に、時刻Ｔ４において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７は、検出信号ＣＰをラッチする。このとき、検出信号ＣＰはＬレベルであるため、ＦＦ回路９７は、Ｌレベルの信号ＦＣＫを出力する。その結果、エラー信号Ｅｒｒは変化しない、つまりＬレベルに維持される。

次に、時刻Ｔ１からクロック信号ＣＫの２周期分の時間が経過すると、信号ＣＣＫ１と信号ＣＣＫ２は初期状態に戻る。即ち、クロック信号ＣＫの２周期毎に、上記の状態を繰り返す。そして、上記のようなタイミングのとき、エラー信号ＥｒｒはＬレベルに維持される。つまり、エラーは発生しない。

図１２に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＨレベルになる。次に、時刻Ｔ２において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。

次に、クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ１）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＨレベルとなる。すると、検出信号ＣＰはＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

次に、時刻Ｔ３において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７は、検出信号ＣＰをラッチする。このとき、検出信号ＣＰはＨレベルであるため、ＦＦ回路９７は、Ｈレベルの信号ＦＣＫを出力する。図９に示すＦＦ回路９８は、Ｈレベルの信号ＦＣＫに応答して信号ＸＡＣＣＫ２をラッチする。このとき、信号ＸＡＣＣＫ２はＬレベルであるため、ＦＦ回路９８はＬレベルのエラー信号Ｅｒｒを出力する。

次に、時刻Ｔ４において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、クロック信号の立ち上がりタイミング（時刻Ｔ２）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＨレベル、信号ＡＣＣＫ２はＬレベルとなる。すると、検出信号ＣＰはＨレベルのままである。

次に、時刻Ｔ５において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７は、検出信号ＣＰをラッチする。このとき、検出信号ＣＰがＨレベルであるため、ＦＦ回路９７はＨレベルの信号ＦＣＫを出力する。つまり、信号ＦＣＫはＨレベルに維持される。従って、ＦＦ回路９８はラッチ動作を行わないため、エラー信号ＥｒｒがＬレベルに維持される。

このように、クロック遅延ｄｅｌａｙＣＫがクロック信号ＣＫの１周期より長くなった場合、レベルシフト回路３１は、そのクロック信号ＡＣＫが遅れたタイミングで信号ＡＤＴｍを出力することができる。

図１３に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＨレベル、信号ＡＣＣＫ２はＬレベルとなり、検出信号ＣＰはＨレベルになる。その後、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＨレベルになる。

次に、時刻Ｔ２において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７はＨレベルの検出信号ＣＰをラッチし、信号ＦＣＫをＬレベルからＨレベルへと変化させる。すると、ＦＦ回路９８は、Ｈレベルの信号ＦＣＫに応答して信号ＸＡＣＣＫ２をラッチする。このとき、信号ＸＡＣＣＫ２はＨレベルであるため、ＦＦ回路９８はＨレベルのエラー信号Ｅｒｒを出力する。

つぎに、時刻Ｔ１からクロック信号ＣＫの１周期分の時間が経過すると（時刻Ｔ３）、クロック信号ＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ１はＬレベルになる。次に、クロック信号ＡＣＫがＬレベルからＨレベルに変化すると、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＨレベルとなり、検出信号ＣＰはＨレベルが維持される。その後、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＬレベルになる。

次に、時刻Ｔ４において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図９に示すＦＦ回路９７は検出信号ＣＰをラッチする。この時、検出信号ＣＰはＨレベルであるため、ＦＦ回路９８はＨレベルの信号ＦＣＫを出力する。つまり、信号ＦＣＫはＨレベルに維持される。従って、ＦＦ回路９８はラッチ動作を行わないため、エラー信号ＥｒｒはＨレベルに維持される。

次に、時刻Ｔ１からクロック信号ＣＫの２周期分の時間が経過すると、信号ＣＣＫ１と信号ＣＣＫ２は初期状態に戻る。そして、上記のようなタイミングのとき、エラー信号ＥｒｒはＨレベルに維持される。

上記のエラー信号Ｅｒｒは、例えば、半導体集積回路のテスト装置により観測される。テスト装置は、例えば、ウェハレベルのテスト装置、パッケージ化された半導体装置のテスト装置、等である。テスト装置は、２周期分のクロック信号ＣＫを半導体集積回路に供給する。この２周期分のクロック信号ＣＫにより、検出回路８１は、レベルシフト回路３１のタイミングを検出し、エラー信号Ｅｒｒを出力する。このエラー信号Ｅｒｒは、タイミングエラーが発生しないときにはＬレベルに維持され、タイミングエラーが発生するとＨレベルに維持される。従って、テスト装置は、クロック信号ＣＫを供給した後、任意のタイミングでエラー信号Ｅｒｒを観測することにより、タイミングエラーの有無を判定することができる。従って、クロック信号ＣＫの周期が短い半導体集積回路に対するテストを、動作の遅いテスト装置によっても行うことができる。

なお、上記のエラー信号Ｅｒｒをテスト装置が観測できない、つまりエラー信号Ｅｒｒを半導体装置の外部から観測可能に端子を設けることができない場合、電流変換回路３８にて生成する出力電流Ｉｏにより、テスト装置におけるテストをフェイル（Ｆａｉｌ）させるようにするとよい。例えば、エラー信号Ｅｒｒを、図９に示すドライバ回路３７に購求する。ドライバ回路３７は、Ｈレベルのエラー信号Ｅｒｒに応答して、入力信号ＡＤＴｍ，ＸＡＤＴｍに関わらず、所定値の電流Ｉｏ（例えば、最大電流）を電流変換回路３８が出力するように駆動信号を生成する。テスト装置は、入力信号、つまりデータ信号ＤＴｎを変更し、そのデータ信号ＤＴｎに応じた電流Ｉｏが出力されるか否かにより、ＤＡＣ回路８０の状態を判定する。従って、データ信号ＤＴｎに対して電流Ｉｏが変化しない場合、テスト装置は、ＤＡＣ回路８０をフェイル、つまり故障と判定する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）検出回路８１は、フリップフロップ回路３３とＣＬＳ回路３６の動作タイミングを検出し、その検出結果に応じたエラー信号Ｅｒｒを生成する。このエラー信号Ｅｒｒにより、フリップフロップ回路３３とＣＬＳ回路３６の動作タイミングのエラーを確認することが可能となる。

（２）検出回路８１のバッファ回路９１は、フリップフロップ回路３３からＣＬＳ回路３６までの信号伝達経路に対応する遅延時間が設定され、クロック信号ＣＫを遅延した遅延クロック信号ＤＣＫを生成する。ＣＬＳ回路９４は、第２のクロック信号ＡＣＫに応答して、クロック信号ＣＫと遅延クロック信号ＤＣＫをそれぞれ分周した分周信号ＣＣＫ１，ＣＣＫ２のレベルを、第１の高電位電圧ＶＤＤレベルから第２の高電位電圧ＡＶＤレベルに変換した第１及び第２のシフト分周信号ＡＣＣＫ１，ＡＣＣＫ２を生成する。

第１及び第２のシフト分周信号ＡＣＣＫ１，ＡＣＣＫ２は、データ遅延時間ｄｅｌａｙＤＴとクロック遅延ｄｅｌａｙＣＫとの大小関係に応じたレベルとなる。クロック信号ＣＫの１周期において、データ遅延ｄｅｌａｙＤＴがクロック遅延ｄｅｌａｙＣＫよりも小さい（delayDT＜delayCK）とき、両信号ＡＣＣＫ１，ＡＣＣＫ２は同相にてレベルが変化する。一方、クロック信号ＣＫの１周期において、データ遅延ｄｅｌａｙＤＴがクロック遅延ｄｅｌａｙＣＫよりも大きい（delayDT＞delayCK）とき、両信号ＡＣＣＫ１，ＡＣＣＫ２は逆相にてレベルが変化する。つまり、両信号ＡＣＣＫ１，ＡＣＣＫ２により、レベルシフト回路３１の動作に必要な条件（delayDT＞delayCK）を監視することができる。そして、両信号ＡＣＣＫ１，ＡＣＣＫ２を論理演算（排他的論理和演算）することにより、データ遅延ｄｅｌａｙＤＴとクロック遅延ｄｅｌａｙＣＫの大小関係に応じた検出信号ＣＰを得ることができる。

（３）ＦＦ回路９７は、ＣＬＳ回路９４の遅延時間に応じて第２のクロック信号ＡＣＫを遅延した遅延クロック信号ＡＣＫＤに応答して検出信号ＣＰをラッチし、信号ＦＣＫを出力する。ＣＬＳ回路９４は、第２のシフト分周信号ＡＣＣＫ２を論理反転した反転信号ＸＡＣＣＫ２を生成する。ＦＦ回路９８は、ＦＦ回路９７の出力信号ＦＣＫに応答して、反転信号ＸＡＣＣＫ２をラッチする。クロック遅延ｄｅｌａｙＣＫがクロック信号ＣＫの１周期よりも長いとき、第１及び第２のシフト分周信号ＡＣＣＫ１，ＡＣＣＫ２は逆相にてレベルが変化する。従って、ＥＯＲ回路９６は、Ｈレベルの信号ＦＣＫを出力する。このとき、反転信号ＸＡＣＣＫ１は、Ｌレベルである。このため、ＦＦ回路９８は、Ｌレベルのエラー信号Ｅｒｒを出力する。このように、クロック遅延ｄｅｌａｙＣＫがクロック信号ＣＫの１周期よりも長いときに、レベルシフト回路３１におけるタイミングエラーの誤検出を防止することができる。

（第三実施形態）
図１４に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）１１０は、レベルシフト回路３１と、アナログ回路３２と、検出回路８１と、自己補正回路１１１とを備えている。

検出回路８１は、クロック信号ＣＫ，ＡＣＫに基づいて、レベルシフト回路３１の動作タイミングを検出し、その検出結果に応じたレベルのエラー信号Ｅｒｒを生成する。
自己補正回路１１１は、エラー信号Ｅｒｒに基づいて、レベルシフト回路３１の動作タイミングを補正する。詳しくは、自己補正回路１１１にはレベルシフト回路３１のレベルシフト回路３５とクロックトレベルシフト回路３６との間に接続されている。自己補正回路１１１は、レベルシフト回路３５から出力されるクロック信号ＡＣＫを受け取る。そして、自己補正回路１１１は、クロック信号ＡＣＫに対して、エラー信号Ｅｒｒに応じた遅延を付加した遅延クロック信号ＤＡＣＫを生成する。ＣＬＳ回路３６，９４とバッファ回路９５は、遅延クロック信号ＤＡＣＫに応答して動作する。

図１５に示すように、自己補正回路１１１は、エラー信号Ｅｒｒに応答して相補的にオンオフする一対のスイッチＳＷ１，ＳＷ２を備えている。スイッチＳＷ１は互いに並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトランジスタのゲートにはエラー信号Ｅｒｒが供給され、ＮチャネルＭＯＳトランジスタのゲートには、インバータ回路１１２によりエラー信号Ｅｒｒのレベルを論理反転したレベルの信号が供給される。同様に、スイッチＳＷ２は、互いに並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタのゲートにはエラー信号Ｅｒｒが供給され、ＰチャネルＭＯＳトランジスタのゲートには、インバータ回路１１２によりエラー信号Ｅｒｒのレベルを論理反転したレベルの信号が供給される。

スイッチＳＷ１の第１端子にはクロック信号ＡＣＫが供給され、スイッチＳＷ１の第２端子はバッファ回路１１３の入力端子に接続されている。クロック信号ＡＣＫは遅延回路１１４に供給され、遅延回路１１４の出力端子はスイッチＳＷ２の第１端子に接続され、スイッチＳＷ２の第２端子はバッファ回路１１３の入力端子に接続されている。バッファ回路１１３は、遅延クロック信号ＤＡＣＫを出力する。

第１のスイッチＳＷ１は、Ｌレベルのエラー信号Ｅｒｒに応答してオンし、Ｈレベルのエラー信号Ｅｒｒに応答してオフする。第２のスイッチＳＷ２は、Ｌレベルのエラー信号Ｅｒｒに応答してオフし、Ｈレベルのエラー信号Ｅｒｒに応答してオンする。従って、第１のスイッチＳＷ１は、エラーが検出されていないときにオンし、エラーが検出されたときにオフする。第２のスイッチＳＷ２は、エラーが検出されていないときにオフし、エラーが検出されたときにオンする。

次に、上記のように構成された自己補正回路１１１の作用を説明する。
図１６に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫ（遅延クロック信号ＤＡＣＫ）がＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＨレベル、信号ＡＣＣＫ２はＬレベルとなり、検出信号ＣＰはＨレベルになる。その後、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＨレベルになる。

次に、時刻Ｔ２において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図１４に示すＦＦ回路９７はＨレベルの検出信号ＣＰをラッチし、信号ＦＣＫをＬレベルからＨレベルへと変化させる。すると、ＦＦ回路９８は、Ｈレベルの信号ＦＣＫに応答して信号ＸＡＣＣＫ２をラッチする。このとき、信号ＸＡＣＣＫ２はＨレベルであるため、ＦＦ回路９８はＨレベルのエラー信号Ｅｒｒを出力する。

Ｈレベルのエラー信号Ｅｒｒにより、図１５に示す自己補正回路１１１のスイッチＳＷ１がオフし、スイッチＳＷ２がオンする。これにより、クロック信号ＡＣＫから、バッファ回路１１３と遅延回路１１４の遅延時間、遅れた遅延クロック信号ＤＡＣＫが生成される。従って、クロック遅延ｄｅｌａｙＣＫは、図１５に示す遅延回路１１４の遅延時間分、大きくなる。なお、遅延回路１１４の遅延時間は、クロック信号ＡＣＫの半周期分あれば十分である。しかし、レベルシフト回路３１は、条件（delayDT＜delayCK）を満たすように設計されているため、半周期以下の遅延時間でよい。

次に、時刻Ｔ３において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ２はＬレベルになる。

次に、クロック信号ＡＣＫに対して遅延時間が調整された遅延クロック信号ＤＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＬレベルとなり、信号ＡＣＣＫ２はＬレベルに維持される。従って、検出信号ＣＰはLレベルとなる。

次に、時刻Ｔ４において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、図１４に示すＦＦ回路９７は、検出信号ＣＰをラッチする。このとき、検出信号ＣＰはＬレベルであるため、ＦＦ回路９７はＬレベルの信号ＦＣＫを出力する。その後、検出信号ＣＰはＬレベルに維持されるため、信号ＦＣＫはＬレベルに維持される。その結果、エラー信号ＥｒｒはＨレベルに維持される。従って、自己補正回路１１１は、Ｈレベルのエラー信号Ｅｒｒに基づき、クロック信号ＡＣＫに対して、遅延回路１１４の遅延時間を付加した遅延クロック信号ＤＡＣＫを出力する。このため、レベルシフト回路３１は、正常なタイミングで動作する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）自己補正回路１１１は、検出回路８１のエラー信号Ｅｒｒに基づいて、第２のクロック信号ＡＣＫに基づいて生成する遅延クロック信号ＤＡＣＫの遅延時間を補正する。つまり、クロック遅延ｄｅｌａｙＣＫがデータ遅延ｄｅｌａｙＤＴよりも短いとき、第２のクロック信号ＡＣＫに対する遅延クロック信号ＤＡＣＫの遅延時間を大きくする。これにより、レベルシフト回路３１の動作タイミングを補正することができる。

（第四実施形態）
図１７に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）１２０は、レベルシフト回路３１と、アナログ回路３２と、検出回路１２１と、自己補正回路１１１とを備えている。

検出回路１２１は、図９に示す検出回路８１の構成と、ＡＮＤ回路１２２とを備えている。
ＡＮＤ回路１２２には、エラー信号Ｅｒｒと、検出信号ＣＰが供給される。ＡＮＤ回路１２２は、エラー信号Ｅｒｒと検出信号ＣＰとを論理積演算し、演算結果のレベルに応じた第２のエラー信号Ｅｒｒ２を生成する。ＡＮＤ回路１２２は演算回路の一例である。

上記第三実施形態で説明したように、タイミングエラーが発生したとき、図１７に示すＦＦ回路９７は、図１８に示すように、Ｈレベルの信号ＦＣＫを出力し、ＦＦ回路９８は、Ｈレベルの信号ＦＣＫに応答してＨレベルの第１のエラー信号Ｅｒｒを出力する。ＡＮＤ回路１２２は、Ｈレベルの信号ＣＰと、Ｈレベルの第１のエラー信号Ｅｒｒにより、Ｈレベルの第２のエラー信号Ｅｒｒ２を出力する。

自己補正回路１１１は、Ｈレベルの第１のエラー信号Ｅｒｒに応答して、自回路の遅延時間を増加させ、その増加した遅延時間により遅延クロック信号ＤＡＣＫを生成する。
その遅延クロック信号ＤＡＣＫのタイミングにより、タイミングエラーが解消された場合、ＦＦ回路９７はＬレベルの検出信号ＣＰをラッチしてＬレベルの信号ＦＣＫを出力する。そして、ＦＦ回路９８は、Ｈレベルのエラー信号Ｅｒｒを継続して出力する。

ＡＮＤ回路１２２は、Ｌレベルの信号ＣＰと、Ｈレベルの第１のエラー信号Ｅｒｒにより、Ｌレベルの第２のエラー信号Ｅｒｒ２を出力する。
つまり、第２のエラー信号Ｅｒｒ２は、検出回路１２１がタイミングエラーを検出するとＨレベルとなり、自己補正回路１１１がタイミングエラーを解消するとＬレベルとなる。なお、図示はしないが、自己補正回路１１１がタイミングエラーを解消できないとき、検出信号ＣＰはＬレベルにならないため、ＡＮＤ回路１２２はＨレベルの第２のエラー信号Ｅｒｒ２を継続して出力する。

従って、テスト装置は、第２のエラー信号Ｅｒｒ２により、タイミングエラーが発生したか否かを判定することができる。更に、テスト装置は、第２のエラー信号Ｅｒｒ２により、タイミングエラーが解消されたか否かを判定することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＡＮＤ回路１２２は、検出信号ＣＰとエラー信号Ｅｒｒとを論理演算して第２のエラー信号Ｅｒｒ２を生成する。自己補正回路１１１によりタイミングエラーが解消された場合、ＥＯＲ回路９６からＬレベルの検出信号ＣＰが出力されるため、第２のエラー信号Ｅｒｒ２はＬレベルとなる。従って、第２のエラー信号Ｅｒｒ２により、タイミングエラーの発生と、発生したタイミングエラーが解消されたか否かを判定することができる。

（第五実施形態）
図１９に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）１３０は、レベルシフト回路３１と、アナログ回路３２と、検出回路１３１とを備えている。

この検出回路１３１は、クロック信号ＣＫ（クロック信号ＡＣＫ）の１周期（１／ｆＣＫ）（ｆＣＫはクロック信号ＣＫの周波数）とデータ遅延ｄｅｌａｙＤＴの合計値が、クロック遅延ｄｅｌａｙＣＫよりも大きい（delayCK＜1/fCK+delayDT）こと、を監視する。そして、検出回路１３１は、監視結果に応じて、タイミングエラーが発生していない場合には例えばＬレベルのエラー信号Ｅｒｒ３を生成し、タイミングエラーが発生している場合には例えばＨレベルのエラー信号Ｅｒｒ３を生成する。

検出回路１３１は、バッファ回路９１、カウンタ９２，９３、クロックトレベルシフト回路（ＣＬＳ回路）９４、バッファ回路９５、ＮＯＲ回路１３２、フリップフロップ回路（ＦＦ回路）１３３、カウンタ（「ｃｏｎｔＡ」と表記）１３４を備えている。各回路９１〜９５は、上記第二実施形態と同じであるため、説明を省略する。

ＮＯＲ回路１３２には、ＣＬＳ回路９４から出力される信号ＡＣＣＫ１，信号ＡＣＣＫ２が供給される。ＮＯＲ回路１３２には、動作電圧として第２の高電位電圧ＡＶＤが供給される。ＮＯＲ回路１３２は、信号ＡＣＣＫ１，信号ＡＣＣＫ２を否定論理和演算し、演算結果に応じたレベルの検出信号ＣＰ２を生成する。ＮＯＲ回路１３２は演算回路の一例である。この検出信号ＣＰ２は、フリップフロップ回路（ＦＦ回路）１３３に供給される。

バッファ回路９５から出力される遅延クロック信号ＡＣＫＤはカウンタ１３４に供給される。カウンタ１３４には、動作電圧として第２の高電位電圧ＡＶＤが供給される。カウンタ１３４は、遅延クロック信号ＡＣＫＤをカウントし、クロック信号ＣＣＫＡを生成する。このクロック信号ＣＣＫＡは、遅延クロック信号ＡＣＫＤのエッジ（例えば立ち上がりエッジ）毎に反転を繰り返す信号である。つまり、カウンタ１３４は、遅延クロック信号ＡＣＫＤを分周（２分周）した信号ＣＣＫＡを生成する。カウンタ１３４は、第３の分周回路の一例である。

ＦＦ回路１３３には、動作電圧として第２の高電位電圧ＡＶＤが供給される。ＦＦ回路１３３は、Ｈレベルの信号ＣＣＫＡに応答して検出信号ＣＰ２をラッチし、ラッチしたレベルと等しいレベルのエラー信号Ｅｒｒ３を出力する。

次に、上記のように構成された検出回路１３１の動作を説明する。
図２０に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。

次に、クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１と信号ＡＣＣＫ２は共にＨレベルとなる。図１９に示すＮＯＲ回路１３２はＬレベルの検出信号ＣＰ２を出力する。

次に、時刻Ｔ２において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化し、図１９に示すＦＦ回路１３３は検出信号ＣＰ２をラッチする。このとき、検出信号ＣＰ２はＬレベルであるため、ＦＦ回路１３３はＬレベルのエラー信号Ｅｒｒ３を出力する。

次に、時刻Ｔ３において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

クロック信号ＣＫの立ち上がりタイミングからクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１と信号ＡＣＣＫ２は共にＬレベルとなる。すると、検出信号ＣＰ２はＨレベルになる。

次に、時刻Ｔ４において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＨレベルからＬレベルに変化する。このとき、ＦＦ回路１３３は検出信号ＣＰ２のラッチ動作を行わないため、エラー信号Ｅｒｒ３はＬレベルに維持される。

次に、時刻Ｔ１からクロック信号ＣＫの２周期分の時間が経過すると、信号ＣＣＫ１と信号ＣＣＫ２は初期状態に戻る。即ち、クロック信号ＣＫの２周期毎に上記の状態を繰り返す。そして、上記のようなタイミングのとき、エラー信号Ｅｒｒ４はＬレベルに維持される。

図２１に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。次に、時刻Ｔ２において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。

次に、クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ１）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＨレベルとなる。すると、検出信号ＣＰ２はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

次に、時刻Ｔ３において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化し、ＦＦ回路１３３は検出信号ＣＰ２をラッチする。このとき、検出信号ＣＰ２はＬレベルであるため、ＦＦ回路１３３はＬレベルのエラー信号Ｅｒｒ３を出力する。その結果、エラー信号Ｅｒｒ３は変化しない、つまりＬレベルに維持される。

次に、時刻Ｔ４において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。
次に、クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ２）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＨレベル、信号ＡＣＣＫ２はＬレベルとなる。すると、検出信号ＣＰ２はＬレベルのままである。

次に、時刻Ｔ５において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＨレベルからＬレベルに変化する。図１９に示すＦＦ回路１３３は、ラッチ動作を行わないため、エラー信号Ｅｒｒ３はＬレベルに維持される。

時刻Ｔ１からクロック信号ＣＫの３周期分の時間が経過すると、信号ＣＣＫ１と信号ＣＣＫ２は初期状態に戻る。そして、上記のようなタイミングのとき、エラー信号Ｅｒｒ３はＬレベルに維持される。

図２２に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。次に、時刻Ｔ２において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

次に、クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ１）からクロック遅延ｄｅｌａｙＣＫ経過後（時刻Ｔ３）、クロック信号ＡＣＫがＬレベルからＨレベルに変化すると、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＬレベルとなり、図１９に示すＮＯＲ回路１３２はＨレベルの検出信号ＣＰ２を出力する。

次に、時刻Ｔ４において、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化する。すると、図１９に示すＦＦ回路１３３はＨレベルの信号ＣＣＫＡに応答して検出信号ＣＰ２をラッチする。このとき、検出信号ＣＰ２はＨレベルであるため、ＦＦ回路１３３はエラー信号Ｅｒｒ３をＬレベルからＨレベルへと変化させる。

次に、時刻Ｔ２からクロック信号ＣＫの１周期分の時間が経過すると（時刻Ｔ５）、クロック信号ＣＫがＬレベルからＨレベルに変化し、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。

クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ２）からクロック遅延ｄｅｌａｙＣＫ経過後（時刻Ｔ６）、クロック信号ＡＣＫがＬレベルからＨレベルに変化し、信号ＡＣＣＫ１はＨレベル、信号ＡＣＣＫ２はＨレベルとなり、検出信号ＣＰ２はＬレベルになる。

次に、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＨレベルからＬレベルに変化する。このとき、ＦＦ回路１３３はラッチ動作を行わないため、エラー信号Ｅｒｒ３はＨレベルに維持される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）検出回路１３１は、フリップフロップ回路３３とＣＬＳ回路３６の動作タイミングを検出し、その検出結果に応じたエラー信号Ｅｒｒ３を生成する。このエラー信号Ｅｒｒ３により、フリップフロップ回路３３とＣＬＳ回路３６の動作タイミングのエラー発生を確認することができる。

（２）検出回路８１のバッファ回路９１は、フリップフロップ回路３３からＣＬＳ回路３６までの信号伝達経路に対応する遅延時間が設定され、クロック信号ＣＫを遅延した遅延クロック信号ＤＣＫを生成する。ＣＬＳ回路９４は、第２のクロック信号ＡＣＫに応答して、クロック信号ＣＫと遅延クロック信号ＤＣＫをそれぞれ分周した分周信号ＣＣＫ１，ＣＣＫ２のレベルを、第１の高電位電圧ＶＤＤレベルから第２の高電位電圧ＡＶＤレベルに変換した第１及び第２のシフト分周信号ＡＣＣＫ１，ＡＣＣＫ２を生成する。

第１及び第２のシフト分周信号ＡＣＣＫ１，ＡＣＣＫ２は、データ遅延時間ｄｅｌａｙＤＴとクロック遅延ｄｅｌａｙＣＫとの大小関係に応じたレベルとなる。クロック信号ＣＫの１周期において、データ遅延ｄｅｌａｙＤＴがクロック遅延ｄｅｌａｙＣＫよりも小さい（delayDT＜delayCK）とき、両信号ＡＣＣＫ１，ＡＣＣＫ２は同相にてレベルが変化する。一方、クロック信号ＣＫの１周期において、データ遅延ｄｅｌａｙＤＴがクロック遅延ｄｅｌａｙＣＫよりも大きい（delayDT＞delayCK）とき、両信号ＡＣＣＫ１，ＡＣＣＫ２は逆相にてレベルが変化する。

ＮＯＲ回路１３２は、両信号ＡＣＣＫ１，ＡＣＣＫ２を否定論理和演算して検出信号ＣＰ２を生成する。そして、第２の遅延クロック信号ＡＣＫＤを分周した分周信号ＣＣＫＡに応答するＦＦ回路１３３より検出信号ＣＰ２をラッチする。

クロック遅延ｄｅｌａｙＣＫがクロック信号ＣＫの１周期とデータ遅延ｄｅｌａｙＤＴよりも小さい（delayCK＜1/fCK+delayDT）とき、ＦＦ回路１３３はＬレベルの検出信号ＣＰ２をラッチし、Ｌレベルのエラー信号Ｅｒｒ３を出力する。一方、クロック遅延ｄｅｌａｙＣＫがクロック信号ＣＫの１周期とデータ遅延ｄｅｌａｙＤＴよりも大きい（delayCK＞1/fCK+delayDT）とき、ＦＦ回路１３３はＨレベルの検出信号ＣＰ２をラッチしてＨレベルのエラー信号Ｅｒｒ３を出力する。このように、レベルシフト回路３１に必要な条件（delayCK＜1/fCK+delayDT）を監視し、監視結果に応じたエラー信号Ｅｒｒ３を生成することができる。

（第六実施形態）
図２３に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）１４０は、レベルシフト回路３１と、アナログ回路３２と、検出回路１４１と、自己補正回路１４２（「自己補正回路２」と表記）を備えている。

検出回路１４１は、図１９に示す検出回路１３１の構成と、カウンタ（「ｃｏｎｔＥ」と表記）１４３と、ＡＮＤ回路１４４を備える。カウンタ１４３には、ＦＦ回路１３３から出力されるエラー信号Ｅｒｒ３が供給される。カウンタ１４３には、動作電圧として第２の高電位電圧ＡＶＤが供給される。カウンタ１４３は、第３のエラー信号Ｅｒｒ３をカウントし、第４のエラー信号Ｅｒｒ４を出力する。このエラー信号Ｅｒｒ４は、エラー信号Ｅｒｒ３のエッジ（例えば立ち上がりエッジ）毎に反転を繰り返す信号である。つまり、カウンタ１４３は、エラー信号Ｅｒｒ３を分周（２分周）したエラー信号Ｅｒｒ４を生成する。カウンタ１４３は、第４の分周回路の一例である。

ＡＮＤ回路１４４には、第３のエラー信号Ｅｒｒ３と、第４のエラー信号Ｅｒｒ４が供給される。ＡＮＤ回路１４４は、第３のエラー信号Ｅｒｒ３と第４のエラー信号Ｅｒｒ４とを論理積演算し、演算結果のレベルに応じた第５のエラー信号Ｅｒｒ５を生成する。ＡＮＤ回路１４４は演算回路の一例である。

上記の第４のエラー信号Ｅｒｒ４は、自己補正回路１４２に供給される。自己補正回路１４２は、第三実施形態における自己補正回路１１１と同様に構成されている。即ち、自己補正回路１４２は、第４のエラー信号Ｅｒｒ４に応答して、そのエラー信号Ｅｒｒ４に応じた遅延時間をクロック信号ＣＫに付加してクロック信号ＣＫ２を生成する。このクロック信号ＣＫ２は、バッファ回路９１に供給される。バッファ回路９１は、クロック信号ＣＫ２を遅延させて遅延クロック信号ＤＣＫを生成する。

フリップフロップ回路３３はクロック信号ＣＫ２に応答してデータ信号ＤＴｎをラッチする。つまり、データ信号ＤＴｎを受け取るタイミングが、自己補正回路１４２により調整される。

第５のエラー信号Ｅｒｒ５は、第四実施形態における第２のエラー信号Ｅｒｒ２と同様である。即ち、第５のエラー信号Ｅｒｒ５は、検出回路１４１がタイミングエラーを検出するとＨレベルとなり、自己補正回路１４２がタイミングエラーを解消するとＬレベルとなる。なお、図示はしないが、自己補正回路１４２がタイミングエラーを解消できないとき、エラー信号Ｅｒｒ３はＬレベルにならないため、ＡＮＤ回路１４４はＨレベルの第５のエラー信号Ｅｒｒ５を継続して出力する。

従って、テスト装置は、第５のエラー信号Ｅｒｒ５により、タイミングエラーが発生したか否かを判定することができる。更に、テスト装置は、第５のエラー信号Ｅｒｒ５により、タイミングエラーが解消されたか否かを判定することができる。

次に、上記のように構成された検出回路１４１と自己補正回路１４２の作用を説明する。
図２４に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。その後、時刻Ｔ２において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ１）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化する。このとき、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＬレベルであるため、検出信号ＣＰ２はＨレベルに維持される。

次に、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化する。図２３に示すＦＦ回路１３３は、信号ＣＣＫＡに応答して、検出信号ＣＰ２をラッチする。このとき、検出信号ＣＰ２はＨレベルであるため、第３のエラー信号Ｅｒｒ３がＨレベルとなり、第４のエラー信号Ｅｒｒ４はＨレベルとなる。また、第３のエラー信号Ｅｒｒ３がＨレベル、第４のエラー信号Ｅｒｒ４がＨレベルであるため、第５のエラー信号Ｅｒｒ５がＨレベルとなり、エラー中であることが判る。

エラー信号Ｅｒｒ４がＨレベルになると、自己補正回路１４２が、クロック信号ＣＫに対するクロック信号ＣＫ２の遅延時間を、図２４に示す時間ｄＴ分、増加させる。この結果、ＦＦ回路３３の取り込みタイミングが遅くなる、つまりデータ遅延ｄｅｌａｙＤＴが大きくなる。

次に、時刻Ｔ３において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、クロック信号ＡＣＫがＬレベルからＨレベルに変化すると、信号ＡＣＣＫ１はＨレベルとなる。このとき、信号ＡＣＣＫ２はＬレベルであるため、検出信号ＣＰ２はＬレベルになる。

次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。
次に、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルになると、信号ＣＣＫＡがＨレベルからＬレベルに変化する。ＦＦ回路１３３はラッチ動作を行わないため、エラー信号Ｅｒｒ３はＨレベルに維持される。

次に、時刻Ｔ４において、クロック信号ＡＣＫがＬレベルからＨレベルへ変化すると、ＣＬＳ回路３６は、データＤ３に対応する信号ＡＤＴｍを出力する。このように、正常な動作タイミングとなる。

その後、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルへ変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化する。ＦＦ回路１３３は信号ＣＣＫＡに応答して検出信号ＣＰ２をラッチし、Ｌレベルのエラー信号Ｅｒｒ３を出力する。

第３のエラー信号Ｅｒｒ３がＬレベル、第４のエラー信号Ｅｒｒ４がＨレベルになるため、第５のエラー信号Ｅｒｒ５はＬレベルになり、エラーが改善したことを示す。
この後、信号ＣＣＫＡは反転を繰り返すが、検出信号ＣＰ２がＬレベルに維持されるため、第３のエラー信号Ｅｒｒ３はＬレベルに維持され、第４のエラー信号Ｅｒｒ４と第５のエラー信号Ｅｒｒ５が変化することはない。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）検出回路１４１は、レベルシフト回路３１に必要な条件（delayCK＜1/fCK+delayDT）を監視することができる。

（２）検出回路１４１は、監視結果に応じたエラー信号Ｅｒｒ３を生成する。そして、エラー信号Ｅｒｒ３をカウントした第４のエラー信号Ｅｒｒ４が供給される自己補正回路１４２により、タイミングエラーを解消することができる。

（３）第３のエラー信号Ｅｒｒ３と第４のエラー信号Ｅｒｒ４とを論理積演算して第５のエラー信号Ｅｒｒ５を生成する。第５のエラー信号Ｅｒｒ５は、タイミングエラーを検出すると所定レベル（Ｈレベル）となり、自己補正回路１４２によりタイミングエラーが解消されるとＬレベルとなる。従って、タイミングエラー発生の有無と、タイミングエラーが自動的に解消されたか否かを容易に判定することができる。

（第七実施形態）
図２５に示すように、デジタル／アナログ変換回路（ＤＡＣ回路）１５０は、レベルシフト回路３１と、アナログ回路３２と、検出回路１４１と、自己補正回路（「自己補正回路３」と表記）１５１を備えている。

自己補正回路１５１には、第４のエラー信号Ｅｒｒ４が供給される。
自己補正回路１５１は、第４のエラー信号Ｅｒｒ４に応答して、クロック遅延ｄｅｌａｙＣＫを調整する。詳しくは、第４のエラー信号Ｅｒｒ４は、レベルシフト回路３１においてタイミングエラーが発生していないときにＬレベルであり、タイミングエラーの発生時にＨレベルとなる。自己補正回路１５１は、第４のエラー信号Ｅｒｒ４がＨレベルのとき、そのエラー信号Ｅｒｒ４がＬレベルの時と比べ、クロック遅延ｄｅｌａｙＣＫを減少させる。その結果、データ遅延ｄｅｌａｙＤＴが相対的に大きくなり、タイミングエラーが解消される。

自己補正回路の第１の構成例を図２６に示す。
この自己補正回路１５１ａは、図５に示すレベルシフト回路３５ａに対応する。つまり、図２６に示すように、自己補正回路１５１ａは、スイッチＳＷ３１，ＳＷ３２と、トランジスタＭＮ１，ＭＮ２を有している。スイッチＳＷ３１，ＳＷ３２は、高耐圧ＮチャネルＭＯＳトランジスタである。トランジスタＭＮ１，ＭＮ２は、高耐圧ＮチャネルＭＯＳトランジスタである。

スイッチＳＷ３１の第１端子はノードＮ１１に接続され、スイッチＳＷ３１の第２端子はトランジスタＭＮ１のドレインに接続され、トランジスタＭＮ１のソースには低電位電圧ＧＮＤが供給される。また、トランジスタＭＮ１のゲートにはインバータ回路７２の出力信号（入力信号ＸＩＮ）が供給される。スイッチＳＷ３２の第１端子はノードＮ１２に接続され、スイッチＳＷ３２の第２端子はトランジスタＭＮ２のドレインに接続され、トランジスタＭＮ２のソースには低電位電圧ＧＮＤが供給される。また、トランジスタＭＮ２のゲートにはインバータ回路７１の出力信号（入力信号ＩＮ）が供給される。スイッチＳＷ３１，ＳＷ３２の制御端子（トランジスタのゲート）には第４のエラー信号Ｅｒｒ４が供給される。

スイッチＳＷ３１，ＳＷ３２は、Ｈレベルのエラー信号Ｅｒｒ４に応答してオンし、Ｌレベルのエラー信号Ｅｒｒ４に応答してオフする。オンしたスイッチＳＷ３１は、レベルシフト回路３５ａのＮチャネルＭＯＳトランジスタＴＮ１２に、トランジスタＭＮ１を並列に接続する。同様に、オンしたスイッチＳＷ３２は、レベルシフト回路３５ａのＮチャネルＭＯＳトランジスタＴＮ１１に、トランジスタＭＮ２を並列に接続する。

すると、ノードＮ１１又はノードＮ１２から、低電位電圧ＧＮＤが供給される配線に向って流れる電流が、トランジスタＭＮ１，ＭＮ２を接続しない場合と比べ、多くなる。すると、ノードＮ１１，Ｎ１２の電位変化が早くなる。その結果、出力信号であるクロック信号ＡＣＫの立ち上がり又は立ち下がりが早くなる。つまり、クロック遅延ｄｅｌａｙＣＫが少なくなる。

自己補正回路の第２の構成例を図２７に示す。
この自己補正回路１５１ｂは、図６に示すレベルシフト回路３５ｂに対応する。つまり、図２７に示すように、自己補正回路１５１ｂは、トランジスタＭＰ１と、スイッチＳＷ３３と、インバータ回路１５２を有している。トランジスタＭＰ１は、高耐圧ＰチャネルＭＯＳトランジスタである。スイッチＳＷ３３は、高耐圧ＰチャネルＭＯＳトランジスタである。

トランジスタＭＰ１のソースには第２の高電位電圧ＡＶＤが供給され、トランジスタＭＰ１のドレインはスイッチＳＷ３３を介してトランジスタＴＰ２３のドレインに接続されている。トランジスタＭＰ１のゲートにはバイアス電圧Ｖｂが供給される。インバータ回路１５２にはエラー信号Ｅｒｒ４が供給され、インバータ回路１５２の出力信号は、スイッチＳＷ３３の制御端子（トランジスタのゲート）に供給される。

スイッチＳＷ３３は、Ｈレベルのエラー信号Ｅｒｒ４に基づいてオンされ、Ｌレベルのエラー信号Ｅｒｒ４に基づいてオフされる。オンしたスイッチＳＷ３３は、レベルシフト回路３５ｂのトランジスタＴＰ２３に対し、トランジスタＭＰ１を並列に接続する。

すると、トランジスタＴＰ２３，ＭＰ１を介してトランジスタＴＰ２１，ＴＰ２２に供給される電流が、トランジスタＭＰ１を接続しない場合と比べ、多くなる。すると、ノードＮ１１ａ，Ｎ１２ａの電位変化が早くなる。その結果、出力信号であるクロック信号ＡＣＫの立ち上がり又は立ち下がりが早くなる。つまり、クロック遅延ｄｅｌａｙＣＫが少なくなる。

次に、上記のように構成された自己補正回路１５１による作用を説明する。
図２８に示すように、先ず、時刻Ｔ１において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。

次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。
次に、時刻Ｔ２において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＬレベルになる。次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＬレベルになる。

クロック信号ＣＫの立ち上がりタイミング（時刻Ｔ１）からクロック遅延ｄｅｌａｙＣＫ経過後、クロック信号ＡＣＫがＬレベルからＨレベルに変化する。このとき、信号ＡＣＣＫ１はＬレベル、信号ＡＣＣＫ２はＬレベルであるため、検出信号ＣＰ２はＨレベルになる。

次に、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルに変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化する。図２５に示すＦＦ回路１３３は、信号ＣＣＫＡに応答して、検出信号ＣＰ２をラッチする。このとき、検出信号ＣＰ２はＨレベルであるため、第３のエラー信号Ｅｒｒ３がＨレベルとなり、第４のエラー信号Ｅｒｒ４はＨレベルとなる。

また、第３のエラー信号Ｅｒｒ３がＨレベル、第４のエラー信号Ｅｒｒ４がＨレベルであるため、第５のエラー信号Ｅｒｒ５がＨレベルとなり、エラー中であることが判る。
第４のエラー信号Ｅｒｒ４がＨレベルになると、自己補正回路１５１が遅延時間をｄＣだけ短くするためクロック信号ＡＣＫが早くなり、クロック遅延ｄｅｌａｙＣＫが短くなるので、図２５に示すＣＬＳ回路３６がデータを取り込むタイミングが早くなる。

次に、時刻Ｔ３において、クロック信号ＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ１はＨレベルになる。次に、クロック信号ＡＣＫがＬレベルからＨレベルに変化すると、信号ＡＣＣＫ１はＨレベルとなる。このとき、信号ＡＣＣＫ２はＬレベルであるため、検出信号ＣＰ２はＬレベルになる。

次に、遅延クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、信号ＣＣＫ２はＨレベルになる。
次に、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルになると信号ＣＣＫＡがＨレベルからＬレベルに変化するがＦＦ回路１３３のエラー信号Ｅｒｒ３はＨレベルのままである。

次に、時刻Ｔ４において、クロック信号ＡＣＫがＬレベルからＨレベルへ変化すると、ＣＬＳ回路３６は、データＤ３に対応する信号ＡＤＴｍを出力する。このように、正常な動作タイミングとなる。

その後、遅延クロック信号ＡＣＫＤがＬレベルからＨレベルへ変化すると、信号ＣＣＫＡがＬレベルからＨレベルに変化する。ＦＦ回路１３３は信号ＣＣＫＡに応答して検出信号ＣＰ２をラッチし、Ｌレベルのエラー信号Ｅｒｒ３を出力する。

第３のエラー信号Ｅｒｒ３がＬレベル、第４のエラー信号Ｅｒｒ４がＨレベルになるため、第５のエラー信号Ｅｒｒ５はＬレベルになり、エラーが改善したことを示す。
この後、信号ＣＣＫＡは反転を繰り返すが、検出信号ＣＰ２がＬレベルに維持されるため、エラー信号Ｅｒｒ３はＬレベルに維持され、第４のエラー信号Ｅｒｒ４と第５のエラー信号Ｅｒｒ５が変化することはない。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）自己補正回路１５１は、エラー信号Ｅｒｒ４に応答してレベルシフト回路３５の動作時間を補正する。つまり、タイミングエラーが発生していないときと比べ、タイミングエラーが発生しているときに、レベルシフト回路３５の動作速度を早くする。その結果、クロック遅延ｄｅｌａｙＣＫが短くなるため、レベルシフト回路３１の動作タイミングを補正することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態は、アナログ回路としてＤＡＣ回路を説明したが、例えばアナログ／デジタル変換回路（ＡＤＣ回路）等のアナログ回路に具体化してもよい。そして、例えば、ＡＤＣ回路の場合には変換回路３４をエンコーダとする、等、具体化する回路に応じて変換回路３４の構成を変更することはいうまでもない。

・上記各実施形態において、ラッチ回路４２１（図４参照）は、リセット期間に、比較期間の信号をリセット期間において保持できるものであればよく、図４に示す構成に限定されない。例えば、ＮＯＲ回路により構成されたラッチ回路を用いてもよい。

・上記各実施形態を適宜組み合わせた回路に具体化してもよい。
例えば、図２９に示すように、ＤＡＣ回路１６０は、図２３に示す検出回路１４１と、第２の自己補正回路１４２と、第３の自己補正回路１５１を備える。第２の自己補正回路１４２はＦＦ回路３３のラッチタイミングを遅らせ、第３の自己補正回路１５１は、ＣＬＳ回路３６がリセット状態から比較状態となるタイミングを早める。従って、タイミングの調整範囲が広くなり、タイミングエラーを容易に解消することができるようになる。

また、図３０に示すように、ＤＡＣ回路１７０は、図１７に示す検出回路１２１と図２３に示す検出回路１４１とを合成した検出回路１７１と、第１の自己補正回路１１１と、第２の自己補正回路１４２を備える。また、図３１に示すように、ＤＡＣ回路１８０は、図１７に示す検出回路１２１と図２３に示す検出回路１４１とを合成した検出回路１８１と、第１の自己補正回路１１１と、第３の自己補正回路１５１を備える。また、図３２に示すように、ＤＡＣ回路１９０は、図１７に示す検出回路１２１と図２３に示す検出回路１４１とを合成した検出回路１９１と、第１の自己補正回路１１１と、第２の自己補正回路１４２と、第３の自己補正回路１５１を備える。このように構成された検出回路１７１，１８１，１９１は、上記の２つの条件（delayDT＜delayCK：delayCK＜1/fCK+delayDT）をそれぞれ監視することができる。そして、それぞれの監視結果に応じて自己補正回路１１１，１４２を制御することで、タイミングエラーを解消することができる。

・図５に示すレベルシフト回路３５ａは、インバータ回路７１，７２により、クロック信号ＣＫから相補信号を生成する。従って、入力信号が相補信号であれば、インバータ回路７１，７２は省略される。また、相補な信号を出力信号として生成する場合、インバータ回路７３と同様に、入力端子がノードＮ１２に接続されたインバータ回路を備え、そのインバータ回路から反転信号を得る。

同様に、図５に示すレベルシフト回路３５ｂは、入力信号が相補信号であれば、インバータ回路７１，７２は省略される。また、相補な信号を生成する場合、インバータ回路７３と同様に、入力端子がノードＮ１２ａに接続されたインバータ回路を備え、そのインバータ回路から反転信号を得る。

・図４において、ＤＣ回路４１１〜４１ｍのそれぞれにインバータ回路５１を備えるようにしたが、インバータ回路５１は、複数個のＤＣ回路において１つ（例えば、ｍ個のＤＣ回路において１つ）備えられればよい。これにより、占有面積の減少を図ることができる。

・上記各実施形態において、ＤＣ回路４１１〜４１ｍに対し、相補な信号ＢＤＴ１，ＸＢＤＴ１〜ＢＤＴｍ，ＸＢＤＴｍを供給するようにしたが、例えば信号ＢＤＴ１〜ＢＤＴｍを供給し、図４に示すトランジスタＴＰ３，ＴＰ４のうちの何れか一方に所定電圧（例えば、第１の高電位電圧ＶＤＤと低電位電圧ＧＮＤの中間電圧）を供給するようにしてもよい。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
第１の電圧を信号レベルとする第１のクロック信号を第２の電圧を信号レベルとする第２のクロック信号に変換する第１の変換回路と、
前記第１の電圧が動作電圧として供給され、前記第１のクロック信号に基づいて前記第１の電圧を信号レベルとする信号をラッチ及び出力するフリップフロップ回路と、
前記第２の電圧が動作電圧として供給され、前記第２のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第２の電圧の信号レベルに変換する第２の変換回路と、
を含むレベル変換回路。
（付記２）
前記第２の変換回路は、
前記第２のクロック信号に基づいて、第１の動作状態と、第２の動作状態とを交互に繰り返し、第１の動作状態において前記第１の電圧を信号レベルとする入力信号を前記第２の電圧を信号レベルとする出力信号に変換し、第２の動作状態においてリセットレベルの前記出力信号を生成する変換部と、
前記第１の動作状態の前記変換部の出力信号をラッチしたレベルに応じた信号を生成し、前記リセットレベルの前記出力信号に基づいて前記ラッチしたレベルを維持するラッチ部と、
を含む、付記１に記載のレベル変換回路。
（付記３）
前記変換部は、
相補な信号をゲートに受ける一対の第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、
前記第２のクロック信号を反転した反転クロック信号がゲートに供給され、ソースに前記第２の電圧が供給され、ドレインが前記一対のＰチャネルＭＯＳトランジスタのソースに接続された第３のＰチャネルＭＯＳトランジスタと、
電源端子が前記一対のＰチャネルＭＯＳトランジスタのドレインにそれぞれ接続され、クロスカップル接続され、前記第２の電圧を信号レベルとする出力信号を生成する一対のインバータ回路と、
前記反転クロック信号がゲートに供給され、前記一対のインバータ回路の出力端子及び電源端子と、リセット電圧が供給される配線とをそれぞれ接離する複数のＮチャネルＭＯＳトランジスタと、
を含む、付記２に記載のレベル変換回路。
（付記４）
前記ラッチ部は、
前記変換回路から出力される相補な信号のそれぞれを受け取る一対のインバータ回路と、
前記一対のインバータ回路の出力信号を受け取り、出力端子が互いの入力端子に接続された一対のＡＮＤ回路と、
前記一対のＡＮＤ回路の出力端子がそれぞれ接続された一対のインバータ回路と、
を含む、付記２又は３に記載のレベル変換回路。
（付記５）
前記第２の変換回路は、
前記第２のクロック信号を論理反転して前記反転クロック信号を生成する少なくとも１つのインバータ回路と、
前記相補な信号のビット数に応じた数の変換部と
を含む、付記３又は４に記載のレベル変換回路。
（付記６）
前記フリップフロップ回路は、ｎビット（ｎは正数）の入力信号をそれぞれラッチしてｎビットの信号を出力し、
前記第１の電圧が動作電圧として供給され、前記フリップフロップ回路から出力されるｎビットの信号を、前記第１の電圧を信号レベルとするｍビット（ｍは正数）の信号に変換する第３の変換回路を含み、
前記第２の変換回路は、前記第３の変換回路により変換されたｍビットの信号のレベルをそれぞれ前記第２の電圧の信号レベルに変換する、
付記１〜５のうちの何れか一に記載のレベル変換回路。
（付記７）
前記第３の変換回路は、前記フリップフロップ回路から出力されるｎビットの信号を、前記第１の電圧を信号レベルとするｍビット（ｍは正数）の信号とｍビットの反転信号に変換し、
前記第２の変換回路は、前記第２の変換回路にて生成される信号と反転信号とを互いに比較して前記第２の電圧を信号レベルとする相補信号を生成する、
付記６に記載のレベル変換回路。
（付記８）
前記フリップフロップ回路と前記第２の変換回路の動作タイミングを検出し、検出結果に応じたエラー信号を生成する検出回路を含む、付記１〜７のうちの何れか一に記載のレベル変換回路。
（付記９）
前記検出回路は、
前記フリップフロップ回路の出力信号に対する前記第２の変換回路の入力信号の第１の遅延時間と、前記第１のクロック信号に対する前記第２のクロック信号の第２の遅延時間と、の大小関係に応じたエラー信号を生成する、付記８に記載のレベル変換回路。
（付記１０）
前記検出回路は、
前記フリップフロップ回路の出力信号に対する前記第２の変換回路の入力信号の第１の遅延時間と前記第１のクロック信号の１周期との合計値と、前記第１のクロック信号に対する前記第２のクロック信号の第２の遅延時間と、の大小関係に応じたエラー信号を生成する、付記８又は９に記載のレベル変換回路。
（付記１１）
前記エラー信号に基づいて、前記フリップフロップ回路と前記第２の変換回路のうちの少なくとも一方の動作タイミングを補正する自己補正回路を含む、付記８〜１０のうちの何れか一に記載のレベル変換回路。
（付記１２）
前記エラー信号に基づいて、前記第２のクロック信号のタイミングを補正した補正クロック信号を生成する第１の自己補正回路を含み、
前記第２の変換回路は、前記補正クロック信号に同期してレベルシフトする、付記８又は９に記載のレベル変換回路。
（付記１３）
前記エラー信号に基づいて、前記第１のクロック信号のタイミングを補正した補正クロック信号を生成する第２の自己補正回路を含み、
前記フリップフロップ回路は、前記補正クロック信号に同期して入力信号をラッチする、付記８又は１０に記載のレベル変換回路。
（付記１４）
前記エラー信号に基づいて、前記第１の変換回路の動作速度を補正する第３の自己補正回路を含む、付記８又は１０に記載のレベル変換回路。
（付記１５）
前記検出回路は、
前記フリップフロップ回路から前記第２の変換回路までの信号伝達経路に応じた時間、前記第１のクロック信号を遅延させた第１の遅延クロック信号を生成する第１の遅延回路と、
前記第１のクロック信号を分周した第１の分周信号を生成する第１の分周回路と、
前記第１の遅延クロック信号を分周した第２の分周信号を生成する第２の分周回路と、
前記第２の変換回路と同じ構成を有し、前記第２のクロック信号に同期して、前記第１の分周信号を前記第２の電圧を信号レベルとする第１のシフト分周信号に変換する第１の分周信号変換回路と、
前記第２の変換回路と同じ構成を有し、前記第２のクロック信号に同期して、前記第２の分周信号を前記第２の電圧を信号レベルとする第２のシフト分周信号に変換する第２の分周信号変換回路と、
前記第１の分周信号変換回路の動作に応じた時間、前記第２のクロック信号を遅延させた第２の遅延クロック信号を生成する第２の遅延回路と、
前記第１のシフト分周信号と前記第２のシフト分周信号とを排他的論理和演算して検出信号を生成する演算回路と、
前記第２の遅延クロック信号に同期して、前記演算回路の出力信号をラッチする第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力信号に同期して、前記変換回路の出力信号をラッチしてエラー信号を生成する第２のフリップフロップ回路と、
を含む、付記８〜１０のうちの何れか一に記載のレベル変換回路。
（付記１６）
前記検出回路は、前記検出信号と前記エラー信号とを論理積演算して第２のエラー信号を生成する演算回路を含む、付記１５に記載のレベル変換回路。
（付記１７）
前記検出回路は、
前記フリップフロップ回路から前記第２の変換回路までの信号伝達経路に応じた時間、前記第１のクロック信号を遅延させた第１の遅延クロック信号を生成する第１の遅延回路と、
前記第１のクロック信号を分周した第１の分周信号を生成する第１の分周回路と、
前記第１の遅延クロック信号を分周した第２の信号を生成する第２の分周回路と、
前記第２の変換回路と同じ構成を有し、前記第２のクロック信号に同期して、前記第１の分周信号を前記第２の電圧を信号レベルとする第１のシフト分周信号に変換する第１の分周信号変換回路と、
前記第２の変換回路と同じ構成を有し、前記第２のクロック信号に同期して、前記第２の分周信号を前記第２の電圧を信号レベルとする第２のシフト分周信号に変換する第２の分周信号変換回路と、
前記第１の分周信号変換回路の動作に応じた時間、前記第２のクロック信号を遅延させた第２の遅延クロック信号を生成する第２の遅延回路と、
前記第１のシフト分周信号と前記第２のシフト分周信号とを否定論理和演算して第２の検出信号を生成する演算回路と、
前記第２の遅延クロック信号を分周した第３の分周信号を生成する第３の分周回路と、
前記第３の分周信号に同期して、前記演算回路の出力信号をラッチして第３のエラー信号を生成するフリップフロップ回路と、
を含む、付記８〜１０のうちの何れか一に記載のレベル変換回路。
（付記１８）
前記検出回路は、
前記第３のエラー信号を分周して第４のエラー信号を生成する第４の分周回路と、
前記第３のエラー信号と前記第４のエラー信号とを論理積演算して第５のエラー信号を生成する論理回路と、
を含む、付記１７に記載のレベル変換回路。
（付記１９）
第１電圧により動作する第１回路と、前記第１電圧よりと異なる第２電圧により動作する第２回路と、前記第１電圧を信号レベルとする入力信号を前記第２電圧を信号レベルとする信号に変換するレベル変換回路とを有する半導体装置であって、
前記レベル変換回路は、
前記第１の電圧を信号レベルとする第１のクロック信号を第２の電圧を信号レベルとする第２のクロック信号に変換する第１の変換回路と、
前記第１の電圧が動作電圧として供給され、前記第１のクロック信号に基づいて前記第１の電圧を信号レベルとする信号をラッチして生成した信号を出力するフリップフロップ回路と、
前記第２の電圧が動作電圧として供給され、前記第２のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第２の電圧の信号レベルに変換し、変換後の信号を出力する第２の変換回路と、
を有することを特徴とする半導体装置。

Ｅｒｒ２，Ｅｒｒ３，Ｅｒｒ４ エラー信号
３１ レベルシフト回路（レベル変換回路）
３３ フリップフロップ回路（ＦＦ回路）
３４ 変換回路
３５ レベルシフト回路
３６ クロックトレベルシフト回路（ＣＬＳ回路）
３６１〜３６ｍ クロックトレベルシフト回路（ＣＬＳ回路）
４１１〜４１ｍ ダイナミックコンパレータ回路
４２１〜４２ｍ ラッチ回路（ラッチ部）
１０１，１０２ ダイナミックコンパレータ回路
８１ 検出回路

Claims (11)

1. 第１の電圧を信号レベルとする第１のクロック信号を第２の電圧を信号レベルとする第２のクロック信号に変換する第１の変換回路と、
   前記第１の電圧が動作電圧として供給され、前記第１のクロック信号に基づいて前記第１の電圧を信号レベルとする信号をラッチ及び出力するフリップフロップ回路と、
   前記第２の電圧が動作電圧として供給され、前記第２のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第２の電圧の信号レベルに変換する第２の変換回路と、
   を含むレベル変換回路。
2. 前記第２の変換回路は、
   前記第２のクロック信号に基づいて、第１の動作状態と、第２の動作状態とを交互に繰り返し、第１の動作状態において前記第１の電圧を信号レベルとする入力信号を前記第２の電圧を信号レベルとする出力信号に変換し、第２の動作状態においてリセットレベルの前記出力信号を生成する変換部と、
   前記第１の動作状態の前記変換部の出力信号をラッチしたレベルに応じた信号を生成し、前記リセットレベルの前記出力信号に基づいて前記ラッチしたレベルを維持するラッチ部と、
   を含む、請求項１に記載のレベル変換回路。
3. 前記変換部は、
   相補な信号をゲートに受ける一対の第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、
   前記第２のクロック信号を反転した反転クロック信号がゲートに供給され、ソースに前記第２の電圧が供給され、ドレインが前記一対のＰチャネルＭＯＳトランジスタのソースに接続された第３のＰチャネルＭＯＳトランジスタと、
   電源端子が前記一対のＰチャネルＭＯＳトランジスタのドレインにそれぞれ接続され、クロスカップル接続され、前記第２の電圧を信号レベルとする出力信号を生成する一対のインバータ回路と、
   前記反転クロック信号がゲートに供給され、前記一対のインバータ回路の出力端子及び電源端子と、リセット電圧が供給される配線とをそれぞれ接離する複数のＮチャネルＭＯＳトランジスタと、
   を含む、請求項２に記載のレベル変換回路。
4. 前記フリップフロップ回路と前記第２の変換回路の動作タイミングを検出し、検出結果に応じたエラー信号を生成する検出回路を含む、請求項１〜３のうちの何れか一項に記載のレベル変換回路。
5. 前記検出回路は、
   前記フリップフロップ回路の出力信号に対する前記第２の変換回路の入力信号の第１の遅延時間と、前記第１のクロック信号に対する前記第２のクロック信号の第２の遅延時間と、の大小関係に応じたエラー信号を生成する、請求項４に記載のレベル変換回路。
6. 前記検出回路は、
   前記フリップフロップ回路の出力信号に対する前記第２の変換回路の入力信号の第１の遅延時間と前記第１のクロック信号の１周期との合計値と、前記第１のクロック信号に対する前記第２のクロック信号の第２の遅延時間と、の大小関係に応じたエラー信号を生成する、請求項４又は５に記載のレベル変換回路。
7. 前記エラー信号に基づいて、前記フリップフロップ回路と前記第２の変換回路のうちの少なくとも一方の動作タイミングを補正する自己補正回路を含む、請求項４〜６のうちの何れか一項に記載のレベル変換回路。
8. 前記エラー信号に基づいて、前記第２のクロック信号のタイミングを補正した補正クロック信号を生成する第１の自己補正回路を含み、
   前記第２の変換回路は、前記補正クロック信号に同期してレベルシフトする、請求項４又は５に記載のレベル変換回路。
9. 前記エラー信号に基づいて、前記第１のクロック信号のタイミングを補正した補正クロック信号を生成する第２の自己補正回路を含み、
   前記フリップフロップ回路は、前記補正クロック信号に同期して入力信号をラッチする、請求項４又は６に記載のレベル変換回路。
10. 前記エラー信号に基づいて、前記第１の変換回路の動作速度を補正する第３の自己補正回路を含む、請求項４又は６に記載のレベル変換回路。
11. 第１電圧により動作する第１回路と、前記第１電圧よりと異なる第２電圧により動作する第２回路と、前記第１電圧を信号レベルとする入力信号を前記第２電圧を信号レベルとする信号に変換するレベル変換回路とを有する半導体装置であって、
    前記レベル変換回路は、
    前記第１の電圧を信号レベルとする第１のクロック信号を第２の電圧を信号レベルとする第２のクロック信号に変換する第１の変換回路と、
    前記第１の電圧が動作電圧として供給され、前記第１のクロック信号に基づいて前記第１の電圧を信号レベルとする信号をラッチして生成した信号を出力するフリップフロップ回路と、
    前記第２の電圧が動作電圧として供給され、前記第２のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第２の電圧の信号レベルに変換し、変換後の信号を出力する第２の変換回路と、
    を有することを特徴とする半導体装置。

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