JP2000261312A

JP2000261312A - 論理判定回路

Info

Publication number: JP2000261312A
Application number: JP11346291A
Authority: JP
Inventors: Keiichi Kusumoto; 馨一楠本; Akira Matsuzawa; 昭松澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-13
Filing date: 1999-12-06
Publication date: 2000-09-22
Also published as: US5973523A; EP0749210A2; EP0749210A3; JP3071411B2; KR970004350A; KR100377235B1; KR100377234B1; US5920209A; US5812626A; JPH11167427A

Abstract

(57)【要約】【課題】従来よりも精度の高い時間計数回路を実現す
るために用いる論理判定回路を提供する。【解決手段】遅延回路リング１１は複数の遅延回路が
リング状に接続されることにより構成され、信号の遷移
が循環する。標本化回路列１３は各遅延回路の出力端子
に接続された複数の標本化回路からなり、遅延回路の出
力端子における信号を標本化する。保持回路列１４は各
標本化回路の出力端子に接続された複数の保持回路から
なり、標本化回路の出力端子における信号を保持する。
一の標本化回路１３ａとこの標本化回路１３ａの出力端
子に接続されたフリップフロップ１４ａとによって、論
理判定回路が構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス信号のパル
ス間隔等の時間を測定する時間計数回路等に用いられる
論理判定回路に関する。

【０００２】

【従来の技術】パルス信号のパルス間隔等の時間を測定
する時間計数回路は、デジタル通信等への利用が期待さ
れている。近年、時間計数回路は、ＣＭＯＳトランジス
タによって構成することにより他のデジタル回路と同じ
チップ上に配することが可能となっている。これによ
り、半導体デバイスのコストが大幅に削減されている。

【０００３】また、時間計数回路は、更なる精度の向上
及び動作の安定化により、ＦＭ波の復調、ＬＳＩのバス
信号の復調等様々な分野への応用が考えられる。特に、
微小時間を正確且つ安定して測定できる時間計数回路を
ＬＳＩのバス信号の復調に利用できた場合、ＬＳＩのバ
ス数を大幅に削減することができる。

【０００４】図２１は、従来の時間計数回路の一例を示
す構成図である。図２１において、５１は遅延回路リン
グ、５４は保持回路列、５５は演算回路、５６ａはカウ
ンタ、５６ｂはカウンタ出力保持回路である。また、パ
ルス信号入力端子からは測定対象のパルス信号が入力さ
れ、演算結果出力端子からは入力された測定対象のパル
ス信号のパルス間隔を表す時間データが出力される。

【０００５】図２１に示した時間計数回路は、２つのイ
ンバータからなる７個の遅延回路と３つのインバータか
らなる１つの遅延回路（図２１における第８段）とをリ
ング状に接続することにより構成された遅延回路リング
５１を用いている。遅延回路リング５１は、奇数（２×
７＋３＝１７）個のインバータにより構成されているの
で、いわゆる発振が起こり、信号の遷移が時間の経過と
共に順次動いていき遅延回路リング５１を循環する。し
たがって、各遅延回路の出力信号の変化を見ることによ
り、時間測定をすることができる。

【０００６】遅延回路リング５１を構成する各遅延回路
の出力信号は、保持回路列５４を構成するフリップ・フ
ロップ（ＦＦ）によってそれぞれ保持されており、測定
対象のパルス信号が立ち上がると、演算回路５５に出力
される。また、カウンタ５６ａは遅延回路リング５１に
おける信号の遷移の周回数を計測し、計測された周回数
はカウンタ出力保持回路５６ｂを介して演算回路５５に
出力される。演算回路５５は保持回路列５４から出力さ
れる信号を数値データに変換し、この数値データと信号
の遷移の周回数を基に測定対象のパルス信号のパルス間
隔を演算して、演算結果出力端子から出力する（電子情
報通信学会、信学技報、ＩＣＤ９３−７７（１９９３−
０８）、”時間／数値変換ＬＳＩ”参照）。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
時間計数回路には、以下のような問題がある。

【０００８】図２２（ａ）は遅延回路リング５１を構成
する各遅延回路の出力電圧の変化を示すグラフである。
図２２（ａ）において、直線１は第１段の遅延回路の出
力電圧の変化を示しており、同様に、直線２〜７はそれ
ぞれ第２段〜第７段の遅延回路の出力電圧の変化を示し
ている。

【０００９】図２２（ａ）に示すように、各遅延回路の
出力電圧がＶＳＳ（論理レベルにおける“０”）からＶ
ＤＤ（論理レベルにおける“１”）へ変化するのにはあ
る時間を要する。これは、各遅延回路は次段の遅延回路
の入力端子に表れる負荷すなわち入力容量を駆動するた
めであり、いわば次段の遅延回路の入力端子に電荷を充
電していく充電時間に相当する。

【００１０】例えば、第１段の遅延回路の出力電圧が
“０”から“１”に変化し始めると、ある遅延時間を経
て第２段の遅延回路の出力電圧が“０”から“１”に変
化し始める。更に、ある遅延時間を経て第３段の遅延回
路の出力電圧が“０”から“１”に変化し始める。この
ように各遅延回路の出力電圧が順に変化していくが、図
２２（ａ）に示すように、あるタイミングにおいて出力
電圧が変化している遅延回路が複数個あることになる。

【００１１】保持回路列５４を構成するフリップ・フロ
ップ（ＦＦ）の動作と遅延回路リング５１の動作とは同
期していない。したがって、フリップ・フロップは、い
わゆる論理レベル“０”又は“１”を表す電圧が入力さ
れるだけでなく、“０”から“１”に変化する途中の中
間電圧が入力される場合がある。フリップ・フロップは
入力信号を“０”又は“１”のうちいずれかの論理レベ
ルで保持し出力する回路であるから、この中間電圧につ
いても“０”又は“１”のうちいずれかの論理レベルに
変化させて保持する。すなわち、フリップ・フロップが
“０”として保持する確率と“１”として保持する確率
とが共に存在する入力電圧の範囲がある。この入力電圧
の範囲を不確定領域と呼ぶ。

【００１２】いま、図２２（ａ）において、時間Ｔで測
定対象のパルス信号が立ち上がったとする。このとき、
第１段の遅延回路の出力電圧と第２段の遅延回路の出力
電圧とが共に不確定領域にあるので、第１段のフリップ
フロップは、確率Ａ（０＜Ａ＜１）で“０”を保持し、
確率Ｂ（０＜Ｂ＜１、ただしＢ＝１−Ａ）で“１”を保
持する。また、第２段のフリップフロップは、確率Ｃ
（０＜Ｃ＜１）で“０”を保持し、確率Ｄ（０＜Ｄ＜
１、ただしＤ＝１−Ｃ）で“１”を保持する。

【００１３】図２１に示すような時間計数回路が正常に
動作している間は、第１段〜第５段のフリップ・フロッ
プの出力は、“０００００”→“１００００”→“１１
０００”と変化する。ところが時間Ｔにおいて、Ａ×Ｄ
の確率で“０１０００”を出力することになる。このと
き演算回路５５は正しく演算することができなくなり、
誤差を発生する。これを保持回路列の誤保持と呼ぶ。

【００１４】また、遅延回路やフリップ・フロップに供
給している電源電圧におけるノイズの影響等によって、
遅延回路の出力電圧の変化が緩やかになったり不確定領
域が拡がったりする場合がある。図２２（ｂ）は、この
ような場合の各遅延回路の出力電圧の変化を示すグラフ
である。いま、図２２（ｂ）において、時間Ｔe で測定
対象のパルス信号が立ち上がったとする。このとき、第
２段〜第５段の遅延回路の出力電圧が不確定領域にある
ので、図２２（ａ）の場合と比べると、保持回路列が誤
保持をおこす可能性が高くなると共に誤保持により発生
する誤差も大きくなる。

【００１５】また、従来の時間計数回路には他の問題も
ある。

【００１６】実際の半導体製造プロセスでは、製造され
るトランジスタの性能にばらつきが生じる。このため、
実際の各フリップ・フロップのしきい値電圧はばらつき
を持っている。

【００１７】図２３（ａ）は遅延回路リング５１を構成
する各遅延回路の出力電圧の変化を示すグラフである。
図２３（ａ）において、直線１は第１段の遅延回路の出
力電圧の変化を示しており、同様に、直線２〜７はそれ
ぞれ第２段〜第７段の遅延回路の出力電圧の変化を示し
ている。また、第１段及び第３段〜第７段のフリップ・
フロップのしきい値電圧をＶa 、第２段のフリップ・フ
ロップのしきい値電圧をＶb とする。

【００１８】図２３（ｂ）は保持回路列５４を構成する
各フリップ・フロップが出力する時間コードの変化を示
すグラフである。図２３（ｂ）において、第１段の遅延
回路の出力電圧が第１段のフリップ・フロップのしきい
値電圧Ｖa に達してから、第２段の遅延回路の出力電圧
が第２段のフリップ・フロップのしきい値電圧Ｖb に達
するまでの時間（時間コード１）をｔ1 とする。また、
第２段の遅延回路の出力電圧が第２段のフリップ・フロ
ップのしきい値電圧Ｖb に達してから、第３段の遅延回
路の出力電圧が第３段のフリップ・フロップのしきい値
電圧Ｖa に達するまでの時間（時間コード２）をｔ2 と
する。

【００１９】第１段及び第３段のフリップ・フロップの
しきい値電圧Ｖa と第２段のフリップ・フロップのしき
い値電圧Ｖb とが異なるために、時間コード１を示す時
間ｔ1 と時間コード２を示す時間ｔ2 とが異なってしま
う。このため、実時間に対する時間データの線形性が劣
化し、時間測定の精度が低下するという問題がある。

【００２０】前記のような問題に鑑み、本発明は、従来
よりも精度の高い時間計数回路を実現するために用いる
論理判定回路を提供することを課題とする。

【００２１】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、信号の論理
を判定する論理判定回路として、信号の論理の判定を指
示されたとき、指示されたタイミングにおける前記信号
の電位と第１の所定電位との差電圧を増幅し、増幅され
た差電圧を第２の所定電位を基準として出力する変換回
路を備え、前記変換回路の出力電位を基にして前記信号
の論理を判定するものとする。

【００２２】請求項１の発明により、変換回路によっ
て、信号の論理の判定を指示されたタイミングにおける
前記信号の電位と第１の所定電位との差電圧が増幅さ
れ、増幅された差電圧が第２の所定電位を基準として出
力される。この変換回路の出力電位を基にして前記信号
の論理が判定される。このため、信号が一の論理レベル
から他の論理レベルに遷移している過程において信号の
論理の判定を指示されても、信号の電位が第１の所定電
位よりも高いか低いかによって、信号の論理を正確に判
定することができる。

【００２３】請求項２の発明では、前記請求項１の論理
判定回路は、変換回路の出力電位を入力とし、入力した
電位を論理レベル信号に変換して出力する保持回路を備
えているものとする。

【００２４】請求項３の発明では、前記請求項１の論理
判定回路における変換回路は、信号の論理の判定を指示
されないときは第２の所定電位を出力しており、信号の
論理の判定を指示されると、指示されたタイミングにお
いて前記信号を標本化し、標本化された信号の電位と第
１の所定電位との差電圧を増幅すると共に増幅された差
電圧を前記第２の所定電位に印加して出力する標本化回
路であるものとする。

【００２５】請求項４の発明では、前記請求項３の論理
判定回路における標本化回路は、外部から信号が入力さ
れる外部入力端子と、前記外部入力端子からの信号を入
力とする第１の回路と、前記第１の回路から出力される
信号を入力とする第２の回路と、前記外部入力端子と前
記第１の回路の入力端子との間に設けられ、前記外部入
力端子と前記第１の回路の入力端子とを接続する導通状
態と前記外部入力端子と前記第１の回路の入力端子とを
切り離す非導通状態とのいずれか一方に設定される第１
のスイッチ手段と、前記第１の回路の入力端子と前記第
２の回路の出力端子との間に設けられ、前記第１の回路
の入力端子と前記第２の回路の出力端子とを接続する導
通状態と前記第１の回路の入力端子と前記第２の回路の
出力端子とを切り離す非導通状態とのいずれか一方に設
定される第２のスイッチ手段とを備えているものとす
る。

【００２６】そして、前記第１の回路は、一の端子が前
記第１の回路の入力端子に接続された第１の容量と、前
記第１の容量の他の端子における電圧を反転増幅して前
記第１の回路の出力端子に出力する第１の反転増幅回路
と、前記第１の反転増幅回路の入力端子と出力端子との
間に設けられ、前記第１の反転増幅回路の入力端子と出
力端子とを接続する導通状態と前記第１の反転増幅回路
の入力端子と出力端子とを切り離す非導通状態とのいず
れか一方に設定される第３のスイッチ手段とを備えてお
り、前記第２の回路は、一の端子が前記第２の回路の入
力端子に接続された第２の容量と、前記第２の容量の他
の端子における電圧を反転増幅して前記第２の回路の出
力端子に出力する第２の反転増幅回路と、前記第２の反
転増幅回路の入力端子と出力端子との間に設けられ、前
記第２の反転増幅回路の入力端子と出力端子とを接続す
る導通状態と前記第２の反転増幅回路の入力端子と出力
端子とを切り離す非導通状態とのいずれか一方に設定さ
れる第４のスイッチ手段とを備えており、信号の論理判
定を指示されないときは、前記第１のスイッチ手段及び
第３のスイッチ手段は導通状態であると共に前記第２の
スイッチ手段及び第４のスイッチ手段は非導通状態であ
り、信号の論理判定を指示されると、一旦、前記第１の
スイッチ手段及び第３のスイッチ手段は非導通状態とな
ると共に前記第２のスイッチ手段及び第４のスイッチ手
段は導通状態となった後、再び、前記第１のスイッチ手
段及び第３のスイッチ手段は導通状態となると共に前記
第２のスイッチ手段及び第４のスイッチ手段は非導通状
態となるものとする。

【００２７】請求項４の発明により、信号の論理判定の
指示のないときは、第１のスイッチ手段が導通状態であ
るため外部入力端子と第１の回路の入力端子とが接続さ
れると共に第２のスイッチ手段が非導通状態であるため
第１の回路の入力端子と第２の回路の出力端子とが切り
離されるので、外部からの入力信号の電位（Ｖinとす
る）が第１の容量の一の端子に印加される。また、第３
のスイッチ手段が導通状態であるため第１の反転増幅回
路の入力電位と出力電位とが等しくなり、その電位（Ｖ
a1とする）が第１の容量の他の端子に印加される。すな
わち、第１の容量には電位差（Ｖin−Ｖa1）が与えられ
る。

【００２８】信号の論理判定の指示があると、第１のス
イッチ手段が非導通状態となるため外部入力端子と第１
の回路の入力端子とが切り離されると共に第２のスイッ
チ手段が導通状態となるため第１の回路の入力端子と第
２の回路の出力端子とが接続されるので、第２の回路の
出力信号の電位が第１の容量の一の端子に印加される。
また、第４のスイッチ手段が導通状態となるため第２の
反転増幅回路の入力電位と出力電位とが等しくなり、そ
の電位（Ｖa2とする）が第２の回路の出力信号の電位と
なる。すなわち、電位Ｖa2が第１の容量の一の端子に印
加されることになる。第１の容量に蓄積されている電荷
は保存されるので、第１の容量の他の端子には電位Ｖa2
から電位差（Ｖin−Ｖa1）を引いた電位が表れる。第３
のスイッチ手段が非導通状態であるため第１の反転増幅
回路の入力端子と出力端子とは切り離されているので、
第１の反転増幅回路によって第１の容量の他の端子にお
ける電位が反転増幅される。この結果、第１の回路の出
力信号の電位（Ｖmid とする）は、Ｇ1 （Ｖin−Ｖa2）
＋Ｖa2となる。ただし、Ｇ1 は第１の反転増幅回路の電
圧利得である。第２の容量の一の端子には電位Ｖmid が
印加され、他の端子に電位Ｖa2が印加される。すなわ
ち、第２の容量には電位差（Ｖmid −Ｖa2）が与えられ
る。

【００２９】さらに、再び、第３のスイッチ手段が導通
状態となるため第１の反転増幅回路の入力電位と出力電
位とが等しくなり、第２の容量の一の端子に電位Ｖa1が
印加されることになる。第２の容量に蓄積されている電
荷は保存されるので、電位差（Ｖmid −Ｖa2）は保たれ
る。第２のスイッチ手段が非導通状態であるため第１の
回路の入力端子と第２の回路の出力端子とが切り離され
ると共に第４のスイッチ手段が非導通状態であるため第
２の反転増幅回路の入力端子と出力端子とは切り離され
るので、第２の反転増幅回路によって第２の容量の他の
端子における電位が反転増幅される。この結果、第２の
回路の出力信号の電位（Ｖout とする）は、Ｇ2 （Ｖmi
d −Ｖa1）＋Ｖa2＝Ｇ2 Ｇ1 （Ｖin−Ｖa2）＋Ｖa2とな
る。ただし、Ｇ2 は第２の反転増幅回路の電圧利得であ
る。

【００３０】上の式からわかるように、信号の論理判定
の指示があると、入力信号の電位が標本化されて、標本
化された信号の電位Ｖinと電位Ｖa2との差電圧が増幅さ
れると共に増幅された差電圧が電位Ｖa2に印加されて出
力される。このため、標本化回路の出力信号の電位は、
標本化された信号の電位Ｖinが電位Ｖa2よりも高いとき
は電位Ｖinよりもさらに高くなり、電位Ｖinが電位Ｖa2
よりも低いときは電位Ｖinよりもさらに低くなる。この
とき、増幅率は第１の反転増幅回路の電圧利得と第２の
反転増幅回路の電圧利得とを掛け合わせたものになる。
また、入力端子と出力端子を接続したときの第２の反転
回路の出力電位を、標本化された信号の論理判定の基準
電位としている。このため、電源電圧の変動により標本
化された信号の電位が変動しても基準電位も同様に変動
するために、論理の判定に誤りが生じない。

【００３１】請求項５の発明では、前記請求項１の論理
判定回路における変換回路は、信号の論理の判定を指示
されないときは第２の所定電位を出力しており、信号の
論理の判定を指示されると、指示されたタイミングにお
ける前記信号の電位と第１の所定電位との差電圧を増幅
すると共に増幅された差電圧を前記第２の所定電位に印
加して出力するホールデット・カスケード回路であるも
のとする。

【００３２】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して説明する。

【００３３】図１は本発明の一実施形態に係る論理判定
回路を有する時間計数回路の構成図である。図１におい
て、１１は遅延回路リング、１２はスイッチ信号生成回
路、１３は変換回路としての標本化回路１３ａからなる
変換手段としての標本化回路列、１４は保持回路として
のフリップフロップ１４ａからなる保持回路列、１５は
演算回路、１６ａはカウンタ、１６ｂはカウンタ出力保
持回路である。また、パルス信号入力端子からは測定対
象のパルス信号が入力され、演算結果出力端子からは測
定対象のパルス信号のパルス間隔を表す時間データが出
力される。

【００３４】遅延回路リング１１は、リング状に接続さ
れた８個の遅延回路により構成されている。すなわち、
第１段から第８段までの遅延回路が直列に接続されてお
り、更に第８段の遅延回路の出力端子が第１段の入力端
子に接続されている。第１段〜第７段の遅延回路は直列
接続された２つのインバータにより構成されており、第
８段の遅延回路は直列接続された３つのインバータによ
り構成されている。すなわち、遅延回路リング１１は、
１７（＝２×７＋３）個のインバータがリング状に接続
されることにより構成される。

【００３５】スイッチ信号生成回路１２は、測定対象の
パルス信号を入力とし、測定対象のパルス信号の立ち上
がりのタイミングを基に第１のスイッチ信号１２ａを標
本化回路列１３に出力する。また、保持回路列１４に
も、測定対象のパルス信号の立ち上がりのタイミングを
基に第２のスイッチ信号１２ｂを出力する。演算回路１
５及びカウンタ出力保持回路１６ｂにも、測定対象のパ
ルス信号の立ち上がりのタイミングを基にクロック信号
を出力する。

【００３６】標本化回路列１３は、遅延回路リング１１
を構成する遅延回路の出力端子にそれぞれ接続されてい
る８個の変換回路としての標本化回路（ＳＨ）１３ａに
より構成されている。各標本化回路１３ａは、スイッチ
信号生成回路１２から入力される第１のスイッチ信号１
２ａの指示に従い、遅延回路の出力信号を標本化する。

【００３７】保持回路列１４は、標本化回路列１３を構
成する標本化回路１３ａの出力端子にそれぞれ接続され
ている８個の保持回路としてのフリップフロップ（Ｆ
Ｆ）１４ａにより構成されている。各フリップフロップ
１４ａは、標本化回路１３ａから出力される信号を保持
し、スイッチ信号生成回路１２から第２のスイッチ信号
１２ｂが入力されると保持している信号を出力する。

【００３８】一の標本化回路１３ａとこの標本化回路１
３ａの出力端子に接続されたフリップフロップ１４ａと
によって、本実施形態に係る論理判定回路が構成されて
いる。

【００３９】カウンタ１６ａは、遅延回路リング１１の
第８段の遅延回路の出力端子（第１段の遅延回路の入力
端子）に接続されており、遅延回路リング１１における
信号遷移の周回数を計数する。カウンタ出力保持回路列
１６ｂは、カウンタ１６ａから出力される２ビットの計
数データを保持し、スイッチ信号生成回路１２からクロ
ック信号が入力されると保持している計数データを出力
する。

【００４０】演算回路１５は、保持回路列１４から出力
される信号を数値データに変換し、カウンタ出力保持回
路列１６ｂから出力される計数データと合わせて演算を
行い、５ビットの時間データを出力する。

【００４１】図１に示した時間計数回路の動作につい
て、表１を用いてさらに詳細に説明する。

【００４２】遅延回路リング１１は奇数個（１７個）の
インバータがリング状に接続されているために、いわゆ
る発振が起こり、信号の遷移が時間の経過と共に順次動
いていき遅延回路リング１１を循環する。第１段〜第７
段の遅延回路は２個のインバータにより構成されている
ので、ある遅延時間の後に入力信号と同じ論理レベルを
表す信号を出力する。また、第８段の遅延回路は３個の
インバータにより構成されているので、ある遅延時間の
後に入力信号と異なる論理レベルを表す信号を出力す
る。各インバータは、各段の遅延回路における遅延時間
が等しくなるように構成されている。

【００４３】表１は、遅延回路リング１１を構成する各
遅延回路の出力信号の経時変化、及び各時間において測
定対象のパルス信号が立ち上がったときの数値データを
示す表である。表１において、各遅延回路の出力信号に
ついては、Ｈレベルを“１”、Ｌレベルを“０”で表し
ている。また、時間の刻みは、１つの遅延回路における
信号遅延時間であり、ここでは仮に１ｎｓとする。

【００４４】

【表１】

【００４５】いま（時間０）、第１段〜第７段の遅延回
路の出力信号がＬレベルであり、第８段の遅延回路の出
力信号がＨレベルであるとする。１ｎｓ経過したとき
（時間１）、第１段の遅延回路の出力信号は、入力信号
が（すなわち第８段の遅延回路の出力信号が）Ｈレベル
なのでＬレベルからＨレベルに変化する。第２段〜第７
段の遅延回路の出力信号はＬレベルのままである。更に
１ｎｓ経過すると（時間２）、第２段の遅延回路の出力
信号は、入力信号が（すなわち第１段の遅延回路の出力
信号が）ＨレベルなのでＬレベルからＨレベルに変化す
る。このように、１ｎｓ経過するたびに信号の遷移が１
段ずつ進んでいく。遅延回路の出力信号は、標本回路列
１３及び保持回路列１４を介して演算回路１５に入力さ
れ、表１の右の欄に示すような３ビットの数値データに
変換される。

【００４６】また、カウンタ１６ａは、第８段の遅延回
路の出力端子における信号の遷移の回数を計数する。信
号の遷移が遅延回路リング１１を１周すると（時間８）
第８段の遅延回路の出力信号がＨレベルからＬレベルに
変化するので、カウンタ１６ａは計数データに１を加算
する。カウンタ出力保持回路１６ｂは、測定対象のパル
ス信号が立ち上がると保持している計数データを演算回
路１５に出力する。演算回路１５は、３ビットの数値デ
ータと計数データから、測定対象のパルス信号が立ち上
がった時間を表す時間データを求める。

【００４７】本実施形態において特徴的なのは、遅延回
路リング１１と保持回路列１４との間に標本化回路列１
３を備えることにより、保持回路列１４の誤保持を防い
でいる点である。以下、標本化回路列１３の動作につい
て説明する。

【００４８】図２（ａ）は、標本化回路の構成例を示す
回路図である。図２（ａ）において、２１は容量、２２
は反転増幅回路、Ｓ1 は第１のスイッチ、Ｓ2 は第２の
スイッチ、及びＳ3 は第３のスイッチである。入力端子
は第１のスイッチＳ1 を介して容量２１の一の端子に接
続されており、参照電位入力端子は第３のスイッチＳ3
を介して容量２１の一の端子に接続されている。容量２
１の他の端子は反転増幅回路２２の入力端子に接続され
ている。また、反転増幅回路２２の入力端子と出力端子
とは第２のスイッチＳ2 を介して接続されている。

【００４９】図１に示した時間計数回路に図２（ａ）に
示した標本化回路を用いる場合、入力端子は遅延回路リ
ング１１を構成する遅延回路の出力端子と接続され、出
力端子は保持回路列１４を構成するフリップ・フロップ
の入力端子と接続される。また、各スイッチの動作はス
イッチ信号生成回路１２から入力される第１のスイッチ
信号１２ａにより制御される。

【００５０】図２（ａ）に示す標本化回路の動作を図２
（ｂ）を用いて説明する。まず、標本化動作において、
第１のスイッチＳ1 及び第２のスイッチＳ2 がＯＮとな
ると共に第３のスイッチＳ3 がＯＦＦとなる。このと
き、容量２１の一の端子には入力電位Ｖinが印加され
る。この入力電圧Ｖinは遅延回路の出力信号の電位であ
る。また、反転増幅回路２２の入力端子と出力端子とに
は同じ電位Ｖa が出力され、電位Ｖa は容量２１の他の
端子に印加される。したがって、容量２１には電位差
（Ｖin−Ｖa ）により電荷が蓄積される。また、出力電
位Ｖout は電位Ｖa と等しくなる。

【００５１】次に、増幅動作において、第１のスイッチ
Ｓ1 及び第２のスイッチＳ2 がＯＦＦとなると共に第３
のスイッチＳ3 がＯＮとなる。このとき、容量２１の一
の端子には参照電位Ｖref が印加される。容量２１に蓄
積された電荷は保存されるので、標本化動作における電
位差（Ｖin−Ｖa ）がそのまま保たれて、容量２１の他
の端子の電位は、Ｖa から（Ｖref −（Ｖin−Ｖa ））
＝（Ｖref −Ｖin＋Ｖa ）に変化する。したがって、出
力電位Ｖout は、Ｖout ＝−Ｇ（Ｖref −Ｖin＋Ｖa −Ｖa ）＋Ｖa ＝Ｇ（Ｖin−Ｖref ）＋Ｖa …（１）となる。ここで、Ｇは反転増幅回路２２の電圧利得であ
る。

【００５２】式（１）からわかるように、標本化動作に
より遅延回路の出力信号が標本化され、増幅動作によ
り、標本化された信号の電位Ｖinと参照電位Ｖref の差
電圧が増幅されて一定電位Ｖa に印加されて、保持回路
に出力される。

【００５３】図３は、図２に示す標本化回路における電
圧の変化を示すグラフであり、（ａ）は入力電圧Ｖin、
（ｂ）は容量２１の入力側の端子の電圧、（ｃ）は容量
２１の出力側の端子の電圧、（ｄ）は出力電圧Ｖout を
示す。

【００５４】図３（ａ）に示すように、実線で示す信号
Ａは一点破線で示す信号Ｂよりも時間的に進んでいるも
のとする。図３（ｂ）に示すように、標本化動作の終了
時の入力電圧Ｖinが、標本化動作から増幅動作に遷移す
るまでの間容量２１の入力側電圧として保持される。図
３（ｂ）では、信号Ａに対しては電圧Ｖ1 が、信号Ｂに
対しては電圧Ｖ2 が保持されている。

【００５５】図３（ｃ）に示すように、増幅動作によっ
て、容量２１の入力側電圧と参照電圧Ｖefとの差が容量
２１の出力側電圧に印加される。図３（ｄ）に示すよう
に、容量２１の出力側電圧は反転増幅器２２によって反
転増幅されて、出力電圧Ｖout になる。信号Ａの出力電
圧Ｖout は電源電圧ＶDDにほぼ等しくなり、信号Ｂの出
力電圧Ｖout は接地電圧ＶSSにほぼ等しくなる。

【００５６】図４（ａ）は遅延回路リング１１を構成す
る各遅延回路の出力信号の電位の変化を示すグラフであ
る。図４（ａ）において、直線１は第１段の遅延回路の
出力信号の電位の変化を示しており、同様に、直線２〜
８はそれぞれ第２段〜第８段の遅延回路の出力信号の電
位の変化を示している。また、図４（ｂ）は標本化回路
列１３を構成する各標本化回路１３ａの出力信号の電位
の変化を示すグラフである。図４（ｂ）において、曲線
２〜７はそれぞれ第２段〜第７段の標本化回路の出力信
号の電位の変化を示している。また、時間Ｔは測定対象
のパルス信号が立ち上がった時間を示している。

【００５７】標本化回路列１３を構成する各標本化回路
１３ａは、測定対象のパルス信号が立ち上がる前はある
基準電位Ｖa を出力している。測定対象のパルス信号が
立ち上がると（時間Ｔ）、スイッチ信号生成回路１２か
ら各標本化回路１３ａに第１のスイッチ信号１２ａが入
力され、各標本化回路１３ａは接続されている遅延回路
の出力信号をそれぞれ標本化する。図４（ａ）では、標
本化された信号の電位を丸印で示している。各標本化回
路１３ａは、さらに、標本化された信号の電位と基準電
位Ｖa との差電圧を増幅した後、増幅された差電圧を基
準電位Ｖa に印加して出力する。

【００５８】このため、各標本化回路１３ａの出力信号
の電位が、フリップ・フロップが“０”として保持する
確率と“１”として保持する確率とが共に存在する範
囲、いわゆる不確定領域に存在することがなくなる。し
たがって、保持回路列１４を構成するフリップ・フロッ
プ１４ａには、常に“０”として保持される信号か常に
“１”として保持される信号しか入力されないことにな
る。

【００５９】この結果、保持回路列１４が誤保持を起こ
すことはなくなる。さらに、各フリップ・フロップ１４
ａにおいてしきい値電圧のばらつきがあっても、実時間
と時間データとの関係において線形性を保証することが
できる。

【００６０】図２に示した標本化回路は一般的な構成の
ものであるが、更に増幅率の高い標本化回路も考えられ
る。

【００６１】図５（ａ）は、標本化回路の他の構成例を
示す回路図である。図５（ａ）において、３１は第１の
容量、３２は第２の反転増幅回路、３３は第２の容量、
３４は第２の反転増幅回路、Ｓ1 は第１のスイッチ、Ｓ
2 は第２のスイッチ、Ｓ3 は第３のスイッチ、Ｓ4 は第
４のスイッチである。入力端子は第１のスイッチＳ1を
介して第１の容量３１の一の端子に接続されており、第
１の容量３１の他の端子は第１の反転増幅回路３２の入
力端子に接続されている。第１の反転増幅回路３２の出
力端子は第２の容量３３の一の端子に接続されており、
第２の容量３３の他の端子は第２の反転増幅回路３４の
入力端子に接続されている。第１の容量３１の入力端子
と第２の反転増幅回路３４の出力端子とは第２のスイッ
チＳ2 を介して接続されている。また、第１の反転増幅
回路３２の入力端子と出力端子とは第３のスイッチＳ3
を介して接続されており、第１の容量３１、第１の反転
増幅回路３２及び第３のスイッチＳ3 により第１の回路
が構成されている。第２の反転増幅回路３４の入力端子
と出力端子とは第４のスイッチＳ4 を介して接続されて
おり、第２の容量３３、第２の反転増幅回路３４及び第
４のスイッチＳ4 により第２の回路が構成されている。

【００６２】図１に示した時間計数回路に図５（ａ）に
示した標本化回路を用いる場合、入力端子は遅延回路リ
ング１１を構成する遅延回路の出力端子と接続され、出
力端子は保持回路列１４を構成するフリップ・フロップ
１４ａの入力端子と接続される。また、各スイッチの動
作はスイッチ信号生成回路１２から入力される第１のス
イッチ信号１２ａにより制御される。

【００６３】図５（ａ）に示す標本化回路の動作を図５
（ｂ）を用いて説明する。まず、第１の回路の標本化動
作において、第１のスイッチＳ1 及び第３のスイッチＳ
3 がＯＮとなると共に第２のスイッチＳ2 及び第４のス
イッチＳ4 がＯＦＦとなる。このとき、第１の容量３１
の一の端子には入力電位Ｖinが印加される。この入力電
位Ｖinは遅延回路の出力信号の電位である。また、第１
の反転増幅回路３２の入力端子と出力端子とは同じ電位
Ｖa1になり、電位Ｖa1は第１の容量３１の他の端子に印
加される。したがって、第１の容量３１には電位差（Ｖ
in−Ｖa1）により電荷が蓄積される。

【００６４】次に、第１の回路の増幅動作において、第
１のスイッチＳ1 及び第３のスイッチＳ3 がＯＦＦとな
ると共に第２のスイッチＳ2 及び第４のスイッチＳ4 が
ＯＮとなる。このとき、第２の反転増幅回路３４の入力
端子と出力端子とには同じ電位Ｖa2が出力され、電位Ｖ
a2は第１の容量３１の一の端子に印加される。第１の容
量３１に蓄積された電荷は保存されるので、標本化動作
における電位差（Ｖin−Ｖa1）がそのまま保たれて、第
１の容量３１の他の端子の電位はＶa1から（Ｖa2−（Ｖ
in−Ｖa1））に変化する。したがって、第１の回路の出
力電位Ｖmid は、Ｖmid ＝−Ｇ1 （Ｖa2−（Ｖin−Ｖa1）−Ｖa1）＋Ｖa1 ＝Ｇ1 （Ｖin−Ｖa2）＋Ｖa1 となる。ここで、Ｇ1 は第１の反転増幅回路３２の電圧
利得である。

【００６５】またこのとき、第２の容量３３の一の端子
には第１の回路の出力電位Ｖmid が印加され、他の端子
には第２の反転増幅回路３４の入力端子における電位Ｖ
a2が印加される。したがって、第２の容量３３には電位
差（Ｖmid −Ｖa2）により電荷が蓄積される。すなわ
ち、第２の回路は標本化動作を行う。

【００６６】次に、第２の回路の増幅動作において、第
１のスイッチＳ1 及び第３のスイッチＳ3 がＯＮとなる
と共に第２のスイッチＳ2 及び第４のスイッチＳ4 がＯ
ＦＦとなる。このとき、第１の反転増幅回路３２の入力
端子と出力端子とには同じ電位Ｖa1が出力され、電位Ｖ
a1は第２の容量３３の一の端子に印加される。第２の容
量３３に蓄積された電荷は保存されるので、標本化動作
における電位差（Ｖmid −Ｖa2）がそのまま保たれて、
第２の容量３３の他の端子の電位はＶa2から（Ｖa1−
（Ｖmid −Ｖa2））に変化する。したがって、出力電位
Ｖout は、Ｖout ＝−Ｇ2 （Ｖa1−（Ｖmid −Ｖa2）−Ｖa2）＋Ｖa2 ＝Ｇ2 （Ｖmid −Ｖa1）＋Ｖa2 ＝Ｇ2 ｛Ｇ1 （Ｖin−Ｖa2）＋Ｖa1−Ｖa1｝＋Ｖa2 ＝Ｇ2 Ｇ1 （Ｖin−Ｖa2）＋Ｖa2 …（２）となる。ここで、Ｇ2 は第２の反転増幅回路３４の電圧
利得である。

【００６７】式（２）からわかるように、標本化動作に
より遅延回路の出力信号が標本化され、第１の回路及び
第２の回路の増幅動作により、標本化された信号の電位
Ｖinと一定電位Ｖa2の差電圧が増幅されて一定電位Ｖa2
に印加されて、保持回路に出力される。さらに、式
（１）と式（２）とを比べると、増幅率が高くなること
がわかる。

【００６８】図６は、スイッチ信号生成回路１２の内部
構成の一例を示す回路図である。図６において、入力端
子５１には測定対象のパルス信号が入力され、出力端子
５２ａ，５２ｂ，５２ｃ，５２ｄから標本化回路１３ａ
の動作を制御する第１のスイッチ信号１２ａが出力さ
れ、出力端子５３ａ，５３ｂからフリップフロップ１４
ａの動作を制御する第２のスイッチ信号１２ｂが出力さ
れる。

【００６９】出力端子５２ａからは標本化回路１３ａの
第１のスイッチＳ1 を制御する信号が出力され、同様
に、出力端子５２ｂからは標本化回路１３ａの第２のス
イッチＳ2 を制御する信号が、出力端子５２ｃからは標
本化回路１３ａの第３のスイッチＳ3 を制御する信号が
出力され、出力端子５２ｄからは標本化回路１３ａの第
４のスイッチＳ4 を制御する信号が出力される。また、
出力端子５３ａからはフリップフロップ１４ａのマスタ
ーラッチを制御する信号が出力され、出力端子５３ｂか
らはフリップフロップ１４ａのスレーブラッチを制御す
る信号が出力される。

【００７０】図７は、図６に示すスイッチ信号生成回路
１２から出力される信号、及びスイッチ信号生成回路１
２によって制御される標本化回路１３ａ及びフリップフ
ロップ１４ａの動作を示すタイミング図である。測定対
象のパルス信号を基に生成された第１のスイッチ信号１
２ａに従って、標本化回路１３ａの第１及び第２の回路
は標本化動作及び増幅動作を繰り返し行う。斜線で示し
たのは、標本化動作から増幅動作又は増幅動作から標本
化動作に遷移する期間である。また、測定対象のパルス
信号を基に生成された第２のスイッチ信号１２ｂに従っ
て、フリップフロップ１４ａはスルーとラッチを繰り返
し行う。

【００７１】図２及び図５に示した標本化回路は、反転
増幅回路としてＣＭＯＳインバータを用いることにより
簡単に実現することができる。図８はＣＭＯＳインバー
タを用いた場合の標本化回路の構成例を示す回路図であ
り、図５（ａ）に示した標本化回路における第１の反転
増幅回路３２及び第２の反転増幅回路３４をＣＭＯＳイ
ンバータで構成したものである。さらに、２つのＣＭＯ
Ｓインバータを直列接続することにより構成された出力
バッファを出力端子の前に備えている。この標本化回路
の動作は図５に示した標本化回路と同じなので、ここで
は説明を省略する。

【００７２】図５に示した標本化回路は、増幅率の面の
みではなく、電源電圧の変動に対する安定性の面におい
ても優れている。これについて説明する。

【００７３】図９はＣＭＯＳインバータの特性を示すグ
ラフである。図９において、横軸はＣＭＯＳインバータ
の入力電圧、縦軸はＣＭＯＳインバータの出力電圧であ
り、実線Ａは入力電圧と出力電圧との関係を示してい
る。入力電圧＝出力電圧を示す直線と実線Ａとの交点に
より、基準電圧Ｖa が得られる。実線Ａの勾配は基準電
圧Ｖa の近傍で急になっており、ＣＭＯＳインバータの
電圧利得は基準電圧Ｖa近傍で大きくなることが分か
る。したがって、入力電圧が基準電圧に近いときは、入
力電圧と基準電圧Ｖa との差電圧が大きく増幅される。

【００７４】図２に示した標本化回路の反転増幅回路２
２にＣＭＯＳインバータを用いた場合、増幅動作におい
て、ＣＭＯＳインバータの入力電圧は（Ｖref −Ｖin＋
Ｖa））であるので、（Ｖref −Ｖin＋Ｖa ）が基準電
圧Ｖa に近いときはその差電圧が大きく増幅されて、出
力電圧はＸA となる。

【００７５】しかしながら、電源電圧がＶDDからＶ´DD
に低下した場合、ＣＭＯＳ型インバータの入力電圧と出
力電圧との関係は破線Ｂのようになる。このため、基準
電圧もＶa からＶ´a に低下する。増幅動作において電
源電圧がＶ´DDに低下した場合、図９に示すように、基
準電圧Ｖ´a がＣＭＯＳインバータの入力電圧（Ｖref
−Ｖin＋Ｖa ）を下回ってしまう可能性が有る。このと
き、差電圧は逆側に大きく増幅されて出力電圧はＸB と
なってしまう。すなわち、出力電圧が示す論理が反対に
なってしまうことになり好ましくない。

【００７６】これに対して、図５に示した標本化回路は
電源電圧の変動による影響を受けにくい。図１０は、Ｃ
ＭＯＳインバータの特性を示すグラフであり、図５に示
した標本化回路の第１の反転増幅回路３２及び第２の反
転増幅回路３４にＣＭＯＳインバータを用いた場合の動
作を説明するための図である。図９と同様に、横軸はＣ
ＭＯＳインバータの入力電圧、縦軸はＣＭＯＳインバー
タの出力電圧であり、実線Ａは入力電圧と出力電圧との
関係を示しており、破線Ｂは電源電圧がＶDDからＶ´DD
に低下したときの入力電圧と出力電圧との関係を示して
いる。

【００７７】ここで、第１の反転増幅回路３２として第
１のＣＭＯＳインバータを、第２の反転増幅器３４とし
て第２のＣＭＯＳインバータをそれぞれ用いるものとす
る。また、第１のＣＭＯＳインバータと第２のＣＭＯＳ
インバータとは、共に図１０に示すような特性を持つも
のとし、基準電圧は共にＶa と等しいとする。

【００７８】第１の回路の増幅動作において、第１のＣ
ＭＯＳインバータの入力電圧は、Ｖa −（Ｖin−Ｖa ）＝Ｖa −Ｖin＋Ｖa となる。入力電圧（Ｖa −Ｖin＋Ｖa ）が基準電圧Ｖa
に近いときはその差電圧が大きく増幅されて、出力電圧
はＸA となる。

【００７９】電源電圧がＶDDからＶ´DDに低下した場
合、ＣＭＯＳインバータの入力電圧と出力電圧との関係
は破線Ｂのようになり、基準電圧もＶa からＶ´a に低
下する。ところが、第１の回路の増幅動作において電源
電圧がＶ´DDに低下しても、図１０に示すように、基準
電圧がＶ´a に低下すると共に、入力電圧もまた（Ｖ´
a −Ｖin＋Ｖ´a ）に低下する。したがって、差電圧が
逆側に大きく増幅されることはなく、出力電圧はＸB と
なり、出力電圧が示す論理が反対になることはない。し
たがって、図５に示した標本化回路は、電源電圧の変動
に対する安定性の面において図２に示した標本化回路よ
りも優れていることになる。

【００８０】さらに、本発明の時間計数回路における標
本化回路の機能は、標本化回路以外の回路を用いても実
現可能である。

【００８１】図１１（ａ）は、ホールデット・カスケー
ド回路の構成例を示す回路図である。この回路は標本化
回路ではないが、スイッチがＯＮのときは一定電圧を出
力する一方、スイッチがＯＦＦのときは入力電圧と参照
電圧との差電圧を増幅して出力する機能を有しており、
図１に示した時間計数回路における標本化回路の代わり
に用いることができる。

【００８２】図１１において、４１はソースが電源に接
続されているＰＭＯＳ、４２ａ及び４２ｂはソースがＰ
ＭＯＳ４１のドレインに接続されているＰＭＯＳ、４３
ａはドレインがＰＭＯＳ４２ａのドレインに接続されて
いると共にソースが接地されているＮＭＯＳ、４３ｂは
ドレインがＰＭＯＳ４２ｂのドレインに接続されている
と共にソースが接地されているＮＭＯＳ、４４ａ及び４
４ｂはソースが電源に接続されているＰＭＯＳ、４５ａ
はドレインがＰＭＯＳ４４ａのドレインに接続されてい
ると共にソースがＮＭＯＳ４３ａのドレインに接続され
ているＮＭＯＳ、４５ｂはドレインがＰＭＯＳ４４ｂの
ドレインに接続されていると共にソースがＮＭＯＳ４３
ｂのドレインに接続されているＮＭＯＳ、４６はＰＭＯ
Ｓ４４ａ及びＰＭＯＳ４４ｂのドレインにソース及びド
レインが接続されているＰＭＯＳである。ＰＭＯＳ４６
がホールデット・カスケード回路のスイッチの役割を果
たしている。

【００８３】ＰＭＯＳ４２ａのゲートには入力電圧Ｖin
が印加され、ＰＭＯＳ４２ｂのゲートには参照電圧Ｖre
f が印加される。ＰＭＯＳ４４ａのゲートにはＰＭＯＳ
４４ｂのドレイン電圧が印加され、ＰＭＯＳ４４ｂのゲ
ートにはＰＭＯＳ４４ａのドレイン電圧が印加される。
ＰＭＯＳ４１のゲートには定電圧ＶB1が印加され、ＮＭ
ＯＳ４３ａ及び４３ｂのゲートには定電圧ＶB2が印加さ
れ、ＮＭＯＳ４５ａ及び４５ｂのゲートには定電圧ＶB3
が印加される。ＰＭＯＳ４６のゲートにはスイッチ用電
圧Ｖφが印加される。また、ＰＭＯＳ４４ｂのドレイン
電圧は出力電圧Ｖout として出力される。

【００８４】図１１（ａ）に示したホールデット・カス
ケード回路の動作について、図１１（ｂ）を用いて説明
する。図１１（ｂ）に示すように、スイッチ用電圧Ｖφ
がＬレベルのとき、ＰＭＯＳ４６は導通状態となりスイ
ッチはＯＮとなる。このとき、ホールデット・カスケー
ド回路はセット状態であるという。スイッチ用電圧Ｖφ
がＨレベルのとき、ＰＭＯＳ４６は非導通状態となりス
イッチはＯＦＦとなる。このとき、ホールデット・カス
ケード回路は増幅状態であるという。

【００８５】ＰＭＯＳ４１は定電流源として働くので、
ドレインには定電流Ｉ1 が流れる。入力電圧Ｖinと参照
電圧Ｖref が等しいとき、ＰＭＯＳ４２ａ及びＰＭＯＳ
４２ｂにはそれぞれＩ1 ／２の電流が流れる。ＰＭＯＳ
４３ａ及び４３ｂは同じ特性を持つ定電流源として働く
ので、それぞれ定電流Ｉ2 が流れる。ＰＭＯＳ４５ａ及
び４５ｂも同じ特性を持つ定電流源として働くので、そ
れぞれ定電流Ｉ3 が流れる。ここで、Ｉ1 ／２＋Ｉ3 ＝Ｉ2 となる。

【００８６】入力電圧Ｖinと参照電圧Ｖref とが異なる
とする。仮に、Ｖin＞Ｖref とすると、ＰＭＯＳ４２ａ
を流れる電流値はＩ1 ／２−Δとなり、ＰＭＯＳ４２ｂ
を流れる電流値はＩ1 ／２＋Δとなる。Δは微小値であ
る。ホールデット・カスケード回路がセット状態である
とき、ＰＭＯＳ４６は導通状態であるので、変化分の電
流Δは端子ＢからＰＭＯＳ４６を通って端子Ａに流れる
ことになる。したがって、ＰＭＯＳ４４ａ及び４４ｂを
流れる電流は変化しないので、出力電圧Ｖoutは変化し
ない。

【００８７】ホールデット・カスケード回路が増幅状態
になると、ＰＭＯＳ４６は非導通状態であるので、変化
分の電流Δは端子ＢからＰＭＯＳ４６を通って端子Ａに
流れることができなくなり、出力端子に流れ出すことに
なる。したがって、出力電圧Ｖout は上がる。すなわ
ち、入力電圧Ｖinと参照電圧Ｖref の電位差が増幅され
て出力されることになる。

【００８８】なお、本実施形態に係る時間計数回路にお
いて、フェーズ・ロック・ループ（ＰＬＬ）を用いて、
遅延回路リングにおける信号遷移の伝達時間を一定に制
御しても構わない。このような時間計数回路の構成図を
図１２に示す。図１２において、位相比較器１７は、遅
延回路リング１１の第１段の遅延回路の入力端子におけ
る信号と基準クロック信号との位相を比較する。ループ
フィルタ１８は、位相比較器１７からの指示信号を受け
て、遅延回路リング１１を構成する各遅延回路に遅延時
間を調整する信号を出力する。遅延回路リング１１、位
相比較器１７及びループフィルタ１８によりフェーズ・
ロック・ループ（ＰＬＬ）が構成されている。

【００８９】図１３は、図１２に示すようなＰＬＬを用
いた時間計数回路における遅延回路を示す回路図であ
る。同図中、（ａ）は１段あたりの遅延回路、（ｂ）は
（ａ）に示す遅延回路のトランジスタレベルの回路図で
ある。

【００９０】図１３において、端子ａ1 には端子Ｉ1 か
ら端子Ｉ2 までの信号遅延時間を調整する信号が入力さ
れ、端子ａ2 には端子Ｉ2 から端子Ｉ3 までの信号遅延
時間を調整する信号が入力される。図１２に示すような
時間計数回路の場合には、端子ａ1 ，ａ2 にはループフ
ィルタ１８から出力された信号が入力される。

【００９１】端子ａ1 の電圧が上昇するとトランジスタ
Ｍ1 のドレイン電流が減少するので、端子Ｉ2 における
信号の立ち上がり時間が長くなる。一方、端子ａ1 の電
圧が降下するとトランジスタＭ1 のドレイン電流が増大
するので、端子Ｉ2 における信号の立ち上がり時間が速
くなる。端子ａ2 の電圧が変化するときもトランジスタ
Ｍ4 のドレイン電流は同様に変化し、端子Ｉ3 における
信号の立ち上がり時間が変化する。

【００９２】いま、端子Ｉ1 の信号が立ち上がる場合を
考える。このとき、端子Ｉ2 の電圧が立ち下がり、次い
で端子Ｉ3 の電圧が立ち上がり、信号が伝搬する。

【００９３】まず、端子ａ1 ，ａ2 の電圧が上昇したと
する。端子Ｉ2 における信号の立ち下がり時間はトラン
ジスタＭ3 のドレイン電流が支配的であるので、端子ａ
1 の電圧が上昇したことによる立ち下がり時間の変化は
わずかである。ところが、端子Ｉ3 における信号の立ち
上がり時間は、端子ａ2 の電圧が上昇したことによるト
ランジスタＭ4 のドレイン電流の減少によって遅くな
る。したがって、信号の遅延時間が長くなる。

【００９４】また、端子ａ1 ，ａ2 の電圧が降下したと
する。端子Ｉ2 における信号の立ち下がり時間はトラン
ジスタＭ3 のドレイン電流が支配的であるので、端子ａ
1 の電圧が降下したことによる立ち下がり時間の変化は
わずかである。ところが、端子Ｉ3 における信号の立ち
上がり時間は、端子ａ2 の電圧が降下したことによるト
ランジスタＭ4 のドレイン電流の増加によって速くな
る。したがって、信号の遅延時間が短くなる。

【００９５】端子Ｉ1 の信号が立ち下がる場合も同様
に、信号の遅延時間が変化する。このように、遅延回路
の信号遅延時間は端子ａ1 ，ａ2 に入力される信号によ
って調整することができる。

【００９６】以上説明したように、本実施形態に係る時
間計数回路によると、遅延回路リングと保持回路列との
間に標本化回路又はホールデット・カスケード回路から
なる変換回路を構成することにより、保持回路列の誤保
持を防止することができると共に、保持回路列を構成す
るフリップ・フロップのしきい値電圧のばらつきによる
誤差の発生を防止することができる。

【００９７】なお、標本化回路又はホールデット・カス
ケード回路は必ずしも全ての遅延回路に対して設ける必
要はなく、例えば、１つおきの遅延回路に設ける構成と
しても良い。

【００９８】（引用例）前述した実施形態に係る時間計
数回路において、標本化回路１３ａ及びフリップフロッ
プ１４ａによって論理判定回路が構成されている。この
論理判定回路は、指示されたタイミングにおける信号の
電位と第１の所定電位との差電圧を増幅し、増幅された
差電圧を第２の所定電位に印加して得られた電位を基に
して、前記信号の論理を判定するものである。このよう
な論理判定回路は他の用途にも応用可能である。以下の
応用例は、論理判定回路を用いたスキュー調整回路に関
するものである。

【００９９】あるディジタル回路に一の回路から出力さ
れたクロックパルス信号と他の回路から出力されたクロ
ックパルス信号とが供給される場合、このクロックパル
ス信号に遅延時間差があるときにはディジタル回路は誤
動作する。いわゆるクロック・スキューやデータ・スキ
ューによるディジタル回路の誤動作である。

【０１００】スキューによる誤動作はディジタル回路の
動作周波数が高くなるほど、より重大な問題となること
が指摘されており、クロックパルス信号の遅延時間差が
微小（１ｎｓ以下）であってもディジタル回路は誤動作
を引き起こす可能性がある。スキュー調整回路とは、複
数のクロックパルス信号間の遅延時間差を小さくしてス
キューを小さくするものである。

【０１０１】図１４は、本応用例に係るスキュー調整回
路の構成を示すブロック図である。図１４において、６
０はスキュー調整回路であり、回路Ａから出力されたク
ロックパルス信号と回路Ｂから出力されたクロックパル
ス信号との遅延時間差を小さくした上で、回路Ｃに供給
する。

【０１０２】６１，６２は入力されたクロックパルス信
号を時間遅延させて出力する第１及び第２の遅延回路、
６３，６４は第１及び第２の変換回路としての第１及び
第２の標本化回路、６５，６６は第１及び第２の保持回
路としての第１及び第２のフリップフロップ、６７は第
１の遅延回路６１から出力された第１のクロックパルス
信号６１Ａを第１の標本化回路６３に供給すると共に第
２の標本化回路６４，第２のフリップフロップ６６及び
演算回路６９を制御する制御回路、６８は第２の遅延回
路６２から出力された第２のクロックパルス信号６１Ｂ
を第２の標本化回路６４に供給すると共に第１の標本化
回路６３及び第１のフリップフロップ６５を制御する制
御回路、６９は第１及び第２のフリップフロップ６５，
６６の出力信号を基にして第１及び第２の遅延回路６
１，６２の遅延時間を制御する第１及び第２の制御信号
６９Ａ，６９Ｂを演算し出力する演算回路である。第１
及び第２の標本化回路６３，６４はそれぞれ、図５
（ａ）のように構成される。第１の標本化回路６３と第
１のフリップフロップ６５とによって第１の論理判定回
路が構成されており、また第２の標本化回路６４と第２
のフリップフロップ６６とによって第２の論理判定回路
が構成されている。

【０１０３】まず、スキュー調整回路６０の動作の概要
を図１５を用いて説明する。図１５は、第１及び第２の
クロックパルス信号６１Ａ，６１Ｂの立上がり時の時間
変化を示すグラフであり、実線Ａは回路Ａから出力され
第１の遅延回路６１によって遅延された第１のクロック
パルス信号６１Ａ、実線Ｂは回路Ｂから出力され第２の
遅延回路６２によって遅延されたた第２のクロックパル
ス信号６１Ｂを示す。同図中、（ａ）は第１のクロック
パルス信号６１Ａが第２のクロックパルス信号６１Ｂよ
りも進んでいる場合、（ｂ）は第１のクロックパルス信
号６１Ａが第２のクロックパルス信号６１Ｂよりも遅れ
ている場合を示す。

【０１０４】スキュー調整回路６０では、第１のクロッ
クパルス信号６１Ａがしきい値電圧Ｖthを越えたとき
（時間ｔA ）、第２のクロックパルス信号６１Ｂの電圧
が第２の標本化回路６４によって保持される。一方、第
２のクロックパルス信号６１Ｂがしきい値電圧Ｖthを越
えたとき（時間ｔB ）、第１のクロックパルス信号６１
Ａの電圧が第１の標本化回路６３によって保持される。

【０１０５】第１のクロックパルス信号６１Ａが第２の
クロックパルス信号６１Ｂよりも進んでいる場合は、図
１５（ａ）に示すように、時間ｔA において第２のクロ
ックパルス信号６１Ｂの電圧Ｖ1 が第２の標本化回路６
４によって保持され、この保持された電圧Ｖ1 は第２の
フリップフロップ６６によって接地電圧ＶSS（論理レベ
ル“０”）として保持される。一方、時間ｔB において
第１のクロックパルス信号６１Ａの電圧Ｖ2 が第１の標
本化回路６３によって保持され、この保持された電圧Ｖ
2 は第１のフリップフロップ６５によって電源電圧ＶDD
（論理レベル“１”）として保持される。

【０１０６】一方、第１のクロックパルス信号６１Ａが
第２のクロックパルス信号６１Ｂよりも遅れている場合
は、図１５（ｂ）に示すように、時間ｔB において第１
のクロックパルス信号６１Ａの電圧Ｖ3 が第１の標本化
回路６３によって保持され、この保持された電圧Ｖ3 は
第１のフリップフロップ６５によって電源電圧ＶSS（論
理レベル“０”）として保持される。一方、時間ｔA に
おいて第２のクロックパルス信号６１Ｂの電圧Ｖ4 が第
２の標本化回路６４によって保持され、この保持された
電圧Ｖ4 は第２のフリップフロップ６６によって電源電
圧ＶDD（論理レベル“１”）として保持される。

【０１０７】したがって、第１のフリップフロップ６５
の保持データが“１”であり第２のフリップフロップ６
６の保持データが“０”であるときは、第１のクロック
パルス信号６１Ａが第２のクロックパルス信号６１Ｂよ
りも進んでいることになる。また、第１のフリップフロ
ップ６５の保持データが“０”であり第２のフリップフ
ロップ６６の保持データが“１”であるときは、第１の
クロックパルス信号６１Ａが第２のクロックパルス信号
６１Ｂよりも遅れていることになる。

【０１０８】演算回路６９はこのような第１及び第２の
フリップフロップ６５，６６の保持データに従って第１
及び第２の遅延回路６１，６２の遅延時間を調整する機
能を有するので、スキュー調整回路６０は第１のクロッ
クパルス信号６１Ａと第２のクロックパルス信号６１Ｂ
との時間差を小さくすることができる。

【０１０９】次に、制御回路６７，６８の内部構成につ
いて説明する。

【０１１０】図１６は制御回路６７の内部構成の一例を
示す回路図である。図１６において、７１は回路Ａから
出力され第１の遅延回路６１によって遅延された第１の
クロックパルス信号が入力される信号入力端子、７２
ａ，７２ｂ，７２ｃ，７２ｄは第２の標本化回路６４を
制御する制御信号を出力する出力端子、７３ａ，７３ｂ
は第２のフリップフロップ６６を制御する制御信号を出
力する出力端子、７４は信号入力端子７１に入力された
クロックパルス信号を出力する信号出力端子である。

【０１１１】出力端子７２ａは第２の標本化回路６４の
スイッチＳ1 を制御する信号を出力する。同様に、出力
端子７２ｂはスイッチＳ2 を制御する信号を、出力端子
７２ｃはスイッチＳ3 を制御する信号を、出力端子７２
ｄはスイッチＳ4 を制御する信号をそれぞれ出力する。
また、出力端子７３ａは第２のフリップフロップ６６の
マスターラッチを制御する信号を出力し、出力端子７３
ｂは第２のフリップフロップ６６のスレーブラッチを制
御する信号を出力する。出力端子７３ａから出力される
信号は、演算回路６９にも供給されその動作を制御す
る。また、信号出力端子７４から出力されたクロックパ
ルス信号は第１の標本化回路６３に出力される。

【０１１２】図１７は、図１６に示した制御回路６７の
入出力信号の変化並びに制御回路６７によって制御され
る第２の標本化回路６４及び第２のフリップフロップ６
６の動作を示すタイミングチャートである。第２の標本
化回路６４は、スイッチＳ1の制御信号の立ち下がりの
タイミングにおいて入力信号を保持する。第２のフリッ
プフロップ６６は、第２の標本化回路６４の出力信号を
論理レベル“１”又は“０”で保持する。

【０１１３】制御回路６８もまた、図１６に示すような
回路によって構成される。制御回路６８では、信号入力
端子７１には回路Ｂから出力され第２の遅延回路６２に
よって遅延された第２のクロックパルス信号６１Ｂが入
力され、信号出力端子７４から出力されたクロックパル
ス信号は第２の標本化回路６４に出力される。端子７２
ａ，７２ｂ，７２ｃ，７２ｄからは第１の標本化回路６
３を制御する制御信号が出力され、端子７３ａ，７３ｂ
からは第１のフリップフロップ６５を制御する制御信号
が出力される。

【０１１４】次に、第１及び第２の遅延回路６１，６２
の内部構成について説明する。

【０１１５】図１８は第１の遅延回路６１の内部構成の
一例を示す回路図である。図１８において、８１は回路
Ａから出力されたクロックパルス信号が入力される入力
端子、８２は遅延された第２のクロックパルス信号６１
Ｂを出力する出力端子、８３は演算回路６９から出力さ
れた第１の制御信号６９Ａが入力される制御信号入力端
子である。また、８４ａ〜８４ｈは直列接続されたイン
バータからなり遅延時間がそれぞれ異なるインバータ列
である。各インバータ列８４ａ〜８４ｈは入力端子８１
と出力端子８２との間に並列に接続されており、出力端
子８２と各インバータ列８４ａ〜８４ｈとの間には、制
御信号入力端子８３に入力される第１の制御信号６９Ａ
によって開閉が制御されるスイッチＳ1 〜Ｓ8 が配され
ている。

【０１１６】表２は、各インバータ列８４ａ〜８４ｈの
遅延時間の一例を示す表である。

【０１１７】

【表２】

【０１１８】表２に示すように、インバータ列８４ａ〜
８４ｈの遅延時間は０．４ｎｓから１．８ｎｓまで０．
２ｎｓ刻みに設定されている。入力端子８１から出力端
子８２までの信号経路をスイッチＳ1 〜Ｓ8 の開閉によ
って選択することにより、第１の遅延回路６１における
遅延時間を０．４ｎｓから１．８ｎｓまで０．２ｎｓ刻
みに調整することが可能になる。例えば、スイッチＳ2
のみを閉状態にしたときは第１の遅延回路６１における
遅延時間は０．６ｎｓになる。

【０１１９】第２の遅延回路６２もまた、図１８に示す
ような回路によって構成される。

【０１２０】次に、演算回路６９の内部構成及び動作に
ついて説明する。

【０１２１】図１９は演算回路６９の内部構成の一例を
示す回路図である。図１９において、９１ａは第１のフ
リップフロップ６５の出力データが入力される入力端
子、９１ｂは第２のフリップフロップ６６の出力データ
が入力される入力端子、９２は制御回路６７の端子７３
ａから出力された制御信号が入力される入力端子、９３
ａは第１の遅延回路６１の遅延時間を設定する第１の制
御信号６９Ａを出力する出力端子、９３ｂは第２の遅延
回路６２の遅延時間を設定する第２の制御信号６９Ｂを
出力する出力端子、９４ａ，９４ｂは論理ゲート、９５
ａ，９５ｂはフリップフロップ、９６はフリップフロッ
プ９５ａの出力データを加算する一方フリップフロップ
９５ｂの出力データを減算する４ビットカウンタ、９７
は４ビットカウンタ９６の計数データをデコードして第
１の遅延回路６１の遅延時間を設定する第１の制御信号
６９Ａを生成するデコーダ、９８は第２の遅延回路６２
の遅延時間を設定する第２の制御信号６９Ｂを記憶する
ＲＯＭである。

【０１２２】入力端子９１ａから入力される第１のフリ
ップフロップ６５の出力データが“１”であり入力端子
９１ｂから入力される第２のフリップフロップ６６の出
力データが“０”であるとする（ｔA ＜ｔB ）と、論理
ゲート９４ａの出力データは“１”になり、論理ゲート
９４ｂの出力データは“０”になる。このとき、４ビッ
トカウンタ９６は、入力端子９２に入力された制御信号
の立ち下がりのタイミングで前回の出力データに１を加
算する。

【０１２３】一方、入力端子９１ａから入力される第１
のフリップフロップ６５の出力データが“０”であり入
力端子９１ｂから入力される第２のフリップフロップ６
６の出力データが“１”であるとする（ｔA ＞ｔB ）
と、論理ゲート９４ａの出力データは“０”になり、論
理ゲート９４ｂの出力データは“１”になる。このと
き、４ビットカウンタ９６は、入力端子９２に入力され
た制御信号の立ち下がりのタイミングで前回の出力デー
タから１を減算する。

【０１２４】デコーダ９７は、４ビットカウンタ９６の
出力データを８ビットの第１の制御信号６９Ａに変換す
る。表３は、４ビットカウンタ９６の出力データと第１
の遅延回路６１において選択されるスイッチとの関係を
示す表である。

【０１２５】

【表３】

【０１２６】例えば、４ビットカウンタ９６の出力デー
タが“０１００”又は“０１０１”であるとき、スイッ
チＳ3 が選択されるので第１の遅延回路６１における遅
延時間は０．８ｎｓになる。

【０１２７】一方、ＲＯＭ９８は、スイッチＳ4 が選択
されるような第２の制御信号６９Ｂを記憶している。し
たがって、第２の遅延回路６２における遅延時間は１．
０ｎｓに固定される。

【０１２８】図２０は、本応用例に係るスキュー調整回
路６０の動作を示すタイミングチャートである。

【０１２９】回路Ａから出力され第１の遅延回路６１に
よって遅延された第１のクロックパルス信号６１Ａが立
ち上がったとき（時間ｔA ）、第２の標本化回路６４の
第１の回路は回路Ｂから出力された第２の遅延回路６２
によって遅延された第２のクロックパルス信号６１Ｂの
電位Ｎ1 を保持し増幅する。一方、第２のクロックパル
ス信号６１Ｂが立ち上がったとき（時間ｔB ）、第１の
標本化回路６３の第１の回路は第１のクロックパルス信
号６１Ａの電位Ｍ1 を保持し増幅する。

【０１３０】第１のフリップフロップ６５は、第２のク
ロックパルス信号６１Ｂの時間ｔBの次の立上がり時に
第１の標本化回路６３の第２の回路の出力信号を保持す
る。電位Ｍ1 が高電位であるので、第１のフリップフロ
ップ６５の保持データは“１”になる。第２のフリップ
フロップ６６は、第１のクロックパルス信号６１Ａの時
間ｔA の次の立上がり時に第２の標本化回路６４の第２
の回路の出力信号を保持する。電位Ｎ1 が低電位である
ので、第２のフリップフロップ６６の保持データは
“０”になる。

【０１３１】第１のフリップフロップ６５の保持データ
が“１”であり第２のフリップフロップ６６の保持デー
タが“０”であるので、演算回路６９の４ビットカウン
タ９６は出力データに１を加算する。この結果、演算回
路６９は、遅延時間をより長く設定する第１の制御信号
６９ＡＤ1 を第１の遅延回路６１に出力する。これによ
り、第１のクロックパルス信号６１Ａはさらに遅延さ
れ、第２のクロックパルス信号６１Ｂのタイミングに近
づく。

【０１３２】以上のような動作が繰り返されることによ
り、第１のクロックパルス信号６１Ａと第２のクロック
パルス信号６１Ｂとの時間差が小さくなり、クロックス
キューの問題が解消される。

【０１３３】なお、本応用例では、第１のクロックパル
ス信号６１Ａの電位を第２のクロックパルス信号６１Ｂ
の立ち上がりのタイミングにおいて標本化し、第２のク
ロックパルス信号６１Ｂの電位を第１のクロックパルス
信号６１Ａの立ち上がりのタイミングにおいて標本化す
るものとしたが、それぞれ立ち下がりのタイミングにお
いて標本化してもよい。

【０１３４】なお、本応用例に係るスキュー調整回路に
おける標本化回路の機能は、前述した実施形態に係る時
間計数回路と同様に、標本化回路以外の回路を用いても
実現可能であり、例えば、図１１（ａ）に示したような
ホールデット・カスケード回路を標本化回路の代わりに
用いても良い。

【０１３５】

【発明の効果】以上のように本発明によると、信号が一
の論理レベルから他の論理レベルに遷移している過程に
おいてこの信号の論理の判定を指示されても、信号の論
理を正確に判定することができる論理判定回路を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る時間計数回路の構成
図である。

【図２】（ａ）は本発明の一実施形態に係る時間計数回
路における標本化回路の構成例を示す回路図、（ｂ）は
その動作図である。

【図３】図２に示す標本化回路における電圧の変化を示
すグラフであり、（ａ）は入力電圧Ｖin、（ｂ）は容量
２１の入力側の端子の電圧、（ｃ）は容量２１の出力側
の端子の電圧、（ｄ）は出力電圧Ｖout を示す。

【図４】本発明の一実施形態に係る時間計数回路におけ
る標本化回路の動作を説明するための図であり、（ａ）
は各遅延回路の出力電圧の変化を表すグラフ、（ｂ）は
各標本化回路の出力電圧の変化を表すグラフである。

【図５】（ａ）は本発明の一実施形態に係る時間計数回
路における標本化回路の他の構成例を示す回路図、
（ｂ）はその動作図である。

【図６】スイッチ信号生成回路の内部構成を示す回路図
である。

【図７】図６に示すスイッチ信号生成回路から出力され
る信号、及びこのスイッチ信号生成回路によって制御さ
れる標本化回路及びフリップフロップの動作を示すタイ
ミング図である。

【図８】ＣＭＯＳインバータを用いた場合の標本化回路
の回路図である。

【図９】ＣＭＯＳインバータの特性を示すグラフであ
る。

【図１０】ＣＭＯＳインバータの特性を示すグラフであ
る。

【図１１】（ａ）はホールデット・カスケード回路の回
路図であり、（ｂ）はその動作図である。

【図１２】本発明の一実施形態に係る時間計数回路にフ
ェーズ・ロック・ループ（ＰＬＬ）を用いた場合の構成
図である。

【図１３】ＰＬＬを用いた時間計数回路における遅延回
路を示す図であり、（ａ）は１段あたりの遅延回路、
（ｂ）は（ａ）に示す遅延回路のトランジスタレベルの
回路図である。

【図１４】本発明の応用例に係るスキュー調整回路の構
成を示すブロック図である。

【図１５】回路Ａ及び回路Ｂから出力されたクロックパ
ルス信号の立上がり時の時間変化を示すグラフであり、
（ａ）は回路Ａから出力されたクロックパルス信号が回
路Ｂから出力されたクロックパルス信号よりも進んでい
る場合、（ｂ）は回路Ａから出力されたクロックパルス
信号が回路Ｂから出力されたクロックパルス信号よりも
遅れている場合を示す。

【図１６】本発明の応用例に係るスキュー調整回路にお
ける制御回路の内部構成の一例を示す回路図である。

【図１７】図１６に示す制御回路の入出力信号の変化、
及びこの制御回路によって制御される標本化回路及びフ
リップフロップの動作を示すタイミング図である。

【図１８】本発明の応用例に係るスキュー調整回路にお
ける遅延回路の内部構成の一例を示す回路図である。

【図１９】本発明の応用例に係るスキュー調整回路にお
ける演算回路の内部構成の一例を示す回路図である。

【図２０】本発明の応用例に係るスキュー調整回路の全
体の動作を示すタイミング図である。

【図２１】従来の時間計数回路の構成図である。

【図２２】従来の時間計数回路における問題を説明する
ための図であり、各遅延回路の出力電圧の変化を表すグ
ラフである。

【図２３】従来の時間計数回路における問題を説明する
ための図であり、（ａ）は各遅延回路の出力電圧の変化
を表すグラフ、（ｂ）は時間コードを示すグラフであ
る。

【符号の説明】

１１遅延回路リング１２スイッチ信号生成回路１２ａ第１のスイッチ信号１２ｂ第２のスイッチ信号１３標本化回路列（変換手段）１３ａ標本化回路（変換回路）１４保持回路列１４ａフリップフロップ（保持回路）１５演算回路１６ａカウンタ１６ｂカウンタ出力保持回路１７位相比較器１８ループフィルタ２１容量２２反転増幅回路３１第１の容量３２第１の反転増幅回路３３第２の容量３４第２の反転増幅回路４１、４２ａ、４２ｂ、４４ｂ、４４ａＰＭＯＳ４３ａ、４３ｂ、４５ａ、４５ｂＮＭＯＳ５１遅延回路リング５４保持回路列５５演算回路５６ａカウンタ５６ｂカウンタ出力保持回路

Claims

【特許請求の範囲】

【請求項１】信号の論理を判定する論理判定回路であ
って、信号の論理の判定を指示されたとき、指示されたタイミ
ングにおける前記信号の電位と第１の所定電位との差電
圧を増幅し、増幅された差電圧を第２の所定電位を基準
として出力する変換回路を備え、前記変換回路の出力電位を基にして前記信号の論理を判
定することを特徴とする論理判定回路。
【請求項２】請求項１記載の論理判定回路において、前記変換回路の出力電位を入力とし、入力した電位を論
理レベル信号に変換して出力する保持回路を備えている
ことを特徴とする論理判定回路。
【請求項３】請求項１記載の論理判定回路において、前記変換回路は、信号の論理の判定を指示されないときは第２の所定電位
を出力しており、信号の論理の判定を指示されると、指
示されたタイミングにおいて前記信号を標本化し、標本
化された信号の電位と第１の所定電位との差電圧を増幅
すると共に増幅された差電圧を前記第２の所定電位に印
加して出力する標本化回路であることを特徴とする論理
判定回路。
【請求項４】請求項３記載の論理判定回路において、前記標本化回路は、外部から信号が入力される外部入力端子と、前記外部入力端子からの信号を入力とする第１の回路
と、前記第１の回路から出力される信号を入力とする第２の
回路と、前記外部入力端子と前記第１の回路の入力端子との間に
設けられ、前記外部入力端子と前記第１の回路の入力端
子とを接続する導通状態と前記外部入力端子と前記第１
の回路の入力端子とを切り離す非導通状態とのいずれか
一方に設定される第１のスイッチ手段と、前記第１の回路の入力端子と前記第２の回路の出力端子
との間に設けられ、前記第１の回路の入力端子と前記第
２の回路の出力端子とを接続する導通状態と前記第１の
回路の入力端子と前記第２の回路の出力端子とを切り離
す非導通状態とのいずれか一方に設定される第２のスイ
ッチ手段とを備えており、前記第１の回路は、一の端子が前記第１の回路の入力端子に接続された第１
の容量と、前記第１の容量の他の端子における電圧を反転増幅して
前記第１の回路の出力端子に出力する第１の反転増幅回
路と、前記第１の反転増幅回路の入力端子と出力端子との間に
設けられ、前記第１の反転増幅回路の入力端子と出力端
子とを接続する導通状態と前記第１の反転増幅回路の入
力端子と出力端子とを切り離す非導通状態とのいずれか
一方に設定される第３のスイッチ手段とを備えており、前記第２の回路は、一の端子が前記第２の回路の入力端子に接続された第２
の容量と、前記第２の容量の他の端子における電圧を反転増幅して
前記第２の回路の出力端子に出力する第２の反転増幅回
路と、前記第２の反転増幅回路の入力端子と出力端子との間に
設けられ、前記第２の反転増幅回路の入力端子と出力端
子とを接続する導通状態と前記第２の反転増幅回路の入
力端子と出力端子とを切り離す非導通状態とのいずれか
一方に設定される第４のスイッチ手段とを備えており、信号の論理判定を指示されないときは、前記第１のスイ
ッチ手段及び第３のスイッチ手段は導通状態であると共
に前記第２のスイッチ手段及び第４のスイッチ手段は非
導通状態であり、信号の論理判定を指示されると、一旦、前記第１のスイ
ッチ手段及び第３のスイッチ手段は非導通状態となると
共に前記第２のスイッチ手段及び第４のスイッチ手段は
導通状態となった後、再び、前記第１のスイッチ手段及
び第３のスイッチ手段は導通状態となると共に前記第２
のスイッチ手段及び第４のスイッチ手段は非導通状態と
なることを特徴とする論理判定回路。
【請求項５】請求項１記載の論理判定回路において、前記変換回路は、信号の論理の判定を指示されないときは第２の所定電位
を出力しており、信号の論理の判定を指示されると、指
示されたタイミングにおける前記信号の電位と第１の所
定電位との差電圧を増幅すると共に増幅された差電圧を
前記第２の所定電位に印加して出力するホールデット・
カスケード回路であることを特徴とする論理判定回路。