JPH10256885A - 信号遅延セル - Google Patents
信号遅延セルInfo
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- JPH10256885A JPH10256885A JP9054793A JP5479397A JPH10256885A JP H10256885 A JPH10256885 A JP H10256885A JP 9054793 A JP9054793 A JP 9054793A JP 5479397 A JP5479397 A JP 5479397A JP H10256885 A JPH10256885 A JP H10256885A
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Abstract
(57)【要約】
【課題】 より少ない回路面積で所望の遅延時間を得
る。 【解決手段】 インバータＩ３及びＩ４を用い、出力を
入力に正帰還することで論理状態を保持するラッチ回路
を構成する。該ラッチ回路の出力を、遅延させる信号の
伝搬経路に接続する。ラッチ回路は論理状態を保持しよ
うとするため、伝搬する信号が遅延され、より少ないト
ランジスタ数で長い遅延時間を得ることができる。
る。 【解決手段】 インバータＩ３及びＩ４を用い、出力を
入力に正帰還することで論理状態を保持するラッチ回路
を構成する。該ラッチ回路の出力を、遅延させる信号の
伝搬経路に接続する。ラッチ回路は論理状態を保持しよ
うとするため、伝搬する信号が遅延され、より少ないト
ランジスタ数で長い遅延時間を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、所望信号を入力
し、該信号を所定遅延時間だけ遅延させた信号を生成す
る信号遅延セルに係り、特に、より少ない回路面積で所
望の遅延時間を得ることができる信号遅延セルに関す
る。
し、該信号を所定遅延時間だけ遅延させた信号を生成す
る信号遅延セルに係り、特に、より少ない回路面積で所
望の遅延時間を得ることができる信号遅延セルに関す
る。
【０００２】
【従来の技術】提供されるセルライブラリに存在するセ
ルを組み合わせて論理回路を設計するＡＳＩＣ（applic
ation specific integrated circuit ）において、信号
のタイミングに関する誤動作を避けるために、タイミン
グが早い信号伝搬の遅延を大きくすることを目的とし
て、該信号の伝搬経路にセルを挿入することがある。な
おこのような目的で、所望信号を入力し、該信号を所定
遅延時間だけ遅延させた信号を生成するセルを、以降信
号遅延セルと称する。又このような信号遅延セルは、Ａ
ＳＩＣに限らず同様の目的で広く用いられる。従って本
発明はＡＳＩＣに限定されるものではない。
ルを組み合わせて論理回路を設計するＡＳＩＣ（applic
ation specific integrated circuit ）において、信号
のタイミングに関する誤動作を避けるために、タイミン
グが早い信号伝搬の遅延を大きくすることを目的とし
て、該信号の伝搬経路にセルを挿入することがある。な
おこのような目的で、所望信号を入力し、該信号を所定
遅延時間だけ遅延させた信号を生成するセルを、以降信
号遅延セルと称する。又このような信号遅延セルは、Ａ
ＳＩＣに限らず同様の目的で広く用いられる。従って本
発明はＡＳＩＣに限定されるものではない。
【０００３】例えば図１のシフトレジスタにおいて、ク
ロック信号ＣＬＫの分岐点ａからフリップフロップＦＦ
１のクロック入力ＣＫ、出力Ｑを経てフリップフロップ
ＦＦ２の入力Ｄまで信号が伝搬する経路を経路Ａとす
る。又クロック信号ＣＬＫの分岐点ａからフリップフロ
ップＦＦ２のクロック入力ＣＫまでの、クロック信号Ｃ
ＬＫが伝搬する経路を経路Ｂとする。ここでシフトレジ
スタの動作を確実なものとするためには、下記の条件が
成立する必要がある。
ロック信号ＣＬＫの分岐点ａからフリップフロップＦＦ
１のクロック入力ＣＫ、出力Ｑを経てフリップフロップ
ＦＦ２の入力Ｄまで信号が伝搬する経路を経路Ａとす
る。又クロック信号ＣＬＫの分岐点ａからフリップフロ
ップＦＦ２のクロック入力ＣＫまでの、クロック信号Ｃ
ＬＫが伝搬する経路を経路Ｂとする。ここでシフトレジ
スタの動作を確実なものとするためには、下記の条件が
成立する必要がある。
【０００４】 （経路Ａの遅延時間） ＞｛（経路Ｂの遅延時間） ＋（フリップフロップＦＦ２のセットアップタイム）｝…（１）
【０００５】ここで経路Ａの遅延時間が短いために上記
（１）式の条件が満たされない場合、図２に示すように
該経路Ａの遅延時間を増大させるために、信号遅延セル
としてセルＢを挿入するといったことがしばしば行われ
る。セルＢを挿入した場合、下記の式の条件が成立すれ
ば、シフトレジスタの動作は確実なものとなる。
（１）式の条件が満たされない場合、図２に示すように
該経路Ａの遅延時間を増大させるために、信号遅延セル
としてセルＢを挿入するといったことがしばしば行われ
る。セルＢを挿入した場合、下記の式の条件が成立すれ
ば、シフトレジスタの動作は確実なものとなる。
【０００６】 ｛（経路Ａの遅延時間）＋（セルＢの遅延時間）｝ ＞｛（経路Ｂの遅延時間） ＋（フリップフロップＦＦ２のセットアップタイム）｝…（２）
【０００７】図３はスタンダードセル方式のＡＳＩＣに
おける信号遅延セルの一例の回路図である。
おける信号遅延セルの一例の回路図である。
【０００８】スタンダードセル方式ではＭＯＳ（metal
oxide semiconductor ）トランジスタのサイズを任意に
調節することができる。従って図３の初段及び終段のイ
ンバータ２段構成の信号遅延セルにおいて、初段のイン
バータのＰチャネルＭＯＳトランジスタＴＰＢ及びＮチ
ャネルＭＯＳトランジスタＴＮＢのゲート幅を小さくす
る、又はゲート長を大きくする、あるいは両者を組み合
わせることで遅延時間を増大させ、該信号遅延セルにお
ける所定遅延時間を設定することができる。なお終段の
インバータのＰチャネルＭＯＳトランジスタＴＰＡ及び
ＮチャネルＭＯＳトランジスタＴＮＡは、いずれも通常
のトランジスタサイズである。
oxide semiconductor ）トランジスタのサイズを任意に
調節することができる。従って図３の初段及び終段のイ
ンバータ２段構成の信号遅延セルにおいて、初段のイン
バータのＰチャネルＭＯＳトランジスタＴＰＢ及びＮチ
ャネルＭＯＳトランジスタＴＮＢのゲート幅を小さくす
る、又はゲート長を大きくする、あるいは両者を組み合
わせることで遅延時間を増大させ、該信号遅延セルにお
ける所定遅延時間を設定することができる。なお終段の
インバータのＰチャネルＭＯＳトランジスタＴＰＡ及び
ＮチャネルＭＯＳトランジスタＴＮＡは、いずれも通常
のトランジスタサイズである。
【０００９】次に図４及び図５はいずれも、ゲートアレ
イ方式のＡＳＩＣにおける信号遅延セルの一例の回路図
である。
イ方式のＡＳＩＣにおける信号遅延セルの一例の回路図
である。
【００１０】ゲートアレイ方式ではＭＯＳトランジスタ
のサイズが予め決められている。従って信号遅延セルを
構成する場合、まず図４の信号遅延セルでは、Ｐチャネ
ルＭＯＳトランジスタＴＰＡ及びＮチャネルＭＯＳトラ
ンジスタＴＮＡでなるインバータを多段に接続して遅延
時間を延長させ、所定遅延時間を得るようにする。ある
いは図５の信号遅延セルでは、複数のＰチャネルＭＯＳ
トランジスタＴＰＡをソース−ドレインにおいて直列接
続し、ＮチャネルＭＯＳトランジスタＴＮＡを同じくソ
ース−ドレインで直列接続し、このようにして初段のイ
ンバータを構成する。このようにソース−ドレインで直
列接続すると、初段のインバータのオン抵抗が上昇され
て、該インバータの遅延時間が延長され、従って直列接
続する数を調節することで遅延時間を設定することがで
きる。
のサイズが予め決められている。従って信号遅延セルを
構成する場合、まず図４の信号遅延セルでは、Ｐチャネ
ルＭＯＳトランジスタＴＰＡ及びＮチャネルＭＯＳトラ
ンジスタＴＮＡでなるインバータを多段に接続して遅延
時間を延長させ、所定遅延時間を得るようにする。ある
いは図５の信号遅延セルでは、複数のＰチャネルＭＯＳ
トランジスタＴＰＡをソース−ドレインにおいて直列接
続し、ＮチャネルＭＯＳトランジスタＴＮＡを同じくソ
ース−ドレインで直列接続し、このようにして初段のイ
ンバータを構成する。このようにソース−ドレインで直
列接続すると、初段のインバータのオン抵抗が上昇され
て、該インバータの遅延時間が延長され、従って直列接
続する数を調節することで遅延時間を設定することがで
きる。
【００１１】
【発明が解決しようとする課題】従来では信号遅延セル
を構成する場合、回路面積が増大してしまうという問題
がある。特に図４及び図５を用いて前述したゲートアレ
イ方式のＡＳＩＣの信号遅延セルでは、トランジスタサ
イズを任意に調節することができないため、必要な遅延
時間を得るためには多くのインバータを多段接続した
り、多くのトランジスタをソース−ドレインで直列接続
する必要があり、回路面積が増大してしまうという問題
がある。
を構成する場合、回路面積が増大してしまうという問題
がある。特に図４及び図５を用いて前述したゲートアレ
イ方式のＡＳＩＣの信号遅延セルでは、トランジスタサ
イズを任意に調節することができないため、必要な遅延
時間を得るためには多くのインバータを多段接続した
り、多くのトランジスタをソース−ドレインで直列接続
する必要があり、回路面積が増大してしまうという問題
がある。
【００１２】本発明は前記従来の問題点を解決するべく
なされたもので、より少ない回路面積で所望の遅延時間
を得ることができる信号遅延セルを提供することを目的
とする。
なされたもので、より少ない回路面積で所望の遅延時間
を得ることができる信号遅延セルを提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明は、所望信号を入
力し、該信号を所定遅延時間だけ遅延させた信号を生成
する信号遅延セルにおいて、論理ゲートを用い、この出
力を入力に正帰還することで論理状態を保持するように
したラッチ回路の出力を、当該信号遅延セルの前記信号
の伝搬経路に接続するようにしたことにより、前記課題
を解決したものである。
力し、該信号を所定遅延時間だけ遅延させた信号を生成
する信号遅延セルにおいて、論理ゲートを用い、この出
力を入力に正帰還することで論理状態を保持するように
したラッチ回路の出力を、当該信号遅延セルの前記信号
の伝搬経路に接続するようにしたことにより、前記課題
を解決したものである。
【００１４】以下、本願発明の作用について簡単に説明
する。
する。
【００１５】図６は本発明の信号遅延セルの基本的な構
成を示す回路図である。
成を示す回路図である。
【００１６】この図に示すように本発明は例えば、イン
バータＩ１〜Ｉ４によって構成する。まずインバータＩ
３及びＩ４によって、ラッチ回路が構成される。該ラッ
チ回路は、出力を入力に正帰還することで論理状態を保
持する。又該ラッチ回路の出力は、所定遅延時間だけ遅
延させる信号の伝搬経路に接続される。即ち例えばこの
図６では、該信号を伝搬するインバータＩ１の出力とＩ
２の入力との接続部分に接続する。
バータＩ１〜Ｉ４によって構成する。まずインバータＩ
３及びＩ４によって、ラッチ回路が構成される。該ラッ
チ回路は、出力を入力に正帰還することで論理状態を保
持する。又該ラッチ回路の出力は、所定遅延時間だけ遅
延させる信号の伝搬経路に接続される。即ち例えばこの
図６では、該信号を伝搬するインバータＩ１の出力とＩ
２の入力との接続部分に接続する。
【００１７】このように構成することで上述のラッチ回
路は、入力ＳＩからインバータＩ１及びＩ２を経て出力
ＳＯへ至る、遅延させようとする信号の論理状態を保持
させるように作用し、該信号の伝搬時間を遅延すること
ができる。本発明はこの図６に限定されるものではない
が、例えばこの図６ではインバータＩ１〜Ｉ４を合計４
個のみ用いて信号遅延セルを構成することができてい
る。前述の従来例の図４や図５の信号遅延セルも同数の
トランジスタを用いているが、実施形態として図１０を
用いて後述するように本発明を適用した場合では同数の
トランジスタでも、より長い遅延時間を得ることができ
る。このように本発明によれば、より少ない回路面積で
所望の遅延時間を得ることができる。
路は、入力ＳＩからインバータＩ１及びＩ２を経て出力
ＳＯへ至る、遅延させようとする信号の論理状態を保持
させるように作用し、該信号の伝搬時間を遅延すること
ができる。本発明はこの図６に限定されるものではない
が、例えばこの図６ではインバータＩ１〜Ｉ４を合計４
個のみ用いて信号遅延セルを構成することができてい
る。前述の従来例の図４や図５の信号遅延セルも同数の
トランジスタを用いているが、実施形態として図１０を
用いて後述するように本発明を適用した場合では同数の
トランジスタでも、より長い遅延時間を得ることができ
る。このように本発明によれば、より少ない回路面積で
所望の遅延時間を得ることができる。
【００１８】なお本発明は図６に限定されるものではな
く、インバータＩ１やＩ２を他の論理ゲートとすること
ができ、例えば図７ではインバータＩ２がＡＮＤ論理ゲ
ートＧとされ、他の機能も作り込んでいる。又例えば図
６のインバータＩ３及びＩ４によるラッチ回路は、図７
のようにバッファゲートＢ１によって構成してもよい。
く、インバータＩ１やＩ２を他の論理ゲートとすること
ができ、例えば図７ではインバータＩ２がＡＮＤ論理ゲ
ートＧとされ、他の機能も作り込んでいる。又例えば図
６のインバータＩ３及びＩ４によるラッチ回路は、図７
のようにバッファゲートＢ１によって構成してもよい。
【００１９】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００２０】図８は本発明が適用された実施形態の信号
遅延セルの回路図である。
遅延セルの回路図である。
【００２１】本実施形態の信号遅延セルは、例えば図２
の符号Ｂのセルに用いるものであり、図８に示すように
ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ４と、Ｎチ
ャネルＭＯＳトランジスタＴＮ１〜ＴＮ４で構成され
る。これらＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ
４と、ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４と
によって合計４個のインバータが構成される。
の符号Ｂのセルに用いるものであり、図８に示すように
ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ４と、Ｎチ
ャネルＭＯＳトランジスタＴＮ１〜ＴＮ４で構成され
る。これらＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ
４と、ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４と
によって合計４個のインバータが構成される。
【００２２】ここで所定遅延時間だけ遅延させようとす
る信号は、入力ＳＩより入力され、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴ
Ｎ１で構成されるインバータと、ＰチャネルＭＯＳトラ
ンジスタＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ
２で構成されるインバータとを経て、出力ＳＯから出力
される。該出力の信号は入力ＳＩの信号より所定遅延時
間だけ遅延される。このように本実施形態では遅延させ
ようとする信号の経路に、２段のインバータが挿入され
ている。
る信号は、入力ＳＩより入力され、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴ
Ｎ１で構成されるインバータと、ＰチャネルＭＯＳトラ
ンジスタＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ
２で構成されるインバータとを経て、出力ＳＯから出力
される。該出力の信号は入力ＳＩの信号より所定遅延時
間だけ遅延される。このように本実施形態では遅延させ
ようとする信号の経路に、２段のインバータが挿入され
ている。
【００２３】次にＰチャネルＭＯＳトランジスタＴＰ３
及びＮチャネルＭＯＳトランジスタＴＮ３によるインバ
ータと、ＰチャネルＭＯＳトランジスタＴＰ４及びＮチ
ャネルＭＯＳトランジスタＴＮ４によるインバータとに
よって、２段の偶数段のインバータによりループ回路が
構成され、出力を入力に正帰還することで論理状態を保
持するようにしたラッチ回路が構成される。該ラッチ回
路は入力ＳＩから入力された遅延させる信号の経路とな
るノードＮＡに接続されている。該ノードＮＡは、初段
のインバータの出力と終段のインバータの入力とが接続
される中間ノードである。このようにラッチ回路が該ノ
ードＮＡに接続されることで、該ノードＮＡの論理状態
の変化が遅延され、結果として本実施形態の信号遅延セ
ルにおいて所定遅延時間が得られるようになる。
及びＮチャネルＭＯＳトランジスタＴＮ３によるインバ
ータと、ＰチャネルＭＯＳトランジスタＴＰ４及びＮチ
ャネルＭＯＳトランジスタＴＮ４によるインバータとに
よって、２段の偶数段のインバータによりループ回路が
構成され、出力を入力に正帰還することで論理状態を保
持するようにしたラッチ回路が構成される。該ラッチ回
路は入力ＳＩから入力された遅延させる信号の経路とな
るノードＮＡに接続されている。該ノードＮＡは、初段
のインバータの出力と終段のインバータの入力とが接続
される中間ノードである。このようにラッチ回路が該ノ
ードＮＡに接続されることで、該ノードＮＡの論理状態
の変化が遅延され、結果として本実施形態の信号遅延セ
ルにおいて所定遅延時間が得られるようになる。
【００２４】次に本実施形態の作用について、入力ＳＩ
が立ち上がる場合、及び入力ＳＩが立ち下がる場合とに
ついて、場合分けして説明する。
が立ち上がる場合、及び入力ＳＩが立ち下がる場合とに
ついて、場合分けして説明する。
【００２５】まず入力ＳＩの信号が立ち上がる場合は以
下に列挙する様な状態が順に生じる。
下に列挙する様な状態が順に生じる。
【００２６】Ａ１．まず初期状態では、入力ＳＩがＬ状
態、即ち電圧０Ｖである。このときノードＮＡはＨ状
態、即ち電源電圧ＶＤＤであり、ノードＮＢはＬ状態で
ある。
態、即ち電圧０Ｖである。このときノードＮＡはＨ状
態、即ち電源電圧ＶＤＤであり、ノードＮＢはＬ状態で
ある。
【００２７】Ａ２．入力ＳＩがＨ状態になると、Ｐチャ
ネルＭＯＳトランジスタＴＰ１はオフ状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１はオン状態となる。こ
の過程でノードＮＡはＨ状態からＬ状態へ遷移し始める
が、ＰチャネルＭＯＳトランジスタＴＰ４が未だオン状
態であるため該ＰチャネルＭＯＳトランジスタＴＰ４及
びＮチャネルＭＯＳトランジスタＴＮ１の抵抗分割によ
り、該ノードＮＡは中間電位となる。
ネルＭＯＳトランジスタＴＰ１はオフ状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１はオン状態となる。こ
の過程でノードＮＡはＨ状態からＬ状態へ遷移し始める
が、ＰチャネルＭＯＳトランジスタＴＰ４が未だオン状
態であるため該ＰチャネルＭＯＳトランジスタＴＰ４及
びＮチャネルＭＯＳトランジスタＴＮ１の抵抗分割によ
り、該ノードＮＡは中間電位となる。
【００２８】Ａ３．ノードＮＡが中間電位となると、Ｐ
チャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ３は双方がオン状態となりインバー
タの出力であるノードＮＢはＬ状態から中間電位に遷移
する。
チャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ３は双方がオン状態となりインバー
タの出力であるノードＮＢはＬ状態から中間電位に遷移
する。
【００２９】Ａ４．ノードＮＢの電位が上昇すると、Ｐ
チャネルＭＯＳトランジスタＴＰ４のオン状態は弱ま
り、ＮチャネルＭＯＳトランジスタＴＮ４のオン状態は
強まるので、ノードＮＡの電位は低下する。
チャネルＭＯＳトランジスタＴＰ４のオン状態は弱ま
り、ＮチャネルＭＯＳトランジスタＴＮ４のオン状態は
強まるので、ノードＮＡの電位は低下する。
【００３０】Ａ５．ノードＮＡの電位が低下すると、Ｎ
チャネルＭＯＳトランジスタＴＮ３のオン状態は弱ま
り、ＰチャネルＭＯＳトランジスタＴＰ３のオン状態は
強まるので、ノードＮＢの電位は上昇する。
チャネルＭＯＳトランジスタＴＮ３のオン状態は弱ま
り、ＰチャネルＭＯＳトランジスタＴＰ３のオン状態は
強まるので、ノードＮＢの電位は上昇する。
【００３１】入力ＳＩが立ち上がる場合は、上記のステ
ップＡ１、Ａ２及びＡ３の後、ラッチ回路の正帰還によ
って上記のステップＡ４及びＡ５が繰り返され、ノード
ＮＡの電位は低下を繰り返しＬ状態に到達して安定し、
ノードＮＢの電位は上昇を繰り返しＨ状態に到達して安
定する。
ップＡ１、Ａ２及びＡ３の後、ラッチ回路の正帰還によ
って上記のステップＡ４及びＡ５が繰り返され、ノード
ＮＡの電位は低下を繰り返しＬ状態に到達して安定し、
ノードＮＢの電位は上昇を繰り返しＨ状態に到達して安
定する。
【００３２】次に本実施形態において、入力ＳＩが立ち
下がる場合については以下に列挙する様な状態が順に生
じる。
下がる場合については以下に列挙する様な状態が順に生
じる。
【００３３】Ｂ１．まず初期状態は、入力ＳＩがＨ状態
である。従ってノードＮＡはＬ状態であり、ノードＮＢ
はＨ状態である。
である。従ってノードＮＡはＬ状態であり、ノードＮＢ
はＨ状態である。
【００３４】Ｂ２．入力ＳＩがＬ状態になると、Ｐチャ
ネルＭＯＳトランジスタＴＰ１がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１がオフ状態となる。こ
れによってノードＮＡはＬ状態からＨ状態へ遷移し始め
るが、ＮチャネルＭＯＳトランジスタＴＮ４が未だオン
状態であるため、該ＮチャネルＭＯＳトランジスタＴＮ
４及びＰチャネルＭＯＳトランジスタＴＰ１の抵抗分割
により、ノードＮＡは中間電位となる。
ネルＭＯＳトランジスタＴＰ１がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１がオフ状態となる。こ
れによってノードＮＡはＬ状態からＨ状態へ遷移し始め
るが、ＮチャネルＭＯＳトランジスタＴＮ４が未だオン
状態であるため、該ＮチャネルＭＯＳトランジスタＴＮ
４及びＰチャネルＭＯＳトランジスタＴＰ１の抵抗分割
により、ノードＮＡは中間電位となる。
【００３５】Ｂ３．ノードＮＡが中間電位となると、Ｐ
チャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ３は双方がオン状態となりインバー
タの出力のノードＮＢはＨ状態から中間電位となる。
チャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯ
ＳトランジスタＴＮ３は双方がオン状態となりインバー
タの出力のノードＮＢはＨ状態から中間電位となる。
【００３６】Ｂ４．ノードＮＢの電位が低下すると、Ｎ
チャネルＭＯＳトランジスタＴＮ４のオン状態は弱ま
り、ＰチャネルＭＯＳトランジスタＴＰ４のオン状態は
強まるので、ノードＮＡの電位は上昇する。
チャネルＭＯＳトランジスタＴＮ４のオン状態は弱ま
り、ＰチャネルＭＯＳトランジスタＴＰ４のオン状態は
強まるので、ノードＮＡの電位は上昇する。
【００３７】Ｂ５．ノードＮＡの電位が上昇すると、Ｐ
チャネルＭＯＳトランジスタＴＰ３のオン状態は弱ま
り、ＮチャネルＭＯＳトランジスタＴＮ３のオン状態は
強まるので、ノードＮＢの電位は低下する。
チャネルＭＯＳトランジスタＴＰ３のオン状態は弱ま
り、ＮチャネルＭＯＳトランジスタＴＮ３のオン状態は
強まるので、ノードＮＢの電位は低下する。
【００３８】入力ＳＩが立ち下がる場合は、上記のステ
ップＢ１、Ｂ２及びＢ３の後、ラッチ回路の正帰還によ
って上記のステップＢ４及びＢ５が繰り返され、ノード
ＮＡの電位は上昇を繰り返しＨ状態に到達して安定し、
ノードＮＢの電位は下降を繰り返しＬ状態に到達して安
定する。
ップＢ１、Ｂ２及びＢ３の後、ラッチ回路の正帰還によ
って上記のステップＢ４及びＢ５が繰り返され、ノード
ＮＡの電位は上昇を繰り返しＨ状態に到達して安定し、
ノードＮＢの電位は下降を繰り返しＬ状態に到達して安
定する。
【００３９】図９は本実施形態の動作を示すタイムチャ
ートである。
ートである。
【００４０】該タイムチャートでは図８の回路図に示さ
れる入力ＳＩ、ノードＮＡ及びＮＢ、出力ＳＯの電位が
遷移していく様子が示される。この図９において、時刻
Ｔ１からＴ２は前述のステップＡ２の状態である。時刻
Ｔ２からＴ３ではステップＡ３、Ａ４及びＡ５の繰り返
しの状態であり、ノードＮＡはＬ状態に遷移し、ノード
ＮＢ及び出力ＳＯはＨ状態に遷移する。又時刻Ｔ４から
Ｔ５はステップＢ２の状態である。時刻Ｔ５からＴ６で
は、ステップＢ３、Ｂ４及びＢ５の繰り返しの状態であ
り、ノードＮＡはＨ状態に遷移し、ノードＮＢ及び出力
ＳＯはＬ状態に遷移する。
れる入力ＳＩ、ノードＮＡ及びＮＢ、出力ＳＯの電位が
遷移していく様子が示される。この図９において、時刻
Ｔ１からＴ２は前述のステップＡ２の状態である。時刻
Ｔ２からＴ３ではステップＡ３、Ａ４及びＡ５の繰り返
しの状態であり、ノードＮＡはＬ状態に遷移し、ノード
ＮＢ及び出力ＳＯはＨ状態に遷移する。又時刻Ｔ４から
Ｔ５はステップＢ２の状態である。時刻Ｔ５からＴ６で
は、ステップＢ３、Ｂ４及びＢ５の繰り返しの状態であ
り、ノードＮＡはＨ状態に遷移し、ノードＮＢ及び出力
ＳＯはＬ状態に遷移する。
【００４１】図１０は本実施形態の効果を示すタイムチ
ャートである。
ャートである。
【００４２】この図１０では入力ＳＩに対して、符号Ｓ
Ａで示す本実施形態の出力ＳＯと、符号ＳＢで示す図４
に示した従来例の出力ＳＯと、符号ＳＣで示す図５に示
した従来例の出力ＳＯとの、それぞれの信号の電圧遷移
が示される。
Ａで示す本実施形態の出力ＳＯと、符号ＳＢで示す図４
に示した従来例の出力ＳＯと、符号ＳＣで示す図５に示
した従来例の出力ＳＯとの、それぞれの信号の電圧遷移
が示される。
【００４３】この図１０において入力ＳＩに対して、出
力信号である信号ＳＡ〜ＳＢはいずれも遅延されてい
る。しかしながら同数のトランジスタを用いた従来例に
比べ符号ＳＡの本実施形態については、遅延時間が最も
長くなっている。従って同一の遅延時間を得るようにし
た場合では本実施形態によればトランジスタ数を従来例
より少なくすることができ、より少ない回路面積とする
ことができる。
力信号である信号ＳＡ〜ＳＢはいずれも遅延されてい
る。しかしながら同数のトランジスタを用いた従来例に
比べ符号ＳＡの本実施形態については、遅延時間が最も
長くなっている。従って同一の遅延時間を得るようにし
た場合では本実施形態によればトランジスタ数を従来例
より少なくすることができ、より少ない回路面積とする
ことができる。
【００４４】なお本実施形態において、ＰチャネルＭＯ
ＳトランジスタＴＰ１〜ＴＰ４はいずれもゲート幅が１
８ミクロンである。ＮチャネルＭＯＳトランジスタＴＮ
１〜ＴＮ４はいずれもゲート幅が１０ミクロンである。
従ってＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ４と
ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４とのトラ
ンジスタサイズの比は、ほぼ（２：１）である。Ｐチャ
ネルＭＯＳトランジスタはＮチャネルＭＯＳトランジス
タに比べオン抵抗が高くなる傾向があるため、このよう
なトランジスタサイズの比とすることで、ＰチャネルＭ
ＯＳトランジスタＴＰ１〜４とＮチャネルＭＯＳトラン
ジスタＴＮ１〜ＴＮ４とは、ほぼ同一のオン抵抗とする
ことができる。
ＳトランジスタＴＰ１〜ＴＰ４はいずれもゲート幅が１
８ミクロンである。ＮチャネルＭＯＳトランジスタＴＮ
１〜ＴＮ４はいずれもゲート幅が１０ミクロンである。
従ってＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ４と
ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４とのトラ
ンジスタサイズの比は、ほぼ（２：１）である。Ｐチャ
ネルＭＯＳトランジスタはＮチャネルＭＯＳトランジス
タに比べオン抵抗が高くなる傾向があるため、このよう
なトランジスタサイズの比とすることで、ＰチャネルＭ
ＯＳトランジスタＴＰ１〜４とＮチャネルＭＯＳトラン
ジスタＴＮ１〜ＴＮ４とは、ほぼ同一のオン抵抗とする
ことができる。
【００４５】なお図１１は前述した本発明の実施形態の
変形例である。
変形例である。
【００４６】図８の実施形態の回路図と比較して明らか
なように本変形例では、図８におけるＰチャネルＭＯＳ
トランジスタＴＰ２及びＮチャネルＭＯＳトランジスタ
ＴＮ２によるインバータが省略されている。このように
インバータを省略した場合、出力ＳＯにノイズが乗り易
くなったり、接続先の論理閾値がインバータと大きくず
れてしまうという問題が生じる。しかしながらこの点に
ついて接続先で考慮すれば利用可能な場合もある。
なように本変形例では、図８におけるＰチャネルＭＯＳ
トランジスタＴＰ２及びＮチャネルＭＯＳトランジスタ
ＴＮ２によるインバータが省略されている。このように
インバータを省略した場合、出力ＳＯにノイズが乗り易
くなったり、接続先の論理閾値がインバータと大きくず
れてしまうという問題が生じる。しかしながらこの点に
ついて接続先で考慮すれば利用可能な場合もある。
【００４７】
【発明の効果】より少ない回路面積で所望の遅延時間を
得ることができる。
得ることができる。
【図面の簡単な説明】
【図１】従来から用いられているシフトレジスタの一例
の回路図
の回路図
【図２】上記シフトレジスタに信号遅延セルを用いた場
合の回路図
合の回路図
【図３】第１従来例の信号遅延セルの回路図
【図４】第２従来例の信号遅延セルの回路図
【図５】第３従来例の信号遅延セルの回路図
【図６】本発明の基本的な構成を示す回路図
【図７】本発明の一例の回路図
【図８】本発明が適用された信号遅延セルの実施形態の
回路図
回路図
【図９】上記実施形態の動作を示すタイムチャート
【図１０】前記実施形態の効果を示すタイムチャート
【図１１】前記実施形態の変形例の回路図
【符号の説明】 ＴＰＡ、ＴＰＢ、ＴＰ１〜ＴＰ４…ＰチャネルＭＯＳト
ランジスタ ＴＮＡ、ＴＮＢ、ＴＮ１〜ＴＮ４…ＮチャネルＭＯＳト
ランジスタ ＦＦ１、ＦＦ２…フリップフロップ Ｂ…信号遅延セル ＳＩ…入力 ＳＯ…出力 ＣＬＫ…クロック信号 Ｉ１〜Ｉ４…インバータ Ｂ１…バッファゲート Ｇ…ＡＮＤ論理ゲート ＮＡ、ＮＢ…ノード ａ…クロック信号の分岐点
ランジスタ ＴＮＡ、ＴＮＢ、ＴＮ１〜ＴＮ４…ＮチャネルＭＯＳト
ランジスタ ＦＦ１、ＦＦ２…フリップフロップ Ｂ…信号遅延セル ＳＩ…入力 ＳＯ…出力 ＣＬＫ…クロック信号 Ｉ１〜Ｉ４…インバータ Ｂ１…バッファゲート Ｇ…ＡＮＤ論理ゲート ＮＡ、ＮＢ…ノード ａ…クロック信号の分岐点
Claims (1)
- 【請求項１】所望信号を入力し、該信号を所定遅延時間
だけ遅延させた信号を生成する信号遅延セルにおいて、 論理ゲートを用い、この出力を入力に正帰還することで
論理状態を保持するようにしたラッチ回路の出力を、当
該信号遅延セルの前記信号の伝搬経路に接続するように
したことを特徴とする信号遅延セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054793A JPH10256885A (ja) | 1997-03-10 | 1997-03-10 | 信号遅延セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054793A JPH10256885A (ja) | 1997-03-10 | 1997-03-10 | 信号遅延セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256885A true JPH10256885A (ja) | 1998-09-25 |
Family
ID=12980644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054793A Pending JPH10256885A (ja) | 1997-03-10 | 1997-03-10 | 信号遅延セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256885A (ja) |
-
1997
- 1997-03-10 JP JP9054793A patent/JPH10256885A/ja active Pending
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