JP4936096B2 - プログラマブル遅延発生装置 - Google Patents
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Description
従って本発明が解決しようとする課題は、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力のプログラマブル遅延発生装置を実現することにある。
遅延設定用コードに対応して遅延時間が可変のタイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置において、
n個からなる複数のコンデンサのうち、nビットの制御コードで選択されるコンデンサの容量の和に対応した遅延時間を発生する、回路構成が同一の縦列接続された複数の遅延発生回路と、
あらかじめ前記制御コードの組み合わせから重複する遅延時間を除去して前記遅延設定用コードに対応させることにより、前記遅延設定用コードに対して直線的に遅延時間の総和を設定するコード変換規則に基づき前記制御コードを前記複数の遅延発生回路に出力するコード変換回路とを備え、
各段の前記遅延発生回路を構成する前記コンデンサの容量の総和を同一にすると共に、各段の前記遅延発生回路を構成する前記コンデンサの最小容量同士が2のべき乗の比となるように重み付けを付与し、前記各コンデンサの容量は単位容量の整数倍であることにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項1記載の発明であるプログラマブル遅延発生装置であって、
前記遅延発生回路が、
前記制御コードが一方の入力端子に接続される複数の論理和回路と、これら論理和回路の出力が一端にそれぞれ接続される複数のコンデンサと、これらコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、一端が正電圧源に接続され他端が前記複数のコンデンサの他端に接続されるスイッチと、一方の出力端子が前記複数のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記複数の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項1記載の発明であるプログラマブル遅延発生装置であって、
制御コードのビット数が2ビットで回路構成が同一な第1、第2及び第3の遅延発生回路が縦列接続されて構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項3記載の発明であるプログラマブル遅延発生装置であって、
前記第1、第2及び第3の遅延発生回路が、
2ビットの前記制御コードが一方の入力端子に接続される第1及び第2の論理和回路と、これら第1及び第2の論理和回路の出力が一端にそれぞれ接続される第1及び第2のコンデンサと、これら第1及び第2のコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、一端が正電圧源に接続され他端が前記第1及び第2のコンデンサの他端に接続されるスイッチと、一方の出力端子が前記第1及び第2のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記第1及び第2の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項4記載の発明であるプログラマブル遅延発生装置であって、
前記第1、第2及び第3の遅延発生回路における前記第1及び第2のコンデンサの容量が、
前記第1の遅延発生回路では1/8、若しくは、7/8の重み付け、前記第2の遅延発生回路では1/4、若しくは、3/4の重み付け、前記第3の遅延発生回路では1/2、若しくは、1/2の重み付けとなるように付与したことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項4記載の発明であるプログラマブル遅延発生装置であって、
前記第1、第2及び第3の遅延発生回路における前記第1及び第2のコンデンサの容量が、
前記第1の遅延発生回路では1/12、若しくは、11/12の重み付け、前記第2の遅延発生回路では1/6、若しくは、5/6の重み付け、前記第3の遅延発生回路では1/3、若しくは、2/3の重み付けとなるように付与したことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
請求項1,2,3,4,5,6及び請求項7の発明によれば、各段の遅延設定ビット(制御コード)のビット数を小さくしたコンデンサの容量値以外回路構成が同一な複数の遅延発生回路を縦列接続し、各段の遅延発生回路のコンデンサの容量の総和を同一にすると共に、各段のコンデンサの容量に重み付けを付与することにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
Vk=Vdd(D1・Cwt1+D0・Cwt0)
/(Cwt1+Cwt0) (1)
となる。
Td=(Cwt1+Cwt0)・(Vk−Vth)/Idis (2)
となる。
Td=Vdd/Idis{(D1・Cwt1+D0・Cwt0)
−k(Cwt1+Cwt0)} (3)
但し、Vth=kVdd
となり、コンデンサ18及び19の容量値”Cwt1”及び”Cwt0”とは”D1”及び”D0”により遅延時間を決定することができる。
遅延発生回路12:Cwt1=7Co、Cwt0=1Co (4)
遅延発生回路13:Cwt1=6Co、Cwt0=2Co (5)
遅延発生回路14:Cwt1=4Co、Cwt0=4Co (6)
となる。
遅延発生回路12:D1=0,D0=0の場合:0
D1=0,D0=1の場合:1/8
D1=1,D0=0の場合:7/8
D1=1,D0=1の場合:8/8=1
遅延発生回路13:D1=0,D0=0の場合:0
D1=0,D0=1の場合:2/8=1/4
D1=1,D0=0の場合:6/8=3/4
D1=1,D0=1の場合:8/8=1
遅延発生回路14:D1=0,D0=0の場合:0
D1=0,D0=1の場合:4/8=1/2
D1=1,D0=0の場合:4/8=1/2
D1=1,D0=1の場合:8/8=1
遅延発生回路12:Cwt1=11Co、Cwt0=1Co (7)
遅延発生回路13:Cwt1=10Co、Cwt0=2Co (8)
遅延発生回路14:Cwt1=8Co、Cwt0=4Co (9)
なる重み付けであっても構わない。
2,3,4 電荷注入回路
5,6,7,18,19 コンデンサ
8 制御回路
9 スイッチ
10,24 定電流源
11,25 比較器
12,13,14 遅延発生回路
15 コード変換回路
16,17 論理和回路
20 フリップフロップ回路
21,22,23 MOSトランジスタ
100,103 入力信号
101,104 出力信号
102 電位
Claims (6)
- 遅延設定用コードに対応して遅延時間が可変のタイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置において、
n個からなる複数のコンデンサのうち、nビットの制御コードで選択されるコンデンサの容量の和に対応した遅延時間を発生する、回路構成が同一の縦列接続された複数の遅延発生回路と、
あらかじめ前記制御コードの組み合わせから重複する遅延時間を除去して前記遅延設定用コードに対応させることにより、前記遅延設定用コードに対して直線的に遅延時間の総和を設定するコード変換規則に基づき前記制御コードを前記複数の遅延発生回路に出力するコード変換回路とを備え、
各段の前記遅延発生回路を構成する前記コンデンサの容量の総和を同一にすると共に、各段の前記遅延発生回路を構成する前記コンデンサの最小容量同士が2のべき乗の比となるように重み付けを付与し、前記各コンデンサの容量は単位容量の整数倍であることを特徴とするプログラマブル遅延発生装置。 - 前記遅延発生回路が、
前記制御コードが一方の入力端子に接続される複数の論理和回路と、
これら論理和回路の出力が一端にそれぞれ接続される複数のコンデンサと、
これらコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、
一端が正電圧源に接続され他端が前記複数のコンデンサの他端に接続されるスイッチと、
一方の出力端子が前記複数のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、
入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記複数の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことを特徴とする
請求項1記載のプログラマブル遅延発生装置。 - 制御コードのビット数が2ビットで回路構成が同一な第1、第2及び第3の遅延発生回路が縦列接続されて構成されたことを特徴とする
請求項1記載のプログラマブル遅延発生装置。 - 前記第1、第2及び第3の遅延発生回路が、
2ビットの前記制御コードが一方の入力端子に接続される第1及び第2の論理和回路と、
これら第1及び第2の論理和回路の出力が一端にそれぞれ接続される第1及び第2のコンデンサと、
これら第1及び第2のコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、
一端が正電圧源に接続され他端が前記第1及び第2のコンデンサの他端に接続されるスイッチと、
一方の出力端子が前記第1及び第2のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、
入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記第1及び第2の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことを特徴とする
請求項3記載のプログラマブル遅延発生装置。 - 前記第1、第2及び第3の遅延発生回路における前記第1及び第2のコンデンサの容量が、
前記第1の遅延発生回路では1/8、若しくは、7/8の重み付け、前記第2の遅延発生回路では1/4、若しくは、3/4の重み付け、前記第3の遅延発生回路では1/2、若しくは、1/2の重み付けとなるように付与したことを特徴とする
請求項4記載のプログラマブル遅延発生装置。 - 前記第1、第2及び第3の遅延発生回路における前記第1及び第2のコンデンサの容量が、
前記第1の遅延発生回路では1/12、若しくは、11/12の重み付け、前記第2の遅延発生回路では1/6、若しくは、5/6の重み付け、前記第3の遅延発生回路では1/3、若しくは、2/3の重み付けとなるように付与したことを特徴とする
請求項4記載のプログラマブル遅延発生装置。
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