KR20190111314A

KR20190111314A - 그레이 코드 생성기

Info

Publication number: KR20190111314A
Application number: KR1020180033302A
Authority: KR
Inventors: 김성용
Original assignee: 삼성전자주식회사
Priority date: 2018-03-22
Filing date: 2018-03-22
Publication date: 2019-10-02
Also published as: CN110299920B; US20190296745A1; KR102593926B1; CN110299920A; US10419003B1

Abstract

본 발명은 그레이 코드 생성기에 관한 것이다. 본 발명의 그레이 코드 생성기는 클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터, 그리고 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함한다. 카운터는 클럭 신호를 제1 디지털 비트로 출력하는 모사 카운터 플립플롭, 클럭 신호에 응답하여, 제2 디지털 비트를 반전하여 제2 디지털 비트로 출력하는 제1 카운터 플립플롭, 클럭 신호에 응답하여, 제2 디지털 비트의 제2 반전 디지털 비트와 제3 디지털 비트의 제3 반전 디지털 비트가 서로 다를 때에 하이 레벨을 제3 디지털 비트로 출력하는 제2 카운터 플립플롭, 그리고 클럭 신호에 응답하여, 제2 및 제3 반전 디지털 비트들의 부정 논리합의 결과 값과 제4 디지털 비트의 제4 반전 디지털 비트가 서로 같을 때에 하이 레벨을 제4 디지털 비트로 출력하는 제3 카운터 플립플롭을 포함한다.

Description

그레이 코드 생성기{GRAY CODE GENERATOR}

본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 그레이 코드 생성기에 관한 것이다.

그레이 코드 생성기는 순차적으로 변화하는 그레이 코드를 생성할 수 있다. 그레이 코드 생성기는 다양한 전자 장치들에서 사용될 수 있다. 예를 들어, 그레이 코드 생성기는 이미지 센서로부터 획득되는 아날로그 전압을 디지털 값인 그레이 코드로 변환하는 데에 사용될 수 있다.

현재 개발되는 전자 장치들의 당면 과제는 동작 속도를 높이면서 전력 소비를 줄이는 것이다. 특히 그레이 코드 생성기는 전압에 해당하는 시간 동안 카운트를 수행하므로, 그레이 코드 생성기의 동작 속도 및 소비 전력은 그레이 코드 및 이미지 센서를 포함하는 전자 장치의 동작 속도 및 전력 소비에 큰 영향을 준다.

따라서, 향상된 동작 속도 및 감소된 소비 전력을 갖는 그레이 코드 생성기에 대한 요구가 제기되고 있다.

본 발명의 목적은 향상된 동작 속도 및 감소된 소비 전력을 갖는 그레이 코드 생성기를 제공하는 데에 있다. 또한, 본 발명의 목적은 향상된 선형성을 갖는 그레이 코드 생성기를 제공하는 데에 있다.

본 발명의 실시 예에 따른 그레이 코드 생성기는 클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터, 그리고 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함한다. 카운터는 클럭 신호를 제1 디지털 비트로 출력하는 모사 카운터 플립플롭, 클럭 신호에 응답하여, 제2 디지털 비트를 반전하여 제2 디지털 비트로 출력하는 제1 카운터 플립플롭, 클럭 신호에 응답하여, 제2 디지털 비트의 제2 반전 디지털 비트와 제3 디지털 비트의 제3 반전 디지털 비트가 서로 다를 때에 하이 레벨을 제3 디지털 비트로 출력하는 제2 카운터 플립플롭, 그리고 클럭 신호에 응답하여, 제2 및 제3 반전 디지털 비트들의 부정 논리합의 결과 값과 제4 디지털 비트의 제4 반전 디지털 비트가 서로 같을 때에 하이 레벨을 제4 디지털 비트로 출력하는 제3 카운터 플립플롭을 포함한다.

본 발명의 실시 예에 따른 그레이 코드 생성기는 클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터, 그리고 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함한다. 변환기는 제1 내지 제3 디지털 비트들을 각각 제1 내지 제3 그레이 비트들로 변환하는 제1 내지 제3 변환기 플립플롭들, 그리고 제4 디지털 비트를 제4 그레이 비트로 변환하는 모사 변환기 플립플롭을 포함한다.

본 발명의 실시 예에 따른 그레이 코드 생성기는 클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터, 그리고 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함한다. 카운터는 클럭 신호에 응답하여, 제2 디지털 비트를 반전하여 제2 디지털 비트로 출력하는 제1 카운터 플립플롭, 클럭 신호에 응답하여, 제2 디지털 비트의 제2 반전 디지털 비트와 제3 디지털 비트의 제3 반전 디지털 비트가 서로 다를 때에 하이 레벨을 제3 디지털 비트로 출력하는 제2 카운터 플립플롭, 그리고 클럭 신호에 응답하여, 제2 및 제3 반전 디지털 비트들의 부정 논리합의 결과 값과 제4 디지털 비트의 제4 반전 디지털 비트가 서로 같을 때에 하이 레벨을 제4 디지털 비트로 출력하는 제3 카운터 플립플롭을 포함한다. 변환기는 제1 내지 제3 디지털 비트들을 각각 제1 내지 제3 그레이 비트들로 변환하는 제1 내지 제3 변환기 플립플롭들을 포함한다.

본 발명의 실시 예들에 따르면, 그레이 코드 생성기에 공급되는 클럭 신호의 주파수가 증가될 수 있다. 따라서, 향상된 동작 속도를 갖는 그레이 코드 생성기가 제공된다. 또한, 본 발명의 실시 예들에 따르면, 그레이 코드 생성기의 동작 속도를 유지하면서 그레이 코드 생성기에서 사용되는 클럭 신호의 주파수가 감소될 수 있다. 따라서, 감소된 소비 전력을 갖는 그레이 코드 생성기가 제공될 수 있다. 또한, 본 발명의 실시 예들에 따르면, 그레이 코드 생성기는 플립플롭들을 이용하여 디지털 비트들을 그레이 비트들로 변환한다. 따라서 향상된 선형성을 갖는 그레이 코드 생성기가 제공될 수 있다.

도 1은 본 발명의 제1 실시 예에 따른 그레이 코드 생성기를 보여준다.
도 2는 본 발명의 제2 실시 예에 따른 그레이 코드 생성기를 보여준다.
도 3 및 도 4는 그레이 코드 생성기가 제1 내지 제5 디지털 비트들을 생성하는 예를 보여주는 타이밍도들이다.
도 5 및 도 6은 그레이 코드 생성기가 제1 내지 제5 디지털 비트들을 제1 내지 제5 그레이 비트들로 변환하는 예를 보여주는 타이밍도들이다.
도 7은 본 발명의 실시 예에 따른 플립플롭을 보여준다.
도 8은 전송 블록의 인버터의 제1 예를 보여준다.
도 9는 전송 블록의 인버터의 제2 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 모사 플립플롭을 보여준다.
도 11은 도 2의 그레이 코드 생성기의 응용 예에 따른 그레이 코드 생성기를 보여준다.
도 12는 도 11의 그레이 코드 생성기의 응용 예에 따른 그레이 코드 생성기를 보여준다.
도 13은 본 발명의 실시 예에 따른 이미지 감지 장치를 보여주는 블록도이다.
도 14는 도 1을 참조하여 설명된 바와 같이 제1 내지 제5 변환기 논리 연산기들을 이용하여 그레이 코드들을 생성할 때의 디지털 비선형성을 보여준다.
도 15는 도 2를 참조하여 설명된 바와 같이 제1 내지 제4 변환기 플립플롭들, 그리고 모사 변환기 플립플롭을 이용하여 그레이 코드들을 생성할 때의 디지털 비선형성을 보여준다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 발명의 제1 실시 예에 따른 그레이 코드 생성기(100)를 보여준다. 도 1을 참조하면, 그레이 코드 생성기(100)는 카운터(110) 및 변환기(130)를 포함한다. 카운터(110)는 클럭 신호(CK)에 응답하여, 이진 코드(binary code)를 형성하는 디지털 비트들(Q1~Q5)을 카운트할 수 있다. 예를 들어, 카운터(110)는 디지털 비트들(Q1~Q5)을 순차적으로 증가시킬 수 있다.

카운터(110)는 제1 내지 제5 플립플롭들(111~115), 그리고 제1 내지 제7 카운터 논리 연산기들(121~127)을 포함한다. 제1 내지 제5 플립플롭들(111~115) 각각은 클럭 신호(CK)가 전달되는 클럭 입력, 입력(Db), 양의 출력(Q), 그리고 음의 출력(Qb)을 포함할 수 있다.

제1 내지 제5 플립플롭들(111~115) 각각은 클럭 신호(CK)의 하강 에지(falling edge)에 동기되어, 입력(Db)의 논리 레벨(예를 들어, 하이 레벨 또는 로우 레벨)을 반전하여 양의 출력(Q)으로 전달할 수 있다. 제1 내지 제5 플립플롭들(111~115) 각각은 클럭 신호(CK)의 하강 에지에 동기되어, 입력(Db)의 논리 레벨을 음의 출력(Qb)으로 전달할 수 있다.

제1 플립플롭(111)의 입력(Db) 및 양의 출력(Q)은 서로 연결될 수 있다. 제1 플립플롭(111)의 양의 출력(Q)은 제1 디지털 비트(Q1)를 출력할 수 있다. 제1 플립플롭(111)의 음의 출력(Qb)은 제1 반전 디지털 비트(Qb1)를 출력할 수 있다.

제1 카운터 논리 연산기(121)는 제1 반전 디지털 비트(Qb1) 및 제2 반전 디지털 비트(Qb2)에 대해 배타적 부정 논리합을 연산할 수 있다. 즉, 제1 카운터 논리 연산기(121)는 제1 및 제2 반전 디지털 비트들(Qb1, Qb2)이 서로 같을 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제2 플립플롭(112)의 입력(Db)에 제1 카운터 논리 연산기(121)의 출력이 전달될 수 있다. 제2 플립플롭(112)의 양의 출력(Q)은 제2 디지털 비트(Q2)를 출력할 수 있다. 제2 플립플롭(112)의 음의 출력(Qb)은 제2 반전 디지털 비트(Qb2)를 출력할 수 있다.

제2 카운터 논리 연산기(122)는 제1 및 제2 반전 디지털 비트들(Qb1, Qb2)에 대해 부정 논리합 연산을 수행할 수 있다. 즉, 제2 카운터 논리 연산기(122)는 제1 및 제2 반전 디지털 비트들(Qb1, Qb2) 모두가 로우 레벨일 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제3 카운터 논리 연산기(123)는 제2 카운터 논리 연산기(122)의 출력과 제3 반전 디지털 비트(Qb3)에 대해 배타적 논리합 연산을 수행할 수 있다. 즉, 제3 카운터 논리 연산기(123)는 제2 카운터 논리 연산기(122)의 출력과 제3 반전 디지털 비트(Qb3)가 서로 다를 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제3 플립플롭(113)의 입력(Db)에 제3 카운터 논리 연산기(123)의 출력이 전달될 수 있다. 제3 플립플롭(113)의 양의 출력(Q)은 제3 디지털 비트(Q3)를 출력할 수 있다. 제3 플립플롭(113)의 음의 출력(Qb)은 제3 반전 디지털 비트(Qb3)를 출력할 수 있다.

제4 카운터 논리 연산기(124)는 제1 내지 제3 반전 디지털 비트들(Qb1~Qb3)에 대해 부정 논리합 연산을 수행할 수 있다. 제5 카운터 논리 연산기(125)는 제4 카운터 논리 연산기(124)의 출력과 제4 반전 디지털 비트(Qb4)에 대해 배타적 논리합 연산을 수행할 수 있다.

제4 플립플롭(114)의 입력(Db)에 제5 카운터 논리 연산기(125)의 출력이 전달될 수 있다. 제4 플립플롭(114)의 양의 출력(Q)은 제4 디지털 비트(Q4)를 출력할 수 있다. 제4 플립플롭(114)의 음의 출력(Qb)은 제4 반전 디지털 비트(Qb4)를 출력할 수 있다.

제6 카운터 논리 연산기(126)는 제1 내지 제4 반전 디지털 비트들(Qb1~Qb4)에 대해 부정 논리합 연산을 수행할 수 있다. 제7 카운터 논리 연산기(127)는 제6 카운터 논리 연산기(126)의 출력과 제5 반전 디지털 비트(Qb5)에 대해 배타적 논리합 연산을 수행할 수 있다.

제5 플립플롭(115)의 입력(Db)에 제7 카운터 논리 연산기(127)의 출력이 전달될 수 있다. 제5 플립플롭(115)의 양의 출력(Q)은 제5 디지털 비트(Q5)를 출력할 수 있다. 제5 플립플롭(115)의 음의 출력(Qb)은 제5 반전 디지털 비트(Qb5)를 출력할 수 있다.

변환기(130)는 이진 코드를 형성하는 제1 내지 제5 디지털 비트들(Q1~Q5)을 그레이 코드(Gray code)를 형성하는 제1 내지 제5 그레이 비트들(G1~G5)로 변환할 수 있다. 변환기(130)는 제1 내지 제5 변환기 논리 연산기들(131~135)을 포함할 수 있다.

제1 변환기 논리 연산기(131)는 제1 및 제2 디지털 비트들(Q1, Q2)에 대해 배타적 논리합을 연산할 수 있다. 제1 변환기 논리 연산기(131)의 출력은 제1 그레이 비트(G1)일 수 있다. 제2 변환기 논리 연산기(132)는 제2 및 제3 디지털 비트들(Q2, Q3)에 대해 배타적 논리합을 연산할 수 있다. 제2 변환기 논리 연산기(132)의 출력은 제2 그레이 비트(G2)일 수 있다.

제3 변환기 논리 연산기(133)는 제3 및 제4 디지털 비트들(Q3, Q4)에 대해 배타적 논리합을 연산할 수 있다. 제3 변환기 논리 연산기(133)의 출력은 제3 그레이 비트(G3)일 수 있다. 제4 변환기 논리 연산기(134)는 제4 및 제5 디지털 비트들(Q4, Q5)에 대해 배타적 논리합을 연산할 수 있다. 제4 변환기 논리 연산기(134)의 출력은 제4 그레이 비트(G4)일 수 있다.

제5 변환기 논리 연산기(135)는 제5 디지털 비트(Q5) 및 접지 전압(VSS), 즉 로우 레벨에 대해 배타적 논리합을 연산할 수 있다. 제5 변환기 논리 연산기(135)의 출력은 제5 그레이 비트(G5)일 수 있다.

클럭 신호(CK)의 하나의 사이클 동안에, 카운터(110)는 제1 내지 제5 디지털 비트들(Q1~Q5)의 카운트를 증가하여야 한다. 즉, 제1 내지 제5 플립플롭들(111~115)이 클럭 신호(CK)의 하나의 사이클 동안에 입력(Db)을 출력(Q)으로 전달하여야 한다.

클럭 신호(CK)에 응답하여 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성하는 카운터(110) 내의 신호 경로들 중에서, 제1 플립플롭(111), 제6 카운터 논리 연산기(126), 제7 카운터 논리 연산기(127), 그리고 제5 플립플롭(115)을 통해 제5 디지털 비트(Q5)를 생성하는 신호 경로가 가장 길 수 있다.

가장 긴 신호 경로는 임계 경로(critical path)일 수 있다. 임계 경로를 통해 제5 디지털 비트(Q5)를 생성하는 데에 필요한 시간(예를 들어, 임계 시간)이 클럭 신호(CK)의 하나의 사이클의 시간보다 짧으면, 그레이 코드 생성기(100)는 제1 내지 제5 디지털 비트들(Q1~Q5)을 에러 없이 카운트할 수 있다.

임계 시간이 클럭 신호(CK)의 하나의 사이클의 시간과 같거나 그보다 길면, 그레이 코드 생성기(100)는 제1 내지 제5 디지털 비트들(Q1~Q5), 특히 제5 디지털 비트(Q5)를 카운트할 수 없다. 즉, 임계 시간은 클럭 신호(CK)의 주파수에 대한 제약으로 작용하며, 그레이 코드 생성기(100)의 동작 속도에 대한 제약으로 작용한다.

특히, 저전력을 추구하는 추세에 따라, 그레이 코드 생성기(100)를 포함하는 전자 장치의 전원 전압의 레벨이 감소하고 있다. 전원 전압의 레벨이 감소하면, 제1 내지 제5 플립플롭들(111~115) 또는 제1 내지 제7 카운터 논리 연산기들(121~127)에서 소비되는 단위 면적당 전류가 증가하고, 저항에 의한 전압 강하가 심화된다.

이에 따라, 제1 내지 제5 플립플롭들(111~115) 또는 제1 내지 제7 카운터 논리 연산기들(121~127)의 동작 속도가 감소하고 있다. 제1 내지 제5 플립플롭들(111~115) 또는 제1 내지 제7 카운터 논리 연산기들(121~127)의 동작 속도의 감소는 클럭 신호(CK)의 주파수, 그리고 그레이 코드 생성기(100)의 동작 속도를 더 억제하는 제약으로 작용한다.

뿐만 아니라, 변환기(130)는 제1 내지 제5 변환기 논리 연산기들(131~135)을 이용하여 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환한다. 제1 내지 제5 변환기 논리 연산기들(131~135)은 제1 내지 제5 디지털 비트들(Q1~Q5)의 패턴에 따라 연산 속도가 다른 비선형성을 갖는다.

예를 들어, 제1 내지 제5 논리 연산기들(131~135) 각각의 제1 노드가 특정한 값을 갖고, 제2 노드가 토글되는 예가 가정된다. 이 때, 제1 노드의 값이 하이 레벨인지 또는 로우 레벨인지에 따라, 제1 내지 제5 논리 연산기들(131~135) 각각이 연산 결과를 출력하는 속도가 달라질 수 있다.

다른 예로서, 제2 노드의 전압이 하이 레벨로부터 로우 레벨로 천이하는지 또는 로우 레벨로부터 하이 레벨로 천이하는지에 따라, 제1 내지 제5 논리 연산기들(131~135) 각각이 연산 결과를 출력하는 속도가 달라질 수 있다. 이러한 동작 속도의 차이는 비선형성을 유발할 수 있다.

도 2는 본 발명의 제2 실시 예에 따른 그레이 코드 생성기(200)를 보여준다. 도 2를 참조하면, 그레이 코드 생성기(200)는 카운터(210) 및 변환기(230)를 포함한다. 카운터(210)는 클럭 신호(CK)에 응답하여, 이진 코드(binary code)를 형성하는 디지털 비트들(Q1~Q5)을 카운트할 수 있다. 예를 들어, 카운터(210)는 디지털 비트들(Q1~Q5)을 순차적으로 증가시킬 수 있다.

카운터(210)는 제1 내지 제5 카운터 플립플롭들(211~215), 모사 카운터 플립플롭(216), 그리고 제1 내지 제5 논리 연산기들(221~225)을 포함한다. 제1 내지 제5 카운터 플립플롭들(211~215) 각각은 클럭 신호(CK1 또는 CK2)가 전달되는 클럭 입력, 입력(D), 양의 출력(Q), 그리고 음의 출력(Qb)을 포함할 수 있다.

제2 내지 제5 카운터 플립플롭들(212~215) 각각은 제2 클럭 신호(CK2)의 하강 에지(falling edge)에 동기되어, 입력(D)의 논리 레벨(예를 들어, 하이 레벨 또는 로우 레벨)을 양의 출력(Q)으로 전달할 수 있다. 제2 내지 제5 카운터 플립플롭들(212~215) 각각은 클럭 신호(CK)의 하강 에지에 동기되어, 입력(D)의 논리 레벨을 반전하여 음의 출력(Qb)으로 전달할 수 있다.

제1 카운터 플립플롭(211)의 클럭 입력에 제1 클럭 신호(CK1)가 전달될 수 있다. 제1 카운터 플립플롭(211)의 입력(D) 및 음의 출력(Qb)은 서로 연결될 수 있다. 제1 카운터 플립플롭(211)의 양의 출력(Q)은 제2 클럭 신호(CK2)로 출력될 수 있다.

제1 카운터 플립플롭(211)은 제1 클럭 신호(CK1)의 상승 에지 또는 하강 에지에 동기되어 입력(D)을 양의 출력(Q)으로 전달할 수 있다. 제1 클럭 신호(CK1)의 하강 에지에 동기되어 제2 클럭 신호(CK2)의 레벨이 천이하므로, 제2 클럭 신호(CK2)의 주기는 제1 클럭 신호(CK1)의 두 배일 수 있다.

즉, 제2 클럭 신호(CK2)의 주파수는 제1 클럭 신호(CK1)의 절반일 수 있다. 제1 카운터 플립플롭(211)은 제1 클럭 신호(CK1)를 제2 클럭 신호(CK2)로 분주하도록 구성되며, 분주기로 불릴 수 있다.

모사 카운터 플립플롭(216)은 제2 클럭 신호(CK2)를 제1 디지털 비트(Q1)로 출력할 수 있다. 예를 들어, 모사 카운터 플립플롭(216)이 제2 클럭 신호(CK2)를 제1 디지털 비트(Q1)로 출력할 때의 지연량은 제2 내지 제5 카운터 플립플롭들(212~215) 각각에서 입력(D)이 출력(Q)으로 전달될 때의 지연량과 동일하거나 또는 실질적으로 유사할 수 있다.

제2 카운터 플립플롭(212)의 입력(D) 및 음의 출력(Qb)은 서로 연결될 수 있다. 제2 카운터 플립플롭(212)의 양의 출력(Q)은 제2 디지털 비트(Q2)를 출력할 수 있다. 제2 카운터 플립플롭(212)의 음의 출력(Qb)은 제2 반전 디지털 비트(Qb2)를 출력할 수 있다.

제1 논리 연산기(221)는 제2 반전 디지털 비트(Qb2) 및 제3 반전 디지털 비트(Qb3)에 대해 배타적 논리합을 연산할 수 있다. 즉, 제1 논리 연산기(221)는 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)이 서로 다를 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제3 카운터 플립플롭(213)의 입력(D)에 제1 논리 연산기(221)의 출력이 전달될 수 있다. 제3 카운터 플립플롭(213)의 양의 출력(Q)은 제3 디지털 비트(Q3)를 출력할 수 있다. 제3 카운터 플립플롭(213)의 음의 출력(Qb)은 제3 반전 디지털 비트(Qb3)를 출력할 수 있다.

제2 논리 연산기(222)는 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)에 대해 부정 논리합 연산을 수행할 수 있다. 즉, 제2 논리 연산기(222)는 제2 및 제3 반전 디지털 비트들(Qb2, Qb3) 모두가 로우 레벨일 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제3 논리 연산기(223)는 제2 논리 연산기(222)의 출력과 제4 반전 디지털 비트(Qb4)에 대해 배타적 부정 논리합 연산을 수행할 수 있다. 즉, 제3 논리 연산기(223)는 제2 논리 연산기(222)의 출력과 제4 반전 디지털 비트(Qb4)가 서로 같을 때에 하이 레벨을 출력하고, 그렇지 않을 때에 로우 레벨을 출력할 수 있다.

제4 카운터 플립플롭(214)의 입력(D)에 제3 논리 연산기(223)의 출력이 전달될 수 있다. 제4 카운터 플립플롭(214)의 양의 출력(Q)은 제4 디지털 비트(Q4)를 출력할 수 있다. 제4 카운터 플립플롭(214)의 음의 출력(Qb)은 제4 반전 디지털 비트(Qb4)를 출력할 수 있다.

제4 논리 연산기(224)는 제2 내지 제4 반전 디지털 비트들(Qb2~Qb4)에 대해 부정 논리합 연산을 수행할 수 있다. 제5 논리 연산기(225)는 제4 논리 연산기(224)의 출력과 제5 반전 디지털 비트(Qb5)에 대해 배타적 부정 논리합 연산을 수행할 수 있다.

제5 카운터 플립플롭(215)의 입력(D)에 제5 논리 연산기(225)의 출력이 전달될 수 있다. 제5 카운터 플립플롭(215)의 양의 출력(Q)은 제5 디지털 비트(Q5)를 출력할 수 있다. 제5 카운터 플립플롭(215)의 음의 출력(Qb)은 제5 반전 디지털 비트(Qb5)를 출력할 수 있다.

변환기(230)는 이진 코드를 형성하는 제1 내지 제5 디지털 비트들(Q1~Q5)을 그레이 코드(Gray code)를 형성하는 제1 내지 제5 그레이 비트들(G1~G5)로 변환할 수 있다. 변환기(230)는 제1 내지 제4 변환기 플립플롭들(231~234), 그리고 모사 변환기 플립플롭을 포함할 수 있다.

제1 내지 제4 변환기 플립플롭들(231~234) 각각은 클럭 입력에 전달되는 신호의 상승 에지에 동기되어, 입력(D)의 논리 레벨(예를 들어, 하이 레벨 또는 로우 레벨)을 양의 출력(Q)으로 전달할 수 있다. 제1 내지 제4 변환기 플립플롭들(231~234) 각각은 클럭 입력에 전달되는 신호의 상승 에지에 동기되어, 입력(D)의 논리 레벨을 반전하여 음의 출력(Qb)으로 전달할 수 있다.

제1 변환기 플립플롭(231)의 클럭 입력에 제1 디지털 비트(Q1)가 전달될 수 있다. 제1 변환기 플립플롭(231)의 입력(D)과 음의 출력(Qb)은 서로 연결될 수 있다. 제1 변환기 플립플롭(231)의 양의 출력(Q)은 제1 그레이 비트(G1)를 출력할 수 있다.

제2 변환기 플립플롭(232)의 클럭 입력에 제2 디지털 비트(Q2)가 전달될 수 있다. 제2 변환기 플립플롭(232)의 입력(D)과 음의 출력(Qb)은 서로 연결될 수 있다. 제2 변환기 플립플롭(232)의 양의 출력(Q)은 제2 그레이 비트(G2)를 출력할 수 있다.

제3 변환기 플립플롭(233)의 클럭 입력에 제3 디지털 비트(Q3)가 전달될 수 있다. 제3 변환기 플립플롭(233)의 입력(D)과 음의 출력(Qb)은 서로 연결될 수 있다. 제3 변환기 플립플롭(233)의 양의 출력(Q)은 제3 그레이 비트(G3)를 출력할 수 있다.

제4 변환기 플립플롭(234)의 클럭 입력에 제4 디지털 비트(Q4)가 전달될 수 있다. 제4 변환기 플립플롭(234)의 입력(D)과 음의 출력(Qb)은 서로 연결될 수 있다. 제4 변환기 플립플롭(234)의 양의 출력(Q)은 제4 그레이 비트(G4)를 출력할 수 있다.

모사 변환기 플립플롭(235)은 제5 디지털 비트(Q5)를 제5 그레이 비트(G5)로 출력할 수 있다. 예를 들어, 모사 변환기 플립플롭(235)이 제1 디지털 비트(Q1)를 제5 그레이 비트(G5)로 출력할 때의 지연량은 제1 내지 제4 변환기 플립플롭들(231~234) 각각에서 입력(D)이 출력(Q)으로 전달될 때의 지연량과 동일하거나 또는 실질적으로 유사할 수 있다.

도 1의 그레이 코드 생성기(100)는 클럭 신호(CK)에 동기되어 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성하고, 그리고 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환한다. 그레이 코드 생성기(100)와 마찬가지로, 그레이 코드 생성기(200)는 제1 클럭 신호(CK1)에 동기되어 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성하고, 그리고 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환한다.

도 1의 그레이 코드 생성기(100)의 제1 내지 제5 플립플롭들(111~115) 및 제1 내지 제7 카운터 논리 연산기들(121~127)은 클럭 신호(CK)에 동기되어 동작한다. 반면, 그레이 코드 생성기(200)의 제1 내지 제5 카운터 플립플롭들(211~215), 모사 카운터 플립플롭(216), 그리고 제1 내지 제5 논리 연산기들(221~225)은 제2 클럭 신호(CK2)에 응답하여 동작한다.

그레이 코드 생성기(200)는 제1 클럭 신호(CK1)에 동기되어 제1 내지 제5 디지털 비트들(Q1~Q5) 및 제1 내지 제5 그레이 비트들(G1~G5)를 생성한다. 그러나 그레이 코드 생성기(200)의 임계 경로를 형성하는 제2 카운터 플립플롭(212) 및 제5 카운터 플립플롭(215)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어 동작한다.

즉, 그레이 코드 생성기(200)는 도 1의 그레이 코드 생성기(100)와 마찬가지로 클럭 신호(CK 또는 CK1)의 매 사이클마다 제1 내지 제5 디지털 비트들(Q1~Q5) 및 제1 내지 제5 그레이 비트들(G1~G5)을 생성한다. 이때, 그레이 코드 생성기(200)의 임계 시간은 그레이 코드 생성기(100)의 임계 시간의 대략 두 배까지 허용될 수 있다.

클럭 신호(CK)와 제1 클럭 신호(CK1)의 주파수가 동일하게 제어되면, 제2 클럭 신호(CK2)의 하나의 사이클이 시간은 클럭 신호(CK)의 하나의 사이클의 시간보다 길며, 대략 두 배일 수 있다. 제2 클럭 신호(CK2)의 주파수가 클럭 신호(CK)의 주파수와 동일하게 제어되면, 제1 클럭 신호(CK1)의 주파수는 클럭 신호(CK)의 주파수보다 높아지며, 대략 두 배일 수 있다.

즉, 카운터(210)의 임계 시간이 카운터(110)의 임계 시간과 동일할 때, 그레이 코드 생성기(200)는 그레이 코드 생성기(100)의 클럭 신호(CK)보다 높은 주파수를 갖는 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. 즉, 그레이 코드 생성기(200)의 동작 속도는 그레이 코드 생성기(100)의 동작 속도보다 빨라질 수 있다.

그레이 코드 생성기(200)의 임계 시간은 그레이 코드 생성기(100)의 임계 시간보다 길게 허용된다. 따라서, 그레이 코드 생성기(200)는 그레이 코드 생성기(100)보다 저전력 환경에 더 적합하게 동작할 수 있다.

제1 클럭 신호(CK1)가 주파수를 클럭 신호(CK)의 주파수와 동일하게 유지되면, 카운터(210)는 클럭 신호(CK)보다 낮은 주파수를 갖는 제2 클럭 신호(CK2)에 따라 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성할 수 있다. 따라서, 카운터(210)가 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성하는 데에 소비되는 전력이 감소될 수 있다.

도 1의 변환기(130)와 비교하면, 변환기(230)는 제1 내지 제4 변환기 플립플롭들(231~234) 및 모사 변환기 플립플롭(235)을 이용하여 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환한다. 따라서, 변환기(130)와 비교하여, 변환기(230)는 향상된 선형성을 갖는다.

도 3 및 도 4는 그레이 코드 생성기(200)가 제1 내지 제5 디지털 비트들(Q1~Q5)을 생성하는 예를 보여주는 타이밍도들이다. 예시적으로, 제1 내지 제5 디지털 비트들(Q1~Q5)이 형성하는 이진 값(BV)이 "00000"으로부터 "11111"로 증가하고, 그리고 다시 "00000"으로부터 "10000"으로 증가하는 예가 도 3 및 도 4에 도시된다.

도 2 내지 도 4를 참조하면, 모사 카운터 플립플롭(216)은 제2 클럭 신호(CK2)를 제1 디지털 비트(Q1)로 출력한다. 즉, 제1 디지털 비트(Q1)는 제2 클럭 신호(CK2)가 모사 카운터 플립플롭(216)에 의해 제1 지연량(D1)만큼 지연된 파형을 가질 수 있다.

제2 카운터 플립플롭(212)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 음의 출력(Qb), 즉 제2 반전 디지털 비트(Qb2)의 레벨을 제2 디지털 비트(Q2)로 출력할 수 있다. 제2 카운터 플립플롭(212)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어 반전하는 것으로 이해될 수 있다. 제2 디지털 비트(Q2)는 제2 카운터 플립플롭(212)에 의해 제2 지연량(D2)만큼 지연될 수 있다.

제3 카운터 플립플롭(213)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)이 서로 다른 때에, 즉 제2 및 제3 디지털 비트들(Q2, Q3)이 서로 다른 때에 제3 디지털 비트(Q3)를 하이 레벨로 제어할 수 있다.

제3 카운터 플립플롭(213)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)이 서로 같은 때에, 즉 제2 및 제3 디지털 비트들(Q2, Q3)이 서로 같은 때에 제3 디지털 비트(Q3)를 로우 레벨로 제어할 수 있다. 제3 디지털 비트(Q3)는 제3 카운터 플립플롭(213)에 의해 제3 지연량(D3)만큼 지연될 수 있다.

예를 들어, 이진 값(BV)이 "00001"인 때에 제2 클럭 신호(CK2)가 하강한다. 제2 및 제3 디지털 비트들(Q2, Q3)이 서로 같으므로, 제3 디지털 비트(Q3)는 로우 레벨을 유지한다. 다음으로, 이진 값(BV)이 "00011"인 때에, 제2 클럭 신호(CK2)가 하강한다. 제2 및 제3 디지털 비트들(Q2, Q3)이 서로 다르므로, 제3 디지털 비트(Q3)는 하이 레벨로 천이할 수 있다.

제4 카운터 플립플롭(214)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)의 부정 논리합의 결과 값과 제4 반전 디지털 비트(Qb4)가 서로 다를 때에 제4 디지털 비트(Q4)를 하이 레벨로 제어할 수 있다.

제4 카운터 플립플롭(214)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 및 제3 반전 디지털 비트들(Qb2, Qb3)의 부정 논리합의 결과 값과 제4 반전 디지털 비트(Qb4)가 서로 같을 때에 제4 디지털 비트(Q4)를 로우 레벨로 제어할 수 있다. 제4 디지털 비트(Q4)는 제4 카운터 플립플롭(214)에 의해 제4 지연량(D4)만큼 지연될 수 있다.

예를 들어, 도 3 및 도 4의 타이밍도에서, 제2 클럭 신호(CK2)가 하강할 때에, 제2 및 제3 디지털 비트들(Q2, Q3)의 값이 "11"이면, 제3 디지털 비트(Q3)는 반전할 수 있다.

제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "00111"일 때에, 제4 디지털 비트(Q4)는 하이 레벨로 천이할 수 있다. 제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "01111"일 때에 제4 디지털 비트(Q4)는 로우 레벨로 천이할 수 있다.

제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "10111"일 때에, 제4 디지털 비트(Q4)는 하이 레벨로 천이할 수 있다. 제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "11111"일 때에 제4 디지털 비트(Q4)는 로우 레벨로 천이할 수 있다.

제5 카운터 플립플롭(215)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 내지 제4 반전 디지털 비트들(Qb2~Qb4)의 부정 논리합의 결과 값과 제5 반전 디지털 비트(Qb5)가 서로 다를 때에 제5 디지털 비트(Q5)를 하이 레벨로 제어할 수 있다.

제5 카운터 플립플롭(215)은 제2 클럭 신호(CK2)의 하강 에지에 동기되어, 제2 내지 제4 반전 디지털 비트들(Qb2~Qb4)의 부정 논리합의 결과 값과 제5 반전 디지털 비트(Qb5)가 서로 같을 때에 제5 디지털 비트(Q5)를 로우 레벨로 제어할 수 있다. 제5 디지털 비트(Q5)는 제5 카운터 플립플롭(215)에 의해 제5 지연량(D5)만큼 지연될 수 있다.

예를 들어, 도 3 및 도 4의 타이밍도에서, 제2 클럭 신호(CK2)가 하강할 때에, 제2 내지 제4 디지털 비트들(Q2~Q4)의 값이 "111"이면, 제5 디지털 비트(Q5)는 반전할 수 있다.

제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "01111"일 때에, 제5 디지털 비트(Q5)는 하이 레벨로 천이할 수 있다. 제2 클럭 신호(CK2)의 하강 에지에서, 이진 값(BV)이 "11111"일 때에 제5 디지털 비트(Q5)는 로우 레벨로 천이할 수 있다.

도 5 및 도 6은 그레이 코드 생성기(200)가 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환하는 예를 보여주는 타이밍도들이다. 예시적으로, 제1 내지 제5 디지털 비트들(Q1~Q5)이 형성하는 이진 값(BV)이 "00000"으로부터 "11111"로 증가하고, 그리고 다시 "00000"으로부터 "10000"으로 증가할 때에, 이진 값(BV)이 그레이 값(GV)으로 변환되는 예가 도 5 및 도 6에 도시된다.

도 2, 도 5 및 도 6을 참조하면, 제1 변환기 플립플롭(231)은 제1 디지털 비트(Q1)의 상승 에지에 동기되어 제1 그레이 비트(G1)를 반전할 수 있다. 제2 변환기 플립플롭(232)은 제2 디지털 비트(Q2)의 상승 에지에 동기되어 제2 그레이 비트(G2)를 반전할 수 있다.

제3 변환기 플립플롭(233)은 제3 디지털 비트(Q3)의 상승 에지에 동기되어 제3 그레이 비트(G3)를 반전할 수 있다. 제4 변환기 플립플롭(234)은 제4 디지털 비트(Q4)의 상승 에지에 동기되어 제4 그레이 비트(G4)를 반전할 수 있다. 모사 변환기 플립플롭(235)은 제5 디지털 비트(Q5)를 제5 그레이 비트(G5)로 출력할 수 있다.

도 5 및 도 6에 도시된 바와 같이, 그레이 값(GV)은 제1 내지 제5 그레이 비트들(G1~G5) 중 하나의 비트씩 변화하는 그레이 코드를 형성할 수 있다.

도 7은 본 발명의 실시 예에 따른 플립플롭(300)을 보여준다. 예를 들어, 플립플롭(300)은 제1 내지 제5 카운터 플립플롭들(211~215) 또는 제1 내지 제4 변환기 플립플롭들(231~234) 중 하나에 대응할 수 있다.

도 7을 참조하면, 플립플롭(300)은 입력 블록(310), 제1 래치 블록(320), 전송 블록(330), 제2 래치 블록(340), 그리고 출력 블록(350)을 포함한다. 입력 블록(310)은 플립플롭(300)의 입력(D)에 연결될 수 있다. 입력 블록(310)은 제3 클럭 신호(CK3) 및 제3 반전 클럭 신호(CK3b)에 응답하여, 입력(D)의 신호를 반전하여 출력하는 인버터를 포함할 수 있다.

제3 클럭 신호(CK3)는 제2 클럭 신호(CK2) 또는 제1 내지 제4 디지털 비트들(Q1~Q4) 중 대응하는 디지털 비트일 수 있다. 제3 반전 클럭 신호(CK3b)는 제3 클럭 신호(CK3)의 반전 신호일 수 있다.

제1 래치 블록(320)은 부정 논리곱 연산기(321) 및 제1 래치 인버터(322)를 포함할 수 있다. 부정 논리곱 연산기(321)는 리셋 신호(RSTb)가 전달되는 제1 입력 및 입력 블록(310)의 출력이 전달되는 제2 입력을 포함할 수 있다. 부정 논리곱 연산기(321)는 입력 블록(310)의 출력과 리셋 신호(RSTb)에 대해 부정 논리곱을 연산할 수 있다.

부정 논리곱 연산기(321)의 출력은 제1 래치 블록(320)의 출력일 수 있다. 제1 래치 인버터(322)는 부정 논리곱 연산기(321)의 출력을 반전하여 부정 논리곱 연산기(321)의 제2 입력에 전달할 수 있다. 제1 래치 블록(320)은 입력 블록(310)의 출력 신호를 저장하고, 저장된 신호를 반전하여 출력할 수 있다.

전송 블록(330)은 제3 클럭 신호(CK3) 및 제3 반전 클럭 신호(CK3b)에 응답하여, 제1 래치 블록(320)의 출력을 제2 래치 블록(340)으로 전달할 수 있다. 전송 블록(330)은 제3 클럭 신호(CK3) 및 제3 반전 클럭 신호(CK3b)에 응답하여, 제1 래치 블록(320)의 출력 신호를 반전하여 출력하는 인버터를 포함할 수 있다.

예를 들어, 플립플롭(300)이 제2 내지 제5 카운터 플립플롭들(212~215) 중 하나일 때, 전송 블록(330)은 제3 클럭 신호(CK3)의 하강 에지 또는 제3 반전 클럭 신호(CK3b)의 상승 에지에 응답하여 동작할 수 있다.

예를 들어, 플립플롭(300)이 제1 내지 제4 변환기 플립플롭들(231~234) 중 하나일 때, 전송 블록(330)은 제3 클럭 신호(CK3)의 상승 에지 또는 제3 반전 클럭 신호(CK3b)의 하강 에지에 응답하여 동작할 수 있다.

예를 들어, 플립플롭(300)이 제1 카운터 플립플롭들(211)일 때, 전송 블록(330)은 제3 클럭 신호(CK3)의 상승 에지 또는 하강 에지, 또는 제3 반전 클럭 신호(CK3b)의 하강 에지 또는 상승 에지에 응답하여 동작할 수 있다.

제2 래치 블록(340)은 제2 및 제3 래치 인버터들(341, 342), 그리고 트랜지스터(343)를 포함할 수 있다. 제2 래치 인버터(341)는 전송 블록(330)의 출력 또는 제3 래치 인버터(342)의 출력을 반전하여 출력할 수 있다. 제3 래치 인버터(342)는 제2 래치 인버터(341)의 출력을 반전하여 출력할 수 있다.

트랜지스터(343)는 리셋 신호(RSTb)에 응답하여 제2 래치 블록(340)을 리셋할 수 있다. 제2 래치 블록(340)은 전송 블록을 통해 전달된 제1 신호 및 제1 신호가 반전된 제2 신호를 출력할 수 있다.

출력 블록(350)은 제2 래치 블록(340)의 제1 신호 및 제2 신호를 양의 출력(Q) 및 음의 출력(Qb)으로 출력할 수 있다. 출력 블록(350)은 제1 및 제2 출력 인버터들(351, 352)을 포함한다. 제1 출력 인버터(351)는 제2 래치 블록(340)의 제2 신호를 반전하여 음의 출력(Qb)으로 출력할 수 있다. 제2 출력 인버터(352)는 제1 신호를 반전하여 양의 출력(Q)으로 출력할 수 있다.

도 8은 전송 블록(330)의 인버터의 제1 예를 보여준다. 도 7 및 도 8을 참조하면, 인버터(360)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드 사이에 직렬 연결된 제1 내지 제4 트랜지스터들(361~364)을 포함한다.

제1 및 제2 트랜지스터들(361, 362)은 P형 트랜지스터들이고, 제3 및 제4 트랜지스터들(363, 364)은 N형 트랜지스터들일 수 있다. 제1 트랜지스터(361)는 제3 클럭 신호(CK3)에 응답하여 동작하고, 제4 트랜지스터(364)는 제3 반전 클럭 신호(CK3b)에 응답하여 동작할 수 있다.

제2 및 제3 트랜지스터들(362, 363)은 제1 입력(IN1)의 레벨에 따라 동작할 수 있다. 제2 및 제3 트랜지스터들(362, 363) 사이의 노드의 전압은 제1 출력(OUT1)일 수 있다.

제3 클럭 신호(CK3)가 로우 레벨로 천이할 때, 즉 제3 클럭 신호(CK3)의 하강 에지에서, 제1 및 제4 트랜지스터들(361, 364)이 턴-온 된다. 제1 입력(IN1)의 레벨에 따라, 제2 및 제3 트랜지스터들(362, 363) 중 하나는 턴-온 되고 다른 하나는 턴-오프될 수 있다. 즉, 인버터(360)는 제3 클럭 신호(CK3)의 하강 에지에 동기되어 동작할 수 있다.

도 9는 전송 블록(330)의 인버터의 제2 예를 보여준다. 도 7 및 도 9를 참조하면, 인버터(370)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드 사이에 직렬 연결된 제1 내지 제4 트랜지스터들(371~374)을 포함한다.

제1 및 제2 트랜지스터들(371, 372)은 P형 트랜지스터들이고, 제3 및 제4 트랜지스터들(373, 374)은 N형 트랜지스터들일 수 있다. 제1 트랜지스터(371)는 제3 반전 클럭 신호(CK3b)에 응답하여 동작하고, 제4 트랜지스터(364)는 제3 클럭 신호(CK3)에 응답하여 동작할 수 있다.

제2 및 제3 트랜지스터들(362, 363)은 제2 입력(IN2)의 레벨에 따라 동작할 수 있다. 제2 및 제3 트랜지스터들(362, 363) 사이의 노드의 전압은 제2 출력(OUT2)일 수 있다.

제3 클럭 신호(CK3)가 하이 레벨로 천이할 때, 즉 제3 클럭 신호(CK3)의 상승 에지에서, 제1 및 제4 트랜지스터들(361, 364)이 턴-온 된다. 제2 입력(IN2)의 레벨에 따라, 제2 및 제3 트랜지스터들(362, 363) 중 하나는 턴-온 되고 다른 하나는 턴-오프될 수 있다. 즉, 인버터(360)는 제3 클럭 신호(CK3)의 상승 에지에 동기되어 동작할 수 있다.

도 10은 본 발명의 실시 예에 따른 모사 플립플롭(400)을 보여준다. 예를 들어, 모사 플립플롭(400)은 모사 카운터 플립플롭(216) 또는 모사 변환기 플립플롭(235)일 수 있다.

도 2 및 도 10을 참조하면, 모사 플립플롭(400)은 전송 블록(410), 래치 블록(420), 그리고 출력 블록(430)을 포함할 수 있다. 전송 블록(410)은 제4 클럭 신호(CK4)를 반전하여 출력하는 인버터를 포함할 수 있다. 제4 클럭 신호(CK4)는 제2 클럭 신호(CK2) 또는 제5 디지털 비트(Q5)일 수 있다.

래치 블록(420)은 제1 및 제2 인버터들(421, 422), 그리고 트랜지스터(423)를 포함할 수 있다. 제1 인버터(421)는 전송 블록(410)의 출력 또는 제2 인버터(422)의 출력을 반전하여 출력할 수 있다. 제2 인버터(422)는 제4 클럭 신호(CK4) 및 제4 반전 클럭 신호(CK4b)에 응답하여 제1 인버터(421)의 출력을 반전하여 출력할 수 있다.

트랜지스터(423)는 리셋 신호(RSTb)에 응답하여 래치 블록(420)을 리셋할 수 있다. 래치 블록(420)은 전송 블록(410)으로부터 출력된 제3 신호를 저장하고, 제3 신호 및 제3 신호가 반전된 제4 신호를 출력할 수 있다. 출력 블록(430)은 래치 블록(420)의 제3 신호 및 제4 신호를 양의 출력(Q) 및 음의 출력(Qb)에 각각 전달할 수 있다.

출력 블록(430)은 제1 및 제2 출력 인버터들(431, 432)을 포함할 수 있다. 제1 출력 인버터(431)는 래치 블록(420)의 제4 신호를 반전하여 음의 출력(Qb)으로 출력할 수 있다. 제2 출력 인버터(432)는 래치 블록(420)의 제3 신호를 반전하여 양의 출력(Q)으로 출력할 수 있다. 예시적으로, 모사 플립플롭(400)에서 음의 출력(Qb)이 사용되지 않으면, 음의 출력(Qb)은 생략될 수 있다.

도 7을 참조하여 설명된 플립플롭(300)은 제3 클럭 신호(CK3)의 하강 에지 또는 상승 에지에 동기되어, 제1 래치 블록(320)에 저장된 신호를 전송 블록(330), 제2 래치 블록(340), 그리고 출력 블록(350)을 통해 출력한다. 도 10을 참조하여 설명된 플립플롭(400)은 제4 클럭 신호(CK4)를 전송 블록(410), 래치 블록(420), 그리고 출력 블록(430)을 통해 출력한다.

플립플롭(300)의 전송 블록(330), 제2 래치 블록(340), 그리고 출력 블록(350)의 구조 또는 사이즈와 모사 플립플롭(400)의 전송 블록(410), 래치 블록(420), 그리고 출력 블록(430)의 구조 또는 사이즈와 같으면, 플립플롭(300)의 전송 지연과 모사 플립플롭(400)의 전송 지연은 동일할 수 있다. 따라서, 모사 플립플롭(400)은 플립플롭(300)의 전송 지연을 보상 또는 매칭할 수 있다.

도 11은 도 2의 그레이 코드 생성기(200)의 응용 예에 따른 그레이 코드 생성기(200a)를 보여준다. 도 11을 참조하면, 그레이 코드 생성기(200a)는 카운터(210a) 및 변환기(230)를 포함한다. 변환기(230)는 도 2를 참조하여 설명된 것과 동일한 구조를 갖고, 동일한 방식으로 동작한다. 따라서, 중복되는 설명은 생략된다.

카운터(210a)는 제2 내지 제5 카운터 플립플롭들(212~215), 모사 카운터 플립플롭(216), 그리고 제1 내지 제5 논리 연산기들(221~225)을 포함한다. 도 2의 카운터(210)와 비교하면, 카운터(210a)에서 제1 카운터 플립플롭(211)은 제공되지 않는다.

제2 내지 제5 카운터 플립플롭들(212~215), 그리고 모사 카운터 플립플롭(216)은 외부로부터 제공되는 제5 클럭 신호(CK5)에 응답하여 동작할 수 있다. 그레이 코드 생성기(200a)는 제5 클럭 신호(CK5)가 하이 레벨인 구간에서 카운트 및 변환을 수행하고, 그리고 제5 클럭 신호(CK5)가 로우 레벨은 구간에서 카운트 및 변환을 더 수행할 수 있다.

도 12는 도 11의 그레이 코드 생성기(200a)의 응용 예에 따른 그레이 코드 생성기(200b)를 보여준다. 도 12를 참조하면, 그레이 코드 생성기(200b)는 카운터(210b) 및 변환기(230a)를 포함한다.

도 11의 카운터(210a)와 비교하면, 카운터(210b)에서 모사 카운터 플립플롭(216)이 제거된다. 도 11의 변환기(230)와 비교하면, 변환기(230a)에서 모사 변환기 플립플롭(235)이 생략된다.

예를 들어, 제2 내지 제5 카운터 플립플롭들(212~215)에 의한 지연량, 그리고 제1 내지 제4 변환기 플립플롭들(231~234)에 의한 지연량이 그레이 코드 생성기(200b)의 동작 오류를 유발하지 않을 때, 모사 카운터 플립플롭(216) 및 모사 변환기 플립플롭(235)은 생략될 수 있다.

예시적으로, 도 2를 참조하여 설명된 바와 같이 제1 카운터 플립플롭(211)을 카운터(210b)에 배치하면서, 모사 카운터 플립플롭(216) 및 모사 변환기 플립플롭(235)이 생략될 수도 있다.

도 13은 본 발명의 실시 예에 따른 이미지 감지 장치(500)를 보여주는 블록도이다. 도 13을 참조하면, 이미지 감지 장치(500)는 이미지 센서 픽셀 어레이(510), 타이밍 제어기(520), 행 스캔 회로(530), 램프 회로(540), 제1 내지 제n 비교기들(551~55n), 그레이 코드 생성기(560), 제1 내지 제n 양자화기들(571~57n), 그리고 데이터 래치(580)를 포함한다.

이미지 센서 픽셀 어레이(510)는 행들 및 열들로 배열된 이미지 센서 픽셀들을 포함할 수 있다. 이미지 센서 픽셀 어레이(510)는 이미지 센서 픽셀들의 행들을 순차적으로 선택하는 스캐닝 방식으로 이미지 데이터를 생성할 수 있다. 선택된 행의 이미지 센서 픽셀들은 유입되는 광량을 전압의 형태로 변환하여 출력할 수 있다. 즉, 이미지 센서 픽셀 어레이는 광량을 전압으로 변환할 수 있다.

타이밍 제어기(520)는 행 스캔 회로(530)에 제1 신호(S1)를 제공하고, 램프 신호(540) 및 그레이 코드 생성기(560)에 제2 신호(S2)를 제공할 수 있다. 타이밍 제어기(520)는 행 스캔 회로(530), 램프 회로(540) 및 그레이 코드 생성기(560)가 적절한 타이밍들에 동작하도록 제1 및 제2 신호들(S1, S2)을 제어할 수 있다.

행 스캔 회로(530)는 제1 내지 제m 워드 라인들(WL1~WLm)을 통해 이미지 센서 픽셀 어레이(510)의 픽셀들이 행들에 연결된다. 행 스캔 회로(530)는 제1 신호(S1)에 응답하여 제1 내지 제n 워드 라인들(WL1~WLn)을 순차적으로 선택할 수 있다. 행 스캔 회로(530)는 선택된 워드 라인에 활성 전압(예를 들어, 양전압)을 인가하고, 비선택된 워드 라인들에 비활성 전압(예를 들어, 접지 전압)을 인가할 수 있다.

램프 회로(540)는 제2 신호(S2)에 응답하여 점진적으로 증가(또는 감소)하는 전압을 생성할 수 있다. 램프 회로(540)에 의해 생성되는 전압들은 제1 내지 제n 비교기들(551~55n)에 제공될 수 있다.

제1 내지 제n 비교기들(551~55n)은 램프 회로(540)로부터 전압을 수신하는 제1 노드들, 그리고 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 이미지 센서 픽셀 어레이(510)의 픽셀들의 열들에 연결되는 제2 노드들을 각각 구비할 수 있다.

제1 내지 제n 비교기들(551~55n) 각각은 제1 노드의 전압과 제2 노드의 전압을 비교할 수 있다. 예를 들어, 제1 내지 제n 비교기들(551~55n) 각각은 제1 노드의 전압이 제2 노드의 전압보다 클 때 하이 레벨(또는 로우 레벨을 출력할 수 있다. 제1 내지 제n 비교기들(551~55n) 각각은 제1 노드의 전압이 제2 노드의 전압 이하일 때 로우 레벨(또는 하이 레벨)을 출력할 수 있다.

제1 내지 제n 비교기들(551~55n) 각각의 제1 노드의 전압은 점진적으로 증가 또는 감소한다. 따라서, 제1 내지 제n 비교기들(551~55n) 각각의 제2 노드의 전압에 따라, 제1 내지 제n 비교기들(551~55n) 각각의 출력 신호가 하이 레벨(또는 로우 레벨)을 갖는 구간의 길이가 달라진다. 즉, 제1 내지 제n 비교기들(551~55n) 각각은 비트 라인의 전압을 펄스 폭으로 변환할 수 있다.

그레이 코드 생성기(560)는 그레이 코드를 생성할 수 있다. 예를 들어, 그레이 코드 생성기(560)는 도 2 내지 도 12를 참조하여 설명된 그레이 코드 생성기들(200, 200a, 200b) 중 하나를 포함할 수 있다. 그레이 코드 생성기(560)에 의해 생성되는 그레이 비트들은 제1 내지 제n 양자화기들(571~57n)로 전달될 수 있다.

제1 내지 제n 양자화기들(571~57n)은 제1 내지 제n 비교기들(551~55n)의 출력들을 디지털 값들로 변환할 수 있다. 제1 내지 제n 양자화기들(571~57n) 각각은 제1 내지 제5 래치들(LAT1~LAT5), 그리고 카운터(CNT)를 포함할 수 있다. 제1 내지 제5 래치들(LAT1~LAT5)은 그레이 코드 생성기(560)로부터 그레이 비트들을 각각 수신할 수 있다. 대응하는 비교기의 출력의 상승 에지(또는 하강 에지)에 동기되어, 제1 내지 제5 래치들(LAT1~LAT5)은 그레이 비트들을 저장할 수 있다.

카운터(CNT)는 램프 회로(540)가 출력 전압을 초기값으로부터 조절(예를 들어 증가 또는 감소)하기 시작할 때에 카운트를 시작할 수 있다. 예를 들어, 카운터(CNT)는 도 5 및 도 6을 참조하여 설명된 바와 같이 그레이 비트들(G1~G5)의 값들이 '00000'으로부터 '10000'까지 순환할 때에 카운트를 증가시킬 수 있다.

예를 들어, 카운터(CNT)는 대응하는 양자화기의 양자화 값 중 상위 비트들을 생성할 수 있다. 제1 내지 제5 래치들(LAT1~LAT5)은 대응하는 양자화기의 양자화 값 중 하위 비트들을 생성할 수 있다.

데이터 래치(580)는 제1 내지 제n 양자화기들(571~57n)로부터 양자화된 값들을 수신하고, 수신된 값들을 저장할 수 있다. 데이터 래치(580)에 값들은 이미지 데이터로 사용될 수 있다.

상술된 바와 같이, 그레이 코드 생성기(560)이 카운트를 수행하는 동안, 이미지 감지 장치(500)의 이미지 감지는 대기된다. 따라서, 도 2 내지 도 12를 참조하여 설명된 바와 같이 그레이 코드 생성기(560)의 동작 속도가 향상되면, 이미지 감지 장치(500)가 이미지를 감지하는 속도(예를 들어, 스캐닝의 간격 또는 주파수)가 향상되고, 이미지 데이터의 품질이 향상될 수 있다.

또한, 도 2 내지 도 12를 참조하여 설명된 바와 같이, 그레이 코드 생성기(560)는 저전력 환경에 적합할 수 있다. 따라서, 이미지 감지 장치(500)가 저전력으로 동작할 수 있다. 또한, 그레이 코드 생성기(560)는 입력에 따라 속도가 달라지는 디지털 비선형성(DNL)을 억제한다. 따라서, 이미지 감지 장치(500)의 신뢰도가 향상될 수 있다.

상술된 실시 예들에서, 제1 내지 제5 디지털 비트들(Q1~Q5)을 카운트하고, 제1 내지 제5 디지털 비트들(Q1~Q5)을 제1 내지 제5 그레이 비트들(G1~G5)로 변환하는 그레이 코드 생성기의 예가 설명되었다. 그러나 본 발명의 기술적 사상에 따른 그레이 코드 생성기가 생성하는 디지털 비트들 및 그레이 비트들의 수는 한정되지 않는다.

상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100, 200: 그레이 코드 생성기
110, 210: 카운터
111~115: 제1 내지 제5 플립플롭들
121~127: 제1 내지 제7 카운터 논리 연산기들
211~215: 제1 내지 제5 카운터 플립플롭들
221~225: 제1 내지 제5 논리 연산기들
130, 230: 변환기
131~135: 제1 내지 제5 변환기 논리 연산기들
231~234: 제1 내지 제4 변환기 플립플롭들
235: 모사 변환기 플립플롭

Claims

클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터; 그리고
상기 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함하고,
상기 카운터는:
상기 클럭 신호를 상기 제1 디지털 비트로 출력하는 모사 카운터 플립플롭;
상기 클럭 신호에 응답하여, 상기 제2 디지털 비트를 반전하여 상기 제2 디지털 비트로 출력하는 제1 카운터 플립플롭;
상기 클럭 신호에 응답하여, 상기 제2 디지털 비트의 제2 반전 디지털 비트와 상기 제3 디지털 비트의 제3 반전 디지털 비트가 서로 다를 때에 하이 레벨을 상기 제3 디지털 비트로 출력하는 제2 카운터 플립플롭; 그리고
상기 클럭 신호에 응답하여, 상기 제2 및 제3 반전 디지털 비트들의 부정 논리합의 결과 값과 상기 제4 디지털 비트의 제4 반전 디지털 비트가 서로 같을 때에 하이 레벨을 상기 제4 디지털 비트로 출력하는 제3 카운터 플립플롭을 포함하는 그레이 코드 생성기.
제1항에 있어서,
상기 모사 카운터 플립플롭은:
상기 클럭 신호를 반전하여 반전 클럭 신호로 출력하는 제1 인버터;
상기 반전 클럭 신호를 저장하는 제1 래치; 그리고
상기 반전 클럭 신호를 반전하여 상기 제1 디지털 비트로 출력하는 제2 인버터를 포함하는 그레이 코드 생성기.
제2항에 있어서,
상기 제1 내지 제3 카운터 플립플롭들 각각은:
입력 신호를 제1 신호로 출력하는 입력부;
상기 제1 신호를 저장하는 제2 래치;
상기 클럭 신호에 응답하여, 상기 제2 래치에 저장된 상기 제1 신호를 반전하여 제2 신호로 출력하는 제3 인버터;
상기 제3 신호를 저장하는 제3 래치; 그리고
상기 제3 신호를 반전하여 상기 제2 내지 제4 디지털 비트들 중 대응하는 디지털 비트로 출력하는 제4 인버터를 포함하는 그레이 코드 생성기.
제3항에 있어서,
상기 제1 인버터, 상기 제1 래치, 그리고 상기 제2 인버터는 상기 제3 인버터, 상기 제3 래치, 그리고 상기 제4 인버터와 동일한 구조를 갖는 그레이 코드 생성기.
제3항에 있어서,
상기 제1 인버터, 상기 제1 래치, 그리고 상기 제2 인버터의 전송 지연은 상기 제3 인버터, 상기 제3 래치, 그리고 상기 제4 인버터의 전송 지연과 동일한 그레이 코드 생성기.
제1항에 있어서,
상기 카운터는 제2 클럭 신호를 수신하고, 그리고 상기 제2 클럭 신호를 분주하여 상기 클럭 신호를 생성하도록 구성되는 분주기를 더 포함하는 그레이 코드 생성기.
제6항에 있어서:
상기 분주기는:
상기 제2 클럭 신호에 응답하여, 상기 클럭 신호의 반전 클럭 신호를 상기 제2 클럭 신호로 출력하는 카운터 플립플롭을 포함하는 그레이 코드 생성기.
제1항에 있어서,
상기 모사 카운터 플립플롭, 그리고 상기 제1 내지 제3 카운터 플립플롭들은 상기 클럭 신호의 하강 에지에 동기되어 동작하는 그레이 코드 생성기.
클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터; 그리고
상기 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함하고,
상기 변환기는:
상기 제1 내지 제3 디지털 비트들을 각각 상기 제1 내지 제3 그레이 비트들로 변환하는 제1 내지 제3 변환기 플립플롭들; 그리고
상기 제4 디지털 비트를 상기 제4 그레이 비트로 변환하는 모사 변환기 플립플롭을 포함하는 그레이 코드 생성기.
클럭 신호에 응답하여 제1 내지 제4 디지털 비트들을 카운트하는 카운터; 그리고
상기 제1 내지 제4 디지털 비트들을 제1 내지 제4 그레이 비트들로 변환하는 변환기를 포함하고,
상기 카운터는:
상기 클럭 신호에 응답하여, 상기 제2 디지털 비트를 반전하여 상기 제2 디지털 비트로 출력하는 제1 카운터 플립플롭;
상기 클럭 신호에 응답하여, 상기 제2 디지털 비트의 제2 반전 디지털 비트와 상기 제3 디지털 비트의 제3 반전 디지털 비트가 서로 다를 때에 하이 레벨을 상기 제3 디지털 비트로 출력하는 제2 카운터 플립플롭; 그리고
상기 클럭 신호에 응답하여, 상기 제2 및 제3 반전 디지털 비트들의 부정 논리합의 결과 값과 상기 제4 디지털 비트의 제4 반전 디지털 비트가 서로 같을 때에 하이 레벨을 상기 제4 디지털 비트로 출력하는 제3 카운터 플립플롭을 포함하고,
상기 변환기는 상기 제1 내지 제3 디지털 비트들을 각각 상기 제1 내지 제3 그레이 비트들로 변환하는 제1 내지 제3 변환기 플립플롭들을 포함하는 그레이 코드 생성기.