CN110235371B - 双倍数据速率内插模数转换器 - Google Patents

双倍数据速率内插模数转换器 Download PDF

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Abstract

一种双倍数据速率比较器，包括双倍数据速率比较器核心，所述比较器核心用于在所述比较器核心的时钟输入的单个时钟周期内的每个上升沿和下降沿期间将输入信号的电压与参考信号进行比较；及一种双倍数据速率置位复位触发器电路，所述置位复位触发器电路包括连接至所述双倍数据速率比较器核心的相应输出的置位输入和复位输入，所述置位复位触发器电路用于在所述单个时钟周期的所述上升沿和所述单个时钟周期的所述下降沿期间执行置位复位操作。

Description

双倍数据速率内插模数转换器
技术领域
所公开的实施例的各方面通常涉及模数转换器，更具体地涉及双倍数据速率内插模数转换器。
背景技术
现代移动通信设备，例如基于5G无线网络的移动通信设备，需要高效节能的宽带宽模数转换器(analog to digital converters，简称ADC)来支持所接收的模拟无线电信号的数字处理。一种用于支持灵活多模操作以及2G、3G等窄带宽模式和窄带LTE(Long TermEvolution，简称LTE)的优选方法是使用Delta-Sigma(delta-sigma，简称Δ∑)ADC，因为其能力能够以低功耗高动态范围来实现。
宽带高动态范围的连续时间Δ∑ADC同时具有低过采样率是理想的情况。用于实现Δ∑ADC的传统方法是使用具有低分辨率量化器(1到4位)的高阶环路滤波器。但是，这导致环路滤波器的功耗很高，而且对额外环路延迟、温度变化以及制造工艺的变化非常敏感。如果能够找到更高分辨率量化器(例如六位或以上)的高效节能的实现方法，则可以实现更低阶环路滤波器，从而减少面积、降低功耗并降低对环境和制造工艺变化的敏感性。
一旦实现了6位或更高分辨率的量化器，便可以通过使用内插和折叠技术来减少比较器的数量。基于时间的内插和折叠技术还可以通过低阶环路滤波器和高分辨率量化器使高效节能稳固的实现方式成为可能。
因此，需要改进的内插模数转换器。相应地，希望提供一种解决至少部分上述提及的问题的系统。
发明内容
所公开实施例的目的在于提供一种双倍数据速率内插模数转换器。独立权利要求主旨是实现该目的。附属权利要求中可以找到进一步有利的修改。
根据所公开实施例的第一方面，通过双倍数据速率比较器设备获得上述和其它的目的和优点。在一实施例中，所述双倍数据速率比较器设备包括：双倍数据速率比较器核心，所述比较器核心用于在所述比较器核心的时钟输入的单个时钟周期内的每个上升沿和下降沿期间将输入信号的电压与参考信号进行比较。双倍数据速率置位复位触发器电路包括连接至所述双倍数据速率比较器核心的相应输出的置位输入和复位输入，所述置位复位触发器电路用于在单个时钟周期的上升沿和单个时钟周期的下降沿期间执行置位复位操作。所公开实施例的所述比较器在时钟的两个边沿上操作，这导致在基于时间的内插电路和输出置位复位触发器中也进行修改。这可以减少面积、降低功耗并降低对环境和制造工艺变化的敏感性。
根据所述第一方面，在所述双倍数据速率比较器设备的第一种可能的实现方式中，所述双倍数据速率比较器核心包括通过推挽配置连接在一起的PMOS差分放大器级和NMOS差分放大器级。这允许在时钟信号的两个边沿上进行双倍数据速率操作。
根据所述第一种可能的实现方式，在所述双倍数据速率比较器设备的第二种可能的实现方式中，所述双倍数据速率比较器核心包括第一节点，其将所述PMOS差分放大器级的第一漏极连接至所述NMOS差分放大器级的第一漏极，及第二节点，其将所述PMOS差分放大器级的第二漏极连接至所述NMOS差分放大器级的第二漏极。在单个时钟周期的上升沿之前，所述第一节点处的电压和所述第二节点处的电压向正电源电压充电。在单个时钟周期的上升沿期间，所述第一节点处的电压和所述第二节点处的电压向负电源电压放电。在单个时钟周期的下降沿期间，所述第一节点处的电压和所述第二节点处的电压向正电源电压充电。这提供了差分输入电压和输出时延差之间的线性关系。
根据所述第二种可能的实现方式，在所述双倍数据速率比较器设备的第三种可能的实现方式中，耦合至所述第一节点的CMOS逆变器产生所述比较器核心的正比较器核心输出，耦合至所述第二节点的第二CMOS逆变器产生所述比较器核心的负比较器核心输出。所述正比较器核心输出和所述负比较器核心输出的时序与所述输入信号和所述参考信号之间的电压差成比例。这提供了产生输出逻辑信号的优点，其中输出信号状态变化的时序与差分输入电压成比例。
根据所述第一方面或根据所述第一方面的上述任一种可能的实现方式，在所述双倍数据速率比较器设备的第四种可能的实现方式中，所述双倍数据速率置位复位触发器电路包括：第一SR锁存电路，其与第二SR锁存电路并联在一起；第三SR锁存电路；及开关设备。所述开关设备用于选择性地将所述第一SR锁存电路的输出或所述第二SR锁存电路的输出连接至所述第三SR锁存电路的相应输入。控制器用于，当所述置位复位电路的置位输入上的信号状态与复位输入上的信号状态相等时，控制所述开关设备在所述第一SR锁存电路的输出与所述第二SR锁存电路的输出之间切换。这提供了为所有可能的输入信号选择稳定输出信号的优点。
根据所述第四种可能的实现方式，在所述双倍数据速率比较器设备的第五种可能的实现方式中，所述第一SR锁存电路的置位输入和复位输入连接至所述双倍数据速率比较器核心的相应输出，所述第二SR锁存电路的置位输入和复位输入连接至所述双倍数据速率比较器核心的相应输出的反相形式。提供通过反相和非反相输入驱动的独立锁存器允许为所有输入信号排列选择稳定的输出值。
根据所述第一方面的第四种或第五种可能的实现方式，在所述双倍数据速率比较器设备的第六种可能的实现方式中，所述第一SR锁存电路的所述置位输入连接至所述置位复位电路的置位输入节点；所述第一SR锁存电路的所述复位输入连接至所述置位复位电路的复位输入节点；所述第二SR锁存电路的所述复位输入连接至一个连接在所述置位输入节点和所述复位输入之间的逆变器的输出；所述第二SR锁存电路的所述置位输入连接至一个连接在所述复位输入节点和所述置位输入之间的逆变器的输出；所述开关设备用于选择性地将所述第三SR锁存电路的所述第一输入和所述第三SR锁存电路的所述第二输入连接至所述第一SR锁存电路的所述相应第一和第二输出及所述第二SR锁存电路的所述相应第一和第二输出。这种配置可确保输出永远不会连接至不稳定SR锁存器的输出。
根据所述第一方面的所述第四种至第六种可能的实现方式中的任一种，在所述双倍数据速率比较器设备的第七种可能的实现方式中，所述控制器具有：连接至所述置位复位电路的所述置位输入节点的第一输入，连接至所述置位复位电路的所述复位节点的第二输入及连接至所述开关设备的切换控制输入的输出。这种配置允许控制电路将合适的SR锁存器输出连接至双倍数据速率SR锁存器的输出。
根据本发明的第二方面，通过无线接收器可以实现上述及其它目的和优点。所述无线接收器包括根据所述第一方面或根据所述第一方面的前述任一种可能的实现方式中的所述双倍数据速率比较器设备。使用所述双倍数据速率ADC允许无线接收器基于多个不同的移动无线标准来接收和处理信号。
根据本发明的第三方面，通过双倍数据速率内插模数转换器可以实现上述及其它目的和优点。所述双倍数据速率内插模数转换器包括：根据所述第一方面的前述任一种可能的实现方式所述的第一比较器核心和第二比较器核心，以及第一两级内插器块。其中所述第一两级内插器块具有第一级，所述第一级包括基于时间的双倍数据速率内插器块，其用于接收第一下输入信号和第一上输入信号，并产生内插器输出信号；以及第二级，所述第二级包括第一多个CMOS逆变器，其中每个CMOS逆变器用于接收所述内插器输出信号并产生延迟的逆变器输出信号，其中所述第一下输入信号连接至所述第一比较器核心的负输出或正输出中的其中之一，所述第一上输入信号连接至所述第二比较器核心的负输出或正输出中的对应的输出，其中所述内插器输出信号的斜率变化与所述第一下输入信号和所述第一上输入信号之间的时序呈线性关系。这提供了基于多个比较器核心之间的内插的额外量化等级。
根据所述第三方面，在所述双倍数据速率内插模数转换器的第一种可能的实现方式中，所述内插器块包括：第一PMOS开关脚和第二PMOS开关脚，并联连接在正电源电压和所述内插器输出信号之间；第一NMOS开关脚和第二NMOS开关脚，并联连接在负电源电压和所述内插器输出信号之间；以及控制电路，其用于接收时钟信号，并产生第一控制信号和第二控制信号，其中所述第一控制信号耦合至所述第一和第二PMOS开关脚，所述第二控制信号耦合至所述第一和第二NMOS开关脚，其中所述第一控制信号用于在时钟信号的下降沿之后禁用所述第一和第二PMOS开关脚，所述第二控制信号用于在时钟信号的上升沿之后禁用所述第一和第二NMOS开关脚。这基于比较器核心的电压-时间转换结果提供了多个比较器核心输出之间的线性内插。
根据所述第三方面的所述第一种可能的实现方式，在所述双倍数据速率内插模数转换器的第二种可能的实现方式中，所述内插器电路的所述第一PMOS开关脚和所述第一NMOS开关脚连接至所述第一上输入。所述内插器电路的所述第二PMOS开关脚和所述第二NMOS开关脚连接至所述第一下输入。这提供了所述内插器输入的状态变化与所述内插器输出的斜率变化之间的线性关系。
根据所述第三方面或根据所述第三方面的所述第一种或第二种可能的实现方式，在所述双倍数据速率内插模数转换器的第三种可能的实现方式中，所述内插器块的所述控制电路用于接收一对使能信号，去激活所述一对使能信号会禁用所述第一和第二PMOS开关脚以及所述第一和第二NMOS开关脚。这可以降低所述内插器的功耗。
根据所述第三方面或根据所述第三方面的所述第一种至第三种可能的实现方式中的任一种，在所述双倍数据速率内插模数转换器的第四种可能的实现方式中，第二两级内插器块包括所述第一级和所述第二级。所述第二两级内插器块用于接收第二下输入和第二上输入，并产生第二多个延迟的逆变器输出。所述第二下输入和所述第二上输入连接至相同的所述第一比较器核心(具体地，连接至所述第一比较器核心的相同输出)，由所述第一两级内插器块产生的第一延迟的逆变器输出耦合至由所述第二两级内插器块产生的第二延迟的内插器输出。这提供了根据所述内插器块输出与副本块输出提供的参考延迟之间的内插而派生出的额外量化等级。
根据所述第三方面的所述第四种可能的实现方式，在所述双倍数据速率内插模数转换器的第五种可能的实现方式中，所述双倍数据速率内插模数转换器包括多个双倍数据速率置位复位触发器电路，其中所述第二多个延迟的逆变器输出由第二多个CMOS逆变器产生。所述第一多个CMOS逆变器和所述第二多个CMOS逆变器中的每个CMOS逆变器均包括一个或多个耦合至所述相应第一和第二套延迟的逆变器输出的单元逆变器。所述多个置位复位触发器电路中的置位复位触发器电路连接至所述第一多个CMOS逆变器电路中的一个CMOS逆变器和所述第二多个CMOS逆变器电路中的一个CMOS逆变器。相同数量的单元逆变器连接至每个置位复位触发器电路。以这种方式耦合所述内插器输出允许量化器输出基于比较器核心之间的不同加权平均值。
附图说明
在本公开内容的以下详述部分中，将参看附图中所展示的示例性实施例来更详细地解释本发明，其中：
图1示出了结合所公开实施例的各方面的示例性双倍数据速率比较器设备的框图；
图2示出了结合所公开实施例的各方面的图1中所示的双倍数据速率比较器设备的示例性双倍数据速率比较器核心的示意图；
图3示出了结合所公开实施例的各方面的图2中所示的双倍数据速率比较器核心的信令示意图；
图4示出了结合所公开实施例的各方面的图1中所示的双倍数据速率比较器的示例性双倍数据速率触发器电路的示意图；
图5示出了结合所公开实施例的各方面的双倍数据速率内插模数转换器的两级内插器块的示意图；
图6示出了结合所公开实施例的各方面的双倍数据速率内插模数转换器的示例性CMOS逆变器电路的示意图；
图7示出了结合所公开实施例的各方面的示例性基于时间的双倍数据速率内插器的示意图；
图8示出了结合所公开实施例的各方面的基于时间的双倍数据速率内插器的示例性时序波形；
图9示出了结合所公开实施例的各方面的示例性基于时间的双倍数据速率内插模数转换器的示意图。
具体实施方式
图1示出了结合所公开实施例的各方面的双倍数据速率比较器设备100的框图。所公开实施例的各方面针对一种基于时间的内插模数转换器。所公开实施例中的所述基于时间的内插模数转换器的所述比较器100可以在不牺牲速度的情况下减少电流消耗，同时还允许多个时钟频率。消除了比较器复位相位，使得最大可实现采样率增加的同时节省能量。此外，所述比较器100在时钟周期的两个边沿上运行。
在图1的示例中，所述双倍数据速率比较器设备100包括双倍数据速率比较器核心110，其后是双倍数据速率置位复位(set-reset，简称SR)触发器电路或锁存器120，在本文中通常称为置位复位触发器。在典型的比较器中，当时钟信号(CLK)较低时，所述比较器核心处于复位状态，并且所述比较器在时钟的上升沿执行比较，从而将电压差转换为所述比较器核心输出中的时延差。此时延差由所述SR触发器检测。
相反，所公开实施例的各方面示出了双倍数据速率比较器设备100，其用于在时钟输入(CLK)的单个周期的上升沿和下降沿期间将输入信号(IN)的电压与参考信号(REFN)进行比较。
所述双倍数据速率置位复位触发器120耦合至所述比较器核心110。在一实施例中，所述置位复位触发器120具有置位输入(S)和复位输入(R)。所述置位输入(S)连接至所述比较器核心110的正输出PN，而所述复位输入(R)连接至所述比较器核心110的负输出MN。或者，当需要反转时，所述正输出PN可以连接至所述复位输入(R)，所述负输出MN可以连接至所述置位输入(S)。所述置位复位触发器120用于在时钟(CLK)的上升沿和时钟(CLK)的下降沿期间执行置位复位操作。
图2示出了适合用作图1中所示双倍数据速率比较器设备100的所述比较器核心110的双倍数据速率比较器核心200的一实施例的示意图。在此示例中，所述双倍数据速率比较器核心200由PMOS差分级210及NMOS差分级220构成，所述PMOS差分级210具有一对PMOS晶体管Q206、Q208，所述NMOS差分级220具有一对NMOS晶体管Q210、Q212。图2中的实施例显示了所述PMOS差分级210和所述NMOS差分级220通过推挽配置连接在一起。所述推挽配置允许同时在时钟信号的上升沿和下降沿执行操作。
在一实施例中，所述双倍数据速率比较器核心200包括：第一节点(DM)，其将所述PMOS差分放大器级210的第一漏极连接至所述NMOS差分放大器级220的第一漏极；第二节点DP，其将所述PMOS差分放大器级210的第二漏极连接至所述NMOS差分放大器级220的第二漏极。
在单个时钟周期的上升沿之前，所述第一节点DM处的电压和所述第二节点DP处的电压向正电源电压VDD充电。在单个时钟周期的上升沿期间，所述第一节点DM处的电压和所述第二节点DP处的电压向负电源电压VSS放电。在单个时钟周期的下降沿期间，所述第一节点DM处的电压和所述第二节点DP处的电压向正电源电压VDD充电。
如上所述，在时钟上升沿之前，所述PMOS差分级210已将所述节点DP和DM拉近几乎到正电源电压VDD。但仍将存在与输入电压差成比例的很小的残余电压差。如果差分输入很大，则所述比较不受该失衡的影响。如果差分输入很小，则非常小的残余电压失衡对于比较的准确度而言将变得微不足道。
在时钟CLK的上升沿期间，节点DP和DM向负电源电压VSS放电，并由输入差分电压控制速率。在逆变器临界点(大约为电源电压的一半)附近，两个差分级210、220都会导致放电电流差，从而使电压-时间转换最大化。这还意味着所述双倍数据速率比较器核心200的输入失调电压是两个差分对失调量的平均值。
在时钟CLK的下降沿期间，节点DP和DM向正电源电压VDD充电，并由输入差分电压控制速率，再次引起电压-时间转换。时钟上升沿和下降沿之间的时延差之间的平衡主要由连接到差分对源的开关晶体管Q202、Q204的导通电阻设置。
如图2所示，在一实施例中，所述比较器核心200的正比较器核心输出OUTP由耦合至所述第一节点DM的CMOS逆变器214产生。所述比较器核心200的负比较器核心输出OUTM由耦合至所述第二节点DP的第二CMOS逆变器216产生。图3示出了与所述比较器核心200相关联的示例性信令波形。如图3所示，所述正比较器核心输出OUTP和所述负比较器核心输出OUTM的时序与正输入信号INP和负输入信号INM之间的电压差成比例。在一实施例中，图2中所示的正负比较器核心输入INP、INM可以连接至图1中所示的参考信号REFN和信号IN的输入。
图4示出了适合用作图1中所示的置位复位触发器120的无时钟置位复位触发器400的一个实施例。在图4的示意图中，第一SR锁存电路410与第二SR锁存电路420并联连接。在图4的示例中，所述第一SR锁存电路410与所述第二SR锁存电路420包括基于NAND的SR触发器或锁存器。在替代实施例中，所述的两套锁存电路410、420可以包括任何合适类型的SR锁存电路。
在图4的示例中，所述第一SR锁存电路410包括置位输入411和复位输入413。所述第一SR锁存电路410的所述置位输入411和所述复位输入413可以连接至所述双倍数据速率比较器核心400的相应输出PN、MN。所述第一SR锁存电路410的所述第一输入411还连接至所述置位复位电路400的所述置位输入节点S，所述第一SR锁存电路410的所述第二输入413还连接至所述置位复位电路400的所述复位输入节点R。
所述第二SR锁存电路420包括置位输入421和复位输入423。所述第二SR锁存电路420的所述置位输入421和所述复位输入423可以连接至所述双倍数据速率比较器核心400的相应输出PN、MN的反相形式。如图4所示，所述第二SR锁存电路420的所述第一输入423连接至逆变器403的输出，所述逆变器403连接在所述置位输入节点S和所述第一输入423之间。所述第二SR锁存电路420的所述第二输入421连接至逆变器405的输出，所述逆变器405连接在所述复位输入节点R和所述第二输入421之间。
所述两套锁存电路410、420可以跟在比较器核心电路的输出之后，比如上面所示的比较器核心110或比较器核心200。由于当置位和复位信号都有效时SR触发器输出会不稳定，在一实施例中，所述置位复位触发器400包括开关设备或多路复用器430。所述开关设备430用于为第三或输出SR锁存电路440选择正确的驱动信号。所述开关设备430用于选择性地将所述第一SR锁存电路410的输出412、414或所述第二SR锁存电路420的输出422、424连接至所述第三SR锁存电路440的相应输入441、443。例如，在一实施例中，所述开关设备430用于选择性地将所述第三SR锁存电路440的所述第一输入441和所述第三SR锁存电路440的所述第二输入443连接至所述第一SR锁存电路410的所述相应第一和第二输出412、414以及所述第二SR锁存电路420的所述第一和第二输出422、424。
在一实施例中，所述开关设备430由控制器450控制。当所述置位复位电路400的所述置位输入S上的信号状态与所述复位输入R上的信号状态相等时，所述控制器450用于控制所述开关设备430在输出412、414和输出422、424之间切换。
在一实施例中，所述控制器450包括四晶体管电路，所述四晶体管电路包括两个NMOS晶体管和两个PMOS晶体管，通常称为C元件。仅当S和R输入相等时，所述C元件才会更改其输出，从而以最小延迟触发所述输出SR触发器440。因此，所公开实施例的所述双倍数据速率置位复位触发器400不需要时钟来选择正确的输出。
在图4的示例中，所述控制器450具有：第一输入452，其连接至所述置位复位触发器400的所述置位S输入节点；第二输入454，其连接至所述置位复位触发器400的所述复位R节点。所述控制器450的输出456连接至所述开关设备430的切换控制输入431。
图5示出了用于在基于时间的内插ADC中的相邻比较器核心之间执行基于时间的内插的示例性两级内插器块500。所述两级内插器块500使用基于时间的双倍数据速率内插器电路或块550作为第一内插级510，其后是一个或多个逆变器电路521至527，构成第二级520。时钟信号532用于将所述基于时间的双倍数据速率内插器电路550的操作与上述双倍数据速率比较器设备100等其它设备进行同步。
可以使用一对使能信号ENU 534和ENL 536来根据需要禁用所述第一级510双倍数据速率内插器电路550和所述第二级520逆变器电路521至527。在不使用所述两级内插器块500时，所述使能信号ENU 534和ENL 536有利于，例如，降低功耗。
到所述两级内插器块500的输入信号INL、INU被应用于所述双倍数据速率内插器电路550的输入526、528。当输入INL、INU均连接至一个双倍数据速率比较器设备100的相同输出时，所述内插器块500产生参考延迟，将在下文对此作进一步讨论。以这种方式配置的内插器块可以称作复制块，因为它可复制输入信号。或者，还可以通过将每个输入INL和INU连接至不同的双倍数据速率比较器设备100来生成内插信号。
由所述第一级510中的所述双倍数据速率内插器电路550产生的内插器输出信号530用作输入来驱动所述第二级520内521至527中的每个逆变器电路。通过配置所述第二级520内的所述逆变器电路521至527产生不同的驱动强度，从而在源自不同的两级内插器块500的逆变器输出信号TI1至TI7连接在一起时引起不同程度的延迟，以此支持不同的两级内插器块500的所述第二级520中的所述逆变器电路521至527产生的逆变器输出信号TI1至TI7之间的加权平均。每个逆变器电路521至527产生的驱动强度由每个逆变器符号内的数字1、2、3或4指示，下文将对此进一步说明。
图6示出了结合所公开实施例的各方面的逆变器电路601的示例性实施例。所述逆变器电路601用于在输入信号602和其产生的输出信号604之间产生延迟。所述逆变器电路601使用一个或多个单元逆变器，命名为606-1、606-2……606-N，所有单元逆变器并联连接，以逆变和延迟所述输入信号602并产生所述输出信号604。单个单元逆变器606-1产生单个单元延迟。并联耦合N个单元逆变器606-1、606-2……606-N产生与所述逆变器电路601内并联耦合的N个单元逆变器成比例的驱动强度。为了清晰起见，使用简化的逆变器符号600来表示所述逆变器电路601，其中所述逆变器符号600包括一个数字N，指示所述逆变器电路601内并联耦合的单元逆变器606-1、606-2……606-N的数量。使用所述逆变器电路符号600描绘了所述图5中所示的逆变器电路521至527。
另外参考图7，在一实施例中，所公开实施例的基于时间的内插ADC由图1所示的两级配置构成。比较器核心和置位复位触发器均使用本文所述的双倍数据速率版本实现。如果简单性优先于准确性，则基于时间的内插器可以全部采用简单的CMOS逆变器实现。双倍数据速率操作有助于抵消部分非线性。
在图7的示例中，使用所公开实施例的基于时间的精确双倍数据速率内插器电路550执行基于时间的第一级内插。在图7的示例中，所述内插器电路550包括第一PMOS开关脚702和第二PMOS开关脚704。所述第一PMOS开关脚702和所述第二PMOS开关脚704并联连接在正电源电压VDD和所述内插器输出信号TIO 530之间。
第一NMOS开关脚706和第二NMOS开关脚708并联连接在负电源电压VSS和所述内插器输出信号TIO 530之间。控制电路720用于接收时钟信号532，并产生第一控制信号722和第二控制信号724。所述第一控制信号722通过逻辑门710和712分别耦合至所述第一和第二PMOS开关脚702、704。所述第二控制信号724通过逻辑门714和716分别耦合至所述第一和第二NMOS开关脚706、708。
在一实施例中，所述第一控制信号722用于在时钟信号CLK 532的下降沿之后禁用所述第一和第二PMOS开关脚702、704。所述第二控制信号724用于在所述时钟信号532的上升沿之后禁用所述第一和第二NMOS开关脚706、708。
所述内插器块550的所述第一PMOS开关脚702和所述第一NMOS开关脚706连接至所述第一上输入INU 528。所述内插器块550的所述第二PMOS开关脚704和所述第二NMOS开关脚708连接至所述第一下输入INL 526。
所述内插器块550的所述控制电路720用于接收一对使能信号ENU 534和ENL 536。为了提高图7所示示意图的清晰度，所述控制电路720被分成两个部分，即示意图左边的一部分和右边的另一部分，两部分均标注有数字720。去激活所述一对使能信号ENU 534和ENL536会禁用所述第一和第二PMOS开关脚702、704以及所述第一和第二NMOS开关脚706、708。在不使用所述内插器块500时，所述使能信号ENU 534和ENL 536有利于，例如，降低功耗。
所述输入INU 528和INL 526是主要的基于时间的内插输入，其将在下文对此进一步说明。在某些实施例中，所述输入INU 528和INL 526可以由比较器核心输出驱动，例如上文所述并参考图2的示例性双倍数据速率比较器核心200产生的比较器核心输出OUTM或OUTP。所述CLK 532信号选择上升沿或下降沿的内插配置。当所述基于时间的双倍数据速率内插器块550由比较器核心200驱动时，所述CLK 532可方便地与所述比较器核心200共享。CLK 532的时序对于内插ADC的操作并不关键，因为从所述时钟信号CLK 532的上升沿或下降沿到所述比较器核心200的所述输出信号OUTL、OUTP的第一个变化之间存在相当大的延迟。这种宽松的时序关系允许在所述内插器块550之前添加较弱的低功率时钟缓冲器。
图8示出了与结合所公开实施例的各方面的内插器块550的操作相关联的示例性信号波形。第一个图850示出了内插器块550的输入INL 806和INU 808，其中信号幅度或电压在向上延伸的垂直轴810上示出，时间在向右延伸的水平轴812上示出。第二个图852示出了内插器输出TIO 814，其中利用了相同的轴，使信号幅度或电压在向上延伸的垂直轴810上示出，时间在向右延伸的水平轴812上示出。
在操作中，在所述时钟信号CLK 532较低的第一时间段P1内，所述内插器输出TIO814向负电源电压VSS放电。在所述时钟信号CLK 532上升之后，上升沿内插时间段P2从所述输入信号INL 806或INU 808的最早上升沿出现的时间T1开始。在所述上升沿内插时间段P2内，最上面的NMOS开关734、736被所述时钟信号CLK 532关闭，从而禁用所述内插器550的电流吸收器部分。当一个如图8中所示的INL 806的内插输入信号在时间T1上升时，所述内插器输出TIO 814开始充电，致使所述内插器输出TIO 814的幅度以第一速率816上升。随后，当所述第二内插信号INU 808开始上升时，所述内插器输出TIO 814的充电速率增加到第二速率818。在两个充电支路(例如702和704)大小相等的实施例中，当上述示例中的所述第二内插信号INU 808开始上升时，充电速率从所述第一充电速率816加倍到所述第二充电速率818。
如上方示例所示，输出信号TIO的斜率变化802由输入信号INU或INL二者之一的第一状态变化与另一输入信号INL或INU的状态变化之间的时间差804决定或与之成比例。状态变化之间的所述时间差804在本文中称为输入信号的时序。所述斜率变化802越早出现在所述内插时间段P2内，所述输出信号TIO就会越早达到逻辑电路的跳变点，例如，该逻辑电路可以连接至所述输出TIO的CMOS逆变器电路600。
在上升沿内插时间段P2结束时，所述输出TIO 814达到正电源电压VDD。所述时钟CLK 532的下降沿开始一个下降沿内插时间段。所述下降沿内插时间段与图8所示及上文描述的上升沿内插时间段类似但是相反。在所述下降沿内插时间段内，所述内插器块500的所述PMOS开关脚702、704会被禁用，这允许所述输入信号INU 528和1NL 526控制所述内插器输出信号TIO 530的放电。
主要内插器开关晶体管726、728、730、732应以最小通道长度实现，以便最小化电容负载并最大化时序准确性。在某些实施例中，为了精确控制充电和放电电流，以下处理是有利的：在所述PMOS开关726、728和所述正电源电压VDD之间添加偏向VBP的单独的长通道电流饥饿型PMOS晶体管(未示出)，以及在所述NMOS开关730、732和所述负电源电压VSS或接地之间添加偏离VBN的类似的电流饥饿型NMOS晶体管(未示出)。这些偏置电压可以使用内部偏置电压发生器进行调节。或者，可以使用全电源电压来偏置电流饥饿型晶体管。
图9示出了结合所公开实施例的各方面的基于时间的双倍数据速率内插ADC 900的构造原理。如图9所示，基于时间的双倍数据速率内插ADC 900，在本文中也称为内插ADC，可以由多个ADC部分906构成。图9示出了完整的ADC部分906，其下方示出的相邻局部ADC部分通常用数字908表示。所述内插ADC 900使用上述双倍数据速率构建块构造。比较器核心982、980中的每一个均包括图2所示及上面所述的双倍数据速率比较器核心200。内插器块988、950、956中的每一个均包括图5所示及上面所述的基于时间的双倍数据速率内插器块500。置位复位触发器986、972、990、970、984中的每一个均包括图4所示及上面所述的无时钟置位复位触发器400。
用上述构建块构造基于时间的双倍数据速率内插ADC是基于配置所述内插器块988、950、956来创建三位两级内插器单元972、970，其中所述内插器块988、950、956中的每一个均包括准确的双倍数据速率内插器电路550，用于驱动七个加权CMOS逆变器521至527。所述内插器块950内插两个相邻比较器核心982、980的延迟。而其它内插器块988、956分别基于单个比较器核心982、980提供参考延迟。内插通过将来自相邻内插器块的输出对连接在一起来实现。
例如，所述内插器块988和950的输出对1-TI3和2-TI7、1-T12和2-TI6、1-TI1和2-TI5用于构成三位两级内插972。每一对连接的内插器块输出，例如920和922或962和964，产生连接至所述复位输入(R)974、978的相同总数的单元逆变器606。
再次参考图5中的内插器块500，输出1-TI3 920包括3个单元逆变器，输出2-TI7922包括一个单元逆变器，构成连接至所述复位输入974的总共四个单元逆变器。因此，所有置位复位触发器输入(S)(R)均将连接至四个单元逆变器。
单独的内插器块用于所述比较器核心982、980的正输出PN、PN+1和负输出MN、MN+1。所述负输出耦合至M块932，其用于驱动所述置位复位触发器986、972、970、984、990的所述复位输入(R)。所述正输出PN、PN+1耦合至P块930，其用于驱动所述置位复位触发器986、972、970、984、990的所述置位输入(S)。所述P块930与所述M块932相同，但是为了清晰起见，在图9中显示为隐藏在所述M块932后面。
如图9所示，可以通过将双倍数据速率置位复位触发器986连接至所述副本内插器块988的中心输出1-TI4来产生所述内插ADC 900的粗输出QCN+1。或者，可以通过将双倍数据速率置位复位触发器120直接耦合至所述比较器核心110的输出来获得所述粗输出QCN+1，如图1及上文描述的双倍数据速率比较器设备100中所示。
如图9所示，当多个内插ADC部分906、908耦合在一起时，在某些实施例中，理想的情况是从期望的ADC部分906选择精细输出，例如精细输出QF0N+1至QF6N+1。可以通过在来自两个最近或相邻比较器核心982、980的粗输出QCN+1、QCN之间使用异或XOR函数来实现此目的。内插ADC的粗输出QCN+1、QCN形成温度计码。因此，在某些实施例中，只需要具有不同输出状态的所述比较器核心982、980之间的内插器块精细输出。
当所述内插ADC 900用于转换缓慢变化的信号时，例如具有高过采样率的连续时间Δ∑调制器中通常就是这种情况，可以通过禁用所述内插器块988、950、956中的一部分来使用所述使能信号ENAN降低功耗。所述边界内插器部分908提供布局对称性，这将带来制造优势，同时还允许禁用未使用部分(未示出)，例如通过使用所述内插器块956上的所述使能信号ENU、ENL。
参考图9，所述双倍数据速率内插模数转换器900包括第一比较器核心980和第二比较器核心982。所述比较器核心980和982类似于本文所述的比较器核心110或200。
在一实施例中，所述双倍数据速率内插模数转换器900还包括第一两级内插器块950。所述第一两级内插器块950包括例如图5所示及本文所述的内插器块500。
再次参考图5，所述第一内插器块950的所述第一级510包括基于时间的双倍数据速率内插器电路550。所述基于时间的双倍数据速率内插器电路550用于接收第一下输入信号526和第一上输入信号528。所述内插器电路550产生内插器输出信号530。所述第一级510的内插器电路550可以按照图7所示的示意图以及上文的描述实现。
所述第一两级内插器块950的所述第二级520包括第一多个CMOS逆变器521至527。每个CMOS逆变器521至527用于接收所述内插器输出信号530并产生延迟的逆变器输出信号2-T1至2-T7。
由所述基于时间的双倍数据速率内插器电路550接收的所述第一下输入信号958连接至图9中所示的所述第一比较器核心980的负输出952或正输出966的其中之一。所述第一上输入信号960连接至所述第二比较器核心982的负输出954或正输出968中对应的一个输出。如图8所示，所述内插器输出信号530的斜率变化802与所述第一下输入信号626和所述第一上输入信号628的时序804线性相关。其中所述第一下输入信号的所述时序804是指输入信号806、808二者之一的第一状态转变与所述输入信号806、808的第二状态转变之间的时间差。
在图9所示的示例性实施例中，所述双倍数据速率内插模数转换器900包括第二两级内插器块988。所述第二两级内插器块988包括图5所示及上文描述的两级内插器块500，还包括第一级510和第二级520。在此示例中，所述第二两级内插器块988用于接收第二下输入信号924和第二上输入信号926，并产生第二多个延迟的逆变器输出信号1-T1至1-T7。
如图9所示，所述第二两级内插器块988的所述第二下输入924和所述第二上输入926均连接至所述第一比较器核心982。将所述第二内插器块988的两个输入耦合在一起于输出1-T1至1-T7处产生参考延迟。两个输入526和528连接在一起的内插器块500可以称作副本块，因为输出1-T1至1-T7可复制单个比较器核心。相反，考虑所述第一内插器块950中的情况，其中输入526和528中的每一个均耦合至不同的比较器核心，从而产生内插输出信号2-T1至2-T7。
在一实施例中，所述双倍数据速率内插模数转换器900包括多个双倍数据速率置位复位触发器电路972。所述置位复位触发器972的每个输入(S)(R)，例如置位复位触发器975的复位输入(R)974，耦合至一对输出920、922，其中输出对922包括每个内插器块950、988的一个输出。如上文所述，参考所述内插器块500，所述第一内插器块988的每个输出1-T1至1-T7由第一多个CMOS逆变器中的相应一个CMOS逆变器驱动，所述第二两级内插器块950的每个输出2-T1至2-T7由第二多个CMOS逆变器中的相应一个CMOS逆变器驱动。所述第一和第二多个CMOS逆变器中的每个CMOS逆变器包括一个或多个单元逆变器600-1……600-N，如上述示例性CMOS逆变器电路600所示。所述第一内插器块950的输出1-T1、1-T2、1-T3与所述第二内插器块988的输出2-T5、2-T6、2-T7成对连接，其中每对连接的输出1-T1和2-T5、1-T2和2-T6、1-T3和2-T7包含相同数量的单元逆变器。
例如，如图所示，所述内插器块500的输出1-T3 920包括三个单元逆变器，输出2-TI7 922包括一个单元逆变器，共产生4个耦合至所述置位复位触发器输入974的单元逆变器。类似地，所有连接的输出对1-T1和2-T5、1-T2和2-T6、1-T3和2-T7均包括四个单元逆变器。或者，可以有利地使用多于或少于四个单元逆变器，其中所有连接的输出对包括相同数量的单元逆变器。
所公开实施例的各方面用于提供一种双倍数据速率内插模数转换器。在不牺牲速度的情况下，比较器的电流消耗应尽可能低。因此，消除了比较器复位相位，以便在增加最大可实现采样率的同时节省能量。所公开实施例的所述新比较器在时钟的两个边沿上操作，这导致在基于时间的内插电路和输出置位复位触发器中也进行修改。
所公开实施例的各方面提供了一种基于时间的内插，来解决使用CMOS逆变器执行基于时间的内插中的过程相关非线性问题。所公开实施例的基于线性时间的内插可精确地求解出两个上升沿和两个下降沿的时间差。
还修改了所述置位复位触发器以比较两个上升沿和两个下降沿的时间差。在没有量化器时钟的情况下在本地选择上升沿或下降沿操作，从而降低时钟功耗。
双倍数据速率(dual-data-rate，简称DDR)ADC的剩余非线性产生具有奇偶采样点的相反极性的误差。所述误差信号可被视为奈奎斯特频率的抖动信号，可提高性能，尤其是当基于时间的内插(或折叠内插)ADC被用作一阶Delta-Sigma调制器的量化器而通常易于产生空闲音时。
因此，尽管文中已示出、描述和指出应用于本发明的示例性实施例的本发明的基本新颖特征，但应理解，所述领域的技术人员可以在不脱离本发明的精神和范围的情况下，对装置和方法的形式和细节以及装置操作进行各种省略、取代和改变。进一步地，明确希望，以大体相同的方式执行大体相同的功能以实现相同结果的那件元件的所有组合均在本发明的范围内。此外，应认识到，结合所揭示的本发明的任何形式或实施例进行展示和/或描述的结构和/或元件可作为设计选择的通用项而并入所揭示或描述或建议的任何其它形式或实施例中。因此，本发明仅受限于随附权利要求书所述的范围。

Claims (14)

1.一种双倍数据速率比较器设备(100)，其特征在于，所述双倍数据速率比较器设备(100)包括：
双倍数据速率比较器核心(110)，所述比较器核心(110)用于在所述比较器核心(110)的时钟输入(CLK)的单个时钟周期内的每个上升沿和下降沿期间将输入信号(IN)的电压与参考信号(REFN)进行比较；所述双倍数据速率比较器核心(110)包括：通过推挽配置连接在一起的PMOS差分放大器级(210)和NMOS差分放大器级(220)；第一节点(DM)，其将所述PMOS差分放大器级(210)的第一漏极连接至所述NMOS差分放大器级(220)的第一漏极；第二节点(DP)，其将所述PMOS差分放大器级(210)的第二漏极连接至所述NMOS差分放大器级(220)的第二漏极；所述PMOS差分放大器级(210)与所述NMOS差分放大器级(220)的栅极用于接收所述输入信号(IN)；及
双倍数据速率置位复位触发器电路(120)，所述置位复位触发器电路(120)包括连接至所述双倍数据速率比较器核心(110)的相应输出(PN、MN)的置位输入(S)和复位输入(R)，所述置位复位触发器电路(120)用于在所述单个时钟周期的所述上升沿和所述单个时钟周期的所述下降沿期间执行置位复位操作。
2.根据权利要求1所述的双倍数据速率比较器设备(100)，其特征在于，
在所述单个时钟周期的所述上升沿之前，所述第一节点(DM)处的电压和所述第二节点(DP)处的电压向正电源电压(VDD)充电；
在所述单个时钟周期的所述上升沿期间，所述第一节点(DM)处的电压和所述第二节点(DP)处的电压向负电源电压(VSS)放电；及
在所述单个时钟周期的所述下降沿期间，所述第一节点(DM)处的电压和所述第二节点(DP)处的电压向正电源电压(VDD)充电。
3.根据权利要求2所述的双倍数据速率比较器设备(100)，其特征在于，耦合至所述第一节点(DM)的CMOS逆变器产生所述比较器核心(110)的正比较器核心输出(OUTP)，耦合至所述第二节点(DP)的第二CMOS逆变器产生所述比较器核心(110)的负比较器核心输出(OUTM)，其中，所述正比较器核心输出(OUTP)和所述负比较器核心输出(OUTM)的时序与所述输入信号(IN)和所述参考信号(REFN)之间的电压差成比例。
4.根据权利要求1-3中任一项所述的双倍数据速率比较器设备(100)，其特征在于，所述双倍数据速率置位复位触发器电路(120)包括：
第一SR锁存电路(410)，其与第二SR锁存电路(420)并联连接；
第三SR锁存电路(440)；及
开关设备(430)，所述开关设备(430)用于选择性地将所述第一SR锁存电路(410)的输出(412、414)或所述第二SR锁存电路(420)的输出(422、424)连接至所述第三SR锁存电路(440)的相应输入(441、443)；及
控制器(450)，用于当所述置位复位触发器电路(120)的置位输入(S)上的信号状态与复位输入(R)上的信号状态相等时，控制所述开关设备(430)在所述第一SR锁存电路(410)的输出(412、414)与所述第二SR锁存电路(420)的输出(422、424)之间切换。
5.根据权利要求4所述的双倍数据速率比较器设备(100)，其特征在于，所述第一SR锁存电路(410)的置位输入(411)和复位输入(413)连接至所述双倍数据速率比较器核心(110)的相应输出(PN、MN)；所述第二SR锁存电路(420)的置位输入(421)和复位输入(423)连接至所述双倍数据速率比较器核心(110)的相应输出(PN、MN)的反相形式。
6.根据权利要求5所述的双倍数据速率比较器设备(100)，其特征在于，其中：
所述第一SR锁存电路(410)的所述置位输入(411)连接至所述置位复位触发器电路(120)的置位输入节点(S)；
所述第一SR锁存电路(410)的所述复位输入(413)连接至所述置位复位触发器电路(120)的复位输入节点(R)；
所述第二SR锁存电路(420)的所述复位输入(423)连接至第一逆变器(403)的输出，所述第一逆变器(403)连接在所述置位输入节点(S)和所述复位输入(423)之间；
所述第二SR锁存电路(420)的所述置位输入(421)连接至第二逆变器(405)的输出，所述第二逆变器(405)连接在所述复位输入节点(R)和所述置位输入(421)之间；及
所述开关设备(430)用于选择性地将所述第三SR锁存电路(440)的第一输入(441)和所述第三SR锁存电路(440)的第二输入(443)连接至所述第一SR锁存电路(410)的第一输出(412)和第二输出(414)以及所述第二SR锁存电路(420)的第一输出(422)和第二输出(424)。
7.根据权利要求5所述的双倍数据速率比较器设备(100)，其特征在于，所述控制器(450)具有：第一输入(452)，其连接至所述置位复位触发器电路(120)的所述置位输入节点(S)；第二输入(454)，其连接至所述置位复位触发器电路(120)的所述复位输入节点(R)；输出(456)，其连接至所述开关设备(430)的切换控制输入(431)。
8.一种无线接收器，其特征在于，包括根据权利要求1-7任一项所述的双倍数据速率比较器设备(100)。
9.一种双倍数据速率内插模数转换器(900)，其特征在于，包括：
第一双倍数据速率比较器核心(980)和第二双倍数据速率比较器核心(982)；及第一两级内插器块(950)，所述第一双倍数据速率比较器核心(980)或所述第二双倍数据速率比较器核心(982)包括权利要求1至7中任一项所述的双倍数据速率比较器核心(110)；
其中所述第一两级内插器块(950)包括：
第一级(510)，所述第一级(510)包括基于时间的双倍数据速率内插器块(550)，用于接收第一下输入信号(526)和第一上输入信号(528)，并产生内插器输出信号(530)；及
第二级(520)，所述第二级(520)包括第一多个CMOS逆变器(521至527)，其中，每个CMOS逆变器(521至527)用于接收所述内插器输出信号(530)并产生延迟的逆变器输出信号(2-T1至2-T7)，
其中，所述第一下输入信号(526)连接至第一双倍数据速率比较器核心(980)的负输出(952)或正输出(966)中的其中之一，所述第一上输入信号(528)连接至第二双倍数据速率比较器核心(982)的负输出(954)或正输出(968)中对应的一个输出，其中，所述内插器输出信号(530)的斜率变化(802)与所述第一下输入信号(526)和所述第一上输入信号(528)的时序(804)线性相关。
10.根据权利要求9所述的双倍数据速率内插模数转换器(900)，其特征在于，所述内插器块(550)包括：
第一PMOS开关脚(702)和第二PMOS开关脚(704)，并联连接在正电源电压(VDD)和所述内插器输出信号(530)之间；
第一NMOS开关脚(706)和第二NMOS开关脚(708)，并联连接在负电源电压(VSS)和所述内插器输出信号(530)之间；及
控制电路(720)，用于接收时钟信号(532)并产生第一控制信号(722)和第二控制信号(724)，其中所述第一控制信号(722)耦合至所述第一PMOS开关脚(702)和第二PMOS开关脚(704)，所述第二控制信号(724)耦合至所述第一NMOS开关脚(706)和第二NMOS开关脚(708)，
其中，所述第一控制信号(722)用于在所述时钟信号(532)的下降沿之后禁用所述第一和第二PMOS开关脚(702、704)；所述第二控制信号(724)用于在所述时钟信号(532)的上升沿之后禁用所述第一NMOS开关脚(706)和第二NMOS开关脚(708)。
11.根据权利要求10所述的双倍数据速率内插模数转换器(900)，其特征在于，所述内插器块(550)的所述第一PMOS开关脚(702)和所述第一NMOS开关脚(706)连接至所述第一上输入信号(528)，所述内插器块(550)的所述第二PMOS开关脚(704)和所述第二NMOS开关脚(708)连接至所述第一下输入信号(526)。
12.根据权利要求10或11中任一项所述的双倍数据速率内插模数转换器(900)，其特征在于，所述内插器块(550)的所述控制电路(720)用于接收一对使能信号(534、536)，其中去激活所述一对使能信号(534、536)会禁用所述第一PMOS开关脚(702)和第二PMOS开关脚(704)以及所述第一NMOS开关脚(706)和第二NMOS开关脚(708)。
13.根据权利要求11中所述的双倍数据速率内插模数转换器(900)，其特征在于，还包括：第二两级内插器块(988)，所述第二两级内插器块包括所述第一级(510)和所述第二级(520)，所述第二两级内插器块(956、988)用于接收第二下输入信号(924)和第二上输入信号(926)，并产生第二多个延迟的逆变器输出(1-T1至1-T7)，
其中，所述第二下输入信号(924)和所述第二上输入信号(926)连接至所述第一双倍数据速率比较器核心(982)的相同输出，及
其中，由所述第一两级内插器块(950)产生的第一延迟的逆变器输出耦合至由所述第二两级内插器块(988)产生的第二延迟的内插器输出。
14.根据权利要求13所述的双倍数据速率内插模数转换器(900)，其特征在于，还包括多个双倍数据速率置位复位触发器电路(970)，其中所述第二多个延迟的逆变器输出(1-T1至1-T7)由第二多个CMOS逆变器(521至527)产生，
其中，所述第一多个CMOS逆变器和所述第二多个CMOS逆变器中的每个CMOS逆变器(521至527)包括一个或多个单元逆变器(606-1、606-2……606-N)，及
其中，所述多个置位复位触发器电路(970)中的置位复位触发器电路连接至所述第一多个CMOS逆变器电路中的一个CMOS逆变器(922)和所述第二多个CMOS逆变器电路中的一个CMOS逆变器(920)，其中相同数量的单元逆变器(606-1、606-2……606-N)连接至每个置位复位触发器电路。
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