CN116153362B - 读取等待时间计数器延迟反馈方法、延迟反馈存储结构 - Google Patents

Abstract

本发明公开了一种读取等待时间计数器延迟反馈方法和据此方法的延迟反馈存储结构，该方法和结构用于实现指令缓存器输入指针和输出指针之间延迟时间的反馈，所述方法包括：配置一编码电路的步骤，该编码电路被配置为：由输出时钟信号触发循环计数，包含多路输出，以及，通过编码电路的各路输出将输出指针编码后输出；对编码电路的各路输出分别按照延迟时间进行延迟的步骤；配置至少一路译码电路的步骤，该译码电路被配置为：将所述编码电路经延迟后的各路输出按照预设顺次组合以形成所述输入指针，根据此方法和结构，能够减少输入输出指针间延迟线数量，节省芯片版图设计面积，优化读取等待时间计数器实现方法。

Description

读取等待时间计数器延迟反馈方法、延迟反馈存储结构

技术领域

本发明涉及存储器芯片设计技术领域，具体地说，涉及半导体存储存储器中为实现固定读取等待时间而设计的存储结构读取等待时间延迟反馈方法，本发明还涉及基于读取等待延迟反馈方法设计的延迟反馈存储结构。

背景技术

以动态随机存取存储器为例，数据的一次读取过程，可以大致地概括为需要经历如下的步骤：

Step1：控制器向动态随机存取存储器（dram）发出读取数据的指令；

Step2：随机存取存储器对数据存储阵列中的数据进行读取；

Step3：读取后的数据被发送并出现在数据输入输出（DQ）引脚上。

而实际读取过程中，控制器向dram发送的多为连续的读取指令，这些连续的读取指令会被指令缓存器（CMD-FIFO）暂存，且按照发出的顺次逐个执行，同时在存储阵列中，会按照读取指令的执行不断地从存储器中读取出数据。考虑到在每次读取操作中，读取指令传输和/或处理的时间，以及读取数据的长度、数据发送的时间等可能各不相同，自然就有必要让读取指令和其所需读取的数据能够实现一一对应，以期保证数据读取的准确性。

继续参看上述过程中，事实上，由于内存需要耗时对存储阵列进行访问，因此自控制器发出读取指令，至数据最终出现在输入输出引脚上，这之间本就存在一个很短的物理时间间隔。换句话，存储阵列中的数据的读取，需要经历一个等待时间。现有技术在此基础上，通过对该物理时间间隔的延长，实现了数据读取指令的固定等待时间，也即读取等待时间（CAS Latency）。

具体地说，图1为示意图，示出了读取等待时间的时序关系，图中包含了两条时钟信号，分别为外部时钟信号（VCLK），和数据时钟信号（DQS），以及两条总线，分别指令总线（CMD）和数据总线（Data）。参看图1，指令READ是控制器向随机存取存储器发送的连续读取指令中的一条，其期望从存储阵列中读取一条由{D₀至D₇}构成的连续数据。在dram收到READ指令（也即外部时钟信号的第二个上升沿信号到来时），至数据D₀出现在数据总线上（也即数据时钟信号的第八个上升沿信号到来时），这之间存在一个时间间隔，如图中曲线所示。

现有技术对这个时间间隔按照时钟周期的整数倍进行延长，也即是latency延迟。具体是例如，当读取等待时间设置为是五个时钟周期时，则在获得与外部时钟同步的任意读指令之后，所期望读取数据中的第一数据（D₀）在五个时钟周期后与外部时钟同步地输出。换言之，对于任何一个读取指令，都延迟五个时钟脉冲后输出数据。实际上，读取等待时间latency的时长设置，也即可以被视为是时钟周期的整数倍，例如回看图1，在dram收到READ指令至数据D₀出现在数据总线上，从两时钟的第二个到第八个上升沿信号之间，经历了时长为整数个时钟周期的读取等待时间。而对这个等待时间进行计数的设备就被称为读取等待时间计数器（latency counter）。在读取等待时间计数器的基础上，为实现前述的所述固定的读取等待时间，命令缓存器将接受到的读取指令进行暂存，并按照固定的读取等待时间（换句话说，是计数器的固定计数）后将其送出。

现有技术利用等待时间计数器采用的具体做法是，为介于输出指针和输入指针之间的一个指针地址配置一条延迟线，该条延迟线的延迟由读取等待时间计数器来控制。继而，可以设想，基于现有的上述配置方式，当输入和输出指针之间包含多个指针地址时，则需要为每一组输入和输出指针分别配置延迟线，且这些延迟线之间都必须满足固定的读取等待延迟，才能实现数据传输的及时和准确。不难看出，该方式存在如下的技术问题：

1）随着输入和输出指针内指针地址数量的扩充，则相应地需要配置更多的延迟线来实现指针之间的延迟，而这势必导致芯片版图的臃肿；

2）随着延迟线的增加，保持各延迟线间固定的读取等待时间又极容易导致某两组或者某几组指针地址间的延迟配置出现失配，这种对延迟失配的敏感性，无疑增大了芯片版图设计复杂度和难度。

因此，应当对现有技术进行改进，以解决读取等待时间计数器实现中存在的上述技术问题。

发明内容

针对现有技术的不足，本发明至少解决上述技术问题提供了一种能够减少输入输出指针间延迟线数量，节省芯片版图设计面积，优化读取等待时间计数器实现方法的读取等待时间计数器延迟反馈方法，以及基于该方法的延迟反馈存储结构。

为解决以上技术问题，本发明的第一方面，是采取了一种读取等待时间计数器延迟反馈方法，该方法用于实现指令缓存器输入指针和输出指针之间延迟时间的反馈，其中，所述延迟反馈方法包括如下步骤：配置一编码电路的步骤，该编码电路被配置为：由输出时钟信号触发循环计数，包含多路输出，以及，通过所述编码电路的各路输出将所述输出指针编码后输出；对所述编码电路的各路输出分别按照所述延迟时间进行延迟的步骤；配置至少一路译码电路的步骤，该译码电路被配置为：将所述编码电路经延迟后的各路输出按照预设顺次组合以形成所述输入指针。

作为本发明第一方面的一种优选的方式，其中，通过所述编码电路的各路输出将所述输出指针编码后输出的步骤中，编码输出的步骤具体为对所述编码电路的各路输出进行编码后输出，或，对所述编码电路的各路输出进行编码再转码后输出的步骤。

优选的是，其中，所述编码电路还被配置为：多个计数单元组合以形成的多级计数器结构，则所述计数器结构被具体配置为，根据指针地址的位数m，确定所述计数器结构的位数n，其中，m与n之间满足，对所述计数器结构的n位进行编码满足指针地址位数m的需求；所述计数器结构中的至少一个计数单元被配置为通过输出时钟信号触发循环计数，并包括至少一个输入端和互补的两个输出端，以及，根据所述编码电路的转码和/或编码方式，配置所述计数器结构中各级触发器的输入和输出关系，以构成所述编码电路。

进一步优选地，其中，对所述计数器结构的各路输出进行延迟后顺次组合以形成输入指针的步骤，还包括：根据所述编码电路的转码和/或编码方式，配置译码电路，对所述计数器结构的输出进行译码的步骤。

更进一步优选地，其中，所述计数单元为加法计数器或减法计数器。

再进一步优选地，其中，所述配置计数器结构中各级触发器输入和输出关系的步骤具体为：首级计数单元被配置为：通过输出时钟信号触发计数，触发时，其输入端将数据传输至输出端，其互补输出端的输出作为其输入端的输入，并且，其输出端或互补输出端的输出作为下级计数单元的触发时钟信号；非首级计数单元配置为通过前级计数单元的输出端或互补输出端的输出信号触发计数。

还进一步优选地，其中，所述配置计数器结构中各级触发器的输入和输出关系的步骤具体为：每一所述计数单元都通过输出时钟信号触发循环计数：任一的非首级计数单元的输入，由其输出端的输出、和其的各个前级计数单元的输出组合得到。

又优选地，其中，对所述编码电路的各路输出按照所述延迟时间进行延迟的步骤为：对所述编码电路中计数器结构的各路输出，按照延迟时间进行延迟后输出至所述译码电路，所述延迟时间tFB满足：

tFB=tRCV+tOCD，

其中，tRCV为所述指令缓存器前级接收放大器的延迟时间，tOCD为所述指令缓存器后级离线驱动器的延迟时间。

优选地，其中，对所述编码电路的各路输出进行编码再转码后输出的步骤中，将所述编码电路的输出线转码为格雷码。

还进一步优选地，其中，所述将所述编码电路经延迟后的各路输出顺次组合以形成所述输入指针的步骤具体为：按照所述编码电路的编码和/或转码方式，及各路输出的输出顺序，对编码电路的输出进行译码，并组合形成输入指针。

本发明的另一方面，是提供一种延迟反馈存储结构，其中，该结构为形成在半导体基板上的用户定义电路和嵌入式存储电路组合形成的电路结构，并接至一由输出时钟信号控制的处理器，所述延迟反馈存储结构包括：分别由处理器控制的延迟锁相环路和指令数据缓存回路，所述延迟锁相环路将外部时钟信号与所述输出时钟信号进行同步，指令数据缓存回路顺次包括接收放大器、指令缓存器、数据缓存器，以及离线驱动器，其中，指令缓存器的输入指针和输出指针之间配置有延迟复制电路和读取等待时间计数器，并按照前述方法配置所述读取等待时间计数器的延迟反馈电路。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：

1、读取等待时间计数器芯片系统下，从时钟域的角度来说，指令缓存器的输入指针在先输出指针在后，输入指针是与放大时钟信号同步，输出指针是与输出时钟信号同步的，已知晓，将输出时钟信号延迟tFB（tRCV+tOCD）即可得到放大时钟信号，那么可推知，将输出指针同样延迟tFB时间即可得到输入指针；

2、根据输入和输出指针的上述关系，配置一个由外部时钟信号触发的编码电路，以及一个对编码电路的输出进行译码的译码电路，编码电路对输出指针地址进行编码，编码后的结果延迟输出，再由译码电路进行重组得到输入指针，这样，由于对指针地址进行了编码，从而减少了系统所需的延迟线的数量；

3、在编码电路中，配置一多级计数器结构，将计数器结构内触发器的计数编码后输出，基于此，进一步可以根据编码方式、地址位数等的不同，调整计数器结构中触发器的个数，及其输入输出的对应关系，以满足多种电路设计需要，提升编码和电路设计灵活性；

4、在一些较佳实施例中，将计数器结构的各路输出编码转码为格雷码后，再延迟输出，利用格雷码的特性，增强编码的稳定性和电路的可靠性。

附图说明

图1为示意图，示出了读取等待时间的时序关系；

图2为示意图，示出了读取等待时间计数器芯片系统的框架结构；

图3为示意图，示出了延时反馈的时序图；

图4为时序图，示出了输出指针和输入指针的时序波形；

图5为等效电路图，示出了本发明实施例一中所述的编码电路的电路结构；

图6为等效电路图，示出了本发明实施例二中所述的编码电路的电路结构；

图7为示意图，示出了实施例二所示结构的编码时序图；

图8为示意图，示出了实施例二中的输入指针的译码电路图；

图9为等效电路图，示出了本发明实施例三中所述的编码电路的结构；

图10为示意图，示出了实施例三所示结构的编码波形图；

图11为示意图，示出了实施例三中的输入指针的译码电路图；

图12为等效电路图，示出了本发明实施例四中一种编码电路的电路结构；

图13为等效电路图，示出了本发明实施例四中另一种编码电路的电路结构。

具体实施方式

首先参看图2，图2为示意图，示出了读取等待时间计数器芯片系统的框架结构。如图所示，图中阴影框体框选的部分也即读取等待时间计数器（latency counter）的芯片系统，该芯片系统结构与处理器（CPU）连接，实现时钟信号（CLK）、数据时钟信号（DQS）、指令（CMD）和数据（data）的传输和交互。按照图2所展示的架构，芯片系统包括处理时钟信号的延迟锁相环路，和处理指令和数据的指令数据缓存回路，图2中的箭头示出了所述信号、指令等的传输方向。先说指令数据缓存回路，按照附图所展示的方向，定义指令数据缓存回路自接收指令至读取数据的方向为正向方向，则按照正向方向，指令数据缓存回路依次包括第一接收放大器（RCV1）、指令缓存器（CMD-FIFO）、数据缓存器（data-FIFO）以及第一离线驱动器（OCD1）。再看延迟锁相环路，同样，定义延迟锁相环路自外部时钟CLK至数据时钟DQS的方向为正向方向，则按照该方向，延迟锁相回路内顺次包括第二接收放大器（RCV2）、延迟锁相回路（DLL）、第二离线驱动器（OCD2）。这其中，位于指令缓存器（CMD-FIFO）的输入指针（input pointer）至输出指针（output pointer）之间，还配置有延迟复制电路（Replica）和读取等待时间计数器（latency counter），延迟复制电路（Replica）的作用是复制逻辑电路的真实延迟，读取等待时间计数器（latency counter）根据自身计数，发送指令至指令缓存器（CMD-FIFO）。

以一次读取操作举例。先说指令方面，参照图2展示的读取等待时间计数器芯片系统中的指令数据缓存回路，第一接收放大器（RCV1）接收外部发送的指令信号，该指令信号被接收后经放大恢复为数字信号，并发送至指令缓存器（CMD-FIFO）中。指令缓存器（CMD-FIFO）的输入指针（input pointer）用于存储当前的读指令，当该次读取指令到达指令缓存器的输入指针（input pointer）时，指令缓存器（CMD-FIFO）将该次读取指令暂存，与此同时，读取等待时间计数器工作计数，并按照固定延迟时间，向指令缓存器（CMD-FIFO）的输出指针（output pointer）发送信号，使指令缓存器向数据缓存器（data-FIFO）发送该次读取指令，以将与该次读取指令对应的数据从数据缓存器中读取出来。随后，离线驱动器提供驱动，将信号发送至芯片外部。

再看时钟方面。参照图2展示的延迟锁相环路，先说延迟锁相环路的输入侧。该次读取指令是来自外部时钟信号，则在图2所示的系统框架下，外部时钟信号（VCLK）经过第二接收放大器（RCV2）接收放大后，被其恢复成数字信号，得到经接收放大后的时钟CLK2D，并输入至延迟锁相回路（DLL）。可以看出，在芯片的内部，接收放大时钟信号CLK2D是由外部时钟信号VCLK经过第二接收放大器（RCV2）后产生的，也即放大后的时钟信号CLK2D与外部时钟信号VCLK之间相差第二接受放大器的延迟（Trcv2）。再看延迟锁相环路的输出侧，将延迟锁相回路（DLL）输出的时钟信号定义为DCLK，同样，芯片内，输出时钟信号DCLK经过第二离线驱动器的延迟（Tocd2）后得到数据时钟信号（DQS）。而延迟锁相回路（DLL）的作用，就是实现外部时钟信号VCLK与数据时钟信号DQS，这两个属于不同时钟域的信号对齐。

还看图2，一条指令的传输，先后经过了第一接收放大器、指令缓存器和第一离线驱动器，也即是说，指令的传输延迟至少包括了第一接收放大器的延迟（Trcv₁）、第一离线驱动器的延迟（Tocd₁），以及指令缓存器的输入指针和输出指针之间的延迟。结合前述的指令信号和时钟两个方面，可以看出，对于一次读取指令的执行，包括了两个方面：

a）外部时钟上存在顺次执行的多个读指令；

b）读取指令需要在命令缓存器内暂存，而读取等待时间计数器的作用，就是对读取指令在命令缓存器内暂存的具体时间进行计时，并当其计数达到指定数值时反馈；

由于延迟锁相环路和指令数据缓存回路都分别包含一个接收放大器和一个离线驱动器，而通常认为，两接收放大器间的延迟彼此相同，两离线驱动器间的延迟彼此相同，读取等待时间计数器到达指定数值时的反馈，实际是给予指令缓存器一个时间上的反馈，为了便于下文说明，定义该反馈时间为tFB。

再来说输入和输出指针。对于任意的指令，系统为其分配一输入指针为n，为便于说明，将该输入指针标识为input<n>，则该指令会被输入指针n存入指令缓存器中，那么会相应地要求，该指令必须由输出指针n输出，标识为output<n>。若将指针比作地址，那么也可以说成，指令发送后被分配并输入至某地址后，为保证指令正确，会要求该指令必须也由该地址输出。而指令被输入至其被输出之间，就存在了时间间隔。前述的读取等待时间计数器所计数的反馈时间tFB，正是用来对指令处理的这个时间间隔进行配置，以控制这个时间间隔在数据读取的过程中总是固定的。继而处理延迟的配置实质上就转化为对指令缓存器的输入和输出指针之间的延迟配置。

那么接下来的问题，也即是如何确定读取等待时间计数器的计数。结合上述的等待时间计数器的芯片框架结构和内部时钟同步关系并继续参看图2。指令缓存器的输入指针（input pointer）应当是与外部时钟信号以及放大时钟信号CLK2D同步，而输出指针（output pointer）应当与输出时钟信号DCLK同步，但是，外部时钟信号VCLK与数据时钟信号DQS分别属于不同的时钟域。

参看图3，图3为示意图，示出了延时反馈的时序图。如图3所示，外部时钟信号VCLK和数据时钟信号DQS对齐。在放大时钟信号CLK2D上，两个相同的指针地址之间相差整数个时钟周期。例如，输入指针input<0>和下一个输入指针input<0>之间相差了固定时钟周期。可另一方面，自同一个指针地址的输入指针到输出指针之间的时间延迟是与频率相关。

现有技术已经知晓，根据DLL的锁定环路，在相同地址的输出指针和下一个循环的输入指针之间存在固定的时间关系，则以该时间作为前述的反馈时间tFB，反馈时间tFB满足：

tFB=tRCV+tOCD；

并且，该时间不随频率的变化而变化。输出指针和输入指针之间的时序波形可参看图4，再参看图4，图4为时序图，示出了输出指针和输入指针的时序波形。利用如图所示的特性，现有技术下，将输出时钟信号DCLK延迟tFB的时间即可得到放大时钟信号CLK2D,从而，将输出指针延迟tFB=tRCV+tOCD的时间也即可得到输入指针，以实现多个读取命令在放大时钟信号CLK2D的时钟域上实现固定时钟周期的读取等待时间。

继续参看图4，图中对于一个包含八位指针地址的延迟时间配置时，采用了八条延迟线来实现，每一条延迟线分别对应八位指针地址中的一位，并都按照反馈时间tFB保持输入指针和输出指针之间的延迟时间。如背景技术所述，延迟线的现有配置方式，延迟线对芯片工艺波动、版图失配更加敏感，增加了芯片涉及的复杂度和难度之外，设计版图的面积也随之变得臃肿。本发明的较佳实施例解决上述技术问题的思路在于：

一、以共享延迟线的方式，减少相同位数的指针地址下所需的延迟线的数量；

二、基于思路一，进一步地是对指针地址进行二进制编码，通过编码和转码的方式，以根据输出指针编码得到输入指针。

先说改进思路的第一个方面。基于前述，将输出指针延迟tFB=tRCV+tOCD的时间也即可得到输入指针，本发明的较佳实施例根据该关系，采用对输出指针进行编码的方式，以得到输入指针。具体地说，需要先配置一个多级触发器构成的n位计数器结构，由于输出指针是与输出时钟信号DCLK对应，且需要保持输出和输入指针的同步，则产生编码的该计数器结构也同样需要以输出时钟好DCLK作为触发。这样当DCLK的上升沿到来时，计数器结构对输出指针编码转换为n位的二进制编码，接着对n位计数器结构的各路输出进行延迟输出。关于计数器结构的位数，或者说选用的触发器的数量，在本发明的该较佳实施例中，是基于输出指针指针地址的位数，对计数器结构的位数进行配置。例如，指针地址位数为八位时，配置一个三位的计数器结构，该计数器结构是由三级触发器组合以构成；指针地址位数为十六位时，配置一个四位的计数器结构，由四级触发器组合以构成。应当理解，计数器结构的位数与指针地址位数之间存在对应的关系是，在二进制编码的过程中，计数器结构的位数能够满足最大指针地址位数的编码需求。基于该结构，一个n位的计数器结构，可以用来表示位的指针地址，这样，对于输出指针到输入指针之间的延迟线，就由/>根减少为n根。

再说改进思路的第二方面。对输出指针编码得到的一组n位的二进制编码，则还需要对这些编码进行组合，以得到输入指针。例如，配置一组编码电路和译码电路，编码电路包含上述的多级计数器结构，并按照一定的编码规则配置计数器结构中触发器的输入端和各个输出端，那么译码电路则是按照相同的编码方式对计数器结构的各路输出进行解译，并按照编码电路的输出顺序对其的各路输出按照顺序进行重组，即可得到输入指针地址。

在该编码过程中，理论上，可以将输出指针的地址延迟后直接作为输入指针。但，考虑到编码的稳定性，降低误码率，在本发明的改进思路还包括第三方面，也即，对计数器结构的各路输出进行转码后再解码的方式，以显著提高编码稳定性。

下面将参考附图来描述本发明所述的一种读取等待时间计数器延迟反馈方法、延迟反馈存储结构的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

实施例一

在本发明的实施例一中，提供了一种读取等待时间计数器的配置结构，该读取等待时间计数器被用于在存储器（尤其是dram中）读取操作中指令的CAS等待时间进行计数。参看图5，图5为等效电路图，示出了本发明实施例一中所述的编码电路的电路结构。实施例一中仍然设定输入和输出指针地址的长度为8位，并配置一由三级触发器构成的计数器结构，以及基于该计数器结构配置编码电路，和相应的译码电路。

实施例一中，选用了三个D触发器，按照图5展示的方向，将触发器按照自上而下定义为第一至第三触发器（DFF1-DFF3）。D触发器包括一个时钟端，一个输入端（D），以及两个互补的输出端（分别为输出端Q和互补输出端Q(——)），当时钟信号到来时，其输入端D的数据会被发送至输出端Q，同时其互补输出端会输出输出端Q的互补值。

继续参看图5，第一触发器（DFF1）作为多级计数器结构中的首级触发器，以输出时钟信号（DCLK）触发循环计数。其输入端D被接至互补输出端，也即，当时钟信号的时钟沿到来时，计数器的状态会产生跳变。例如，若计数器的初始状态是0，则当输出时钟信号的一个上升沿到来时，计数器就会从0跳变为1，初始状态是1的情况同理。第二触发器（DFF2）和第三触发器（DFF3）的输入端D同样被接至其各自的互补输出端，但与第一触发器（DFF1）不同的是，第二和第三触发器的时钟端，分别为其前级触发器的互补输出端的输出，也即，第二触发器（DFF2）以第一触发器（DFF1）的互补输出端的输出为时钟信号，第三触发器（DFF3）以第二触发器（DFF2）的互补输出端的输出为时钟信号。从图上可以看出，三个触发器构成的三级计数器结构包括三路输出，每一路输出对应计数器的一个状态值，三路输出组合就构成了一个三位的二进制码，可以对应一个指针地址。在该较佳实施例中，设定三个触发器的初始状态都为0，当输出时钟的第一个上升沿到来时，第一触发器（DFF1）的状态跳变为1，而此时第二和第三触发器无触发信号，保持初始状态，则在该时刻，该计数器结构输出的二进制编码为001。当输出时钟的第二个上升沿到来时，此时第一触发器（DFF1）的状态跳变为0，第二触发器（DFF2）跳变为1，第三触发器（DFF3）保持初始状态，则此时，计数器结构输出的二进制编码为010。后续时钟上升沿可据此类推。

这样，也就将输出指针编码成了一个二进制码。接着，计数器结构的每一路输出又配置一条延迟线，从而形成了三个信号，分别为output<0>、output<1>、output<2>。而译码电路的作用，就是根据编码电路的输出顺序，对output<0>、output<1>、output<2>进行重组。在该较佳实施例中，译码电路被配置为将三路输出output<0>、output<1>、output<2>形成的二进制编码组合，形成输入指针。

实施例二

在实施例一中，计数器结构输出的二进制编码经过延迟后传输至译码电路侧组合形成输入指针，但事实上，二进制码在传输过程中仍然存在编码稳定性和电路可靠性方面的问题。因此，在本发明的实施例二中，在实施例一的基础上进行了进一步改进。

回顾前述的本发明改进思路的第三方面，也即，对计数器结构的各路输出进行转码后再解码的方式，以显著提高编码稳定性。在该实施例中，对计数器结构的三路输出进行转码为格雷码输出。参看图6，图6为等效电路图，示出了本发明实施例二中的编码电路的电路结构。对比图5可以看出，实施例二中的计数器结构与实施例一中相同，区别在于，实施例二中计数器结构的三路输出并非直接经延迟后输出。

具体地说，根据格雷码的特性，参看图6，第一触发器（DFF1）的输出端Q的输出，和第二触发器（DFF2）的输出端Q的输出经过异或门输出，构成了output<0>,；同时，第二触发器（DFF2）的输出端Q的输出，又和第三触发器（DFF3）的输出端Q的输出经过异或门后输出，构成了output<1>，而第三触发器的输出端Q的输出作为output<2>，这样，就将计数器结构输出的三位二进制码，转码为格雷码输出。格雷码相邻码组间的码距保持为1，从而计数器结构的三位输出转为格雷码输出能够显著提高电路的可靠性和稳定性。参看图7，图7为示意图，示出了实施例二所示结构的编码时序图。可以看出，在该较佳实施例中，三位格雷码000与output<0>对应， 001与output<1>对应，以此类推。

相较于实施例一，既然实施例二改进了编码电路的编码/转码方式，则其译码电路也需要适应性地改进。译码电路需要根据编码电路的编码或转码方式，对其输出进行重组。在实施例二中，由于编码电路将计数器输出的二进制码转为了格雷码，则译码电路需要对格雷码进行译码。参看图8，图8为示意图，示出了实施例二中的输入指针的译码电路图。

在八位指针地址的实施例中，输入指针也同样为八位，对于输入指针的重组，如图所示，需要八路译码电路，每一路分别用与一组output<0>、output<1>、output<2>译码至一位input<n>的实现。对每一路译码电路的配置，是根据格雷码的编码和计数器结构的输出顺序，选择将output<0>、output<1>、output<2>经过逻辑非门后通过与门后输出。如图8，input<0>是由经转码后的output<2>和output<1>取反后，再和output<0>进行逻辑与得到。例如，在输出时钟的第一个上升沿到来时，计数器结构的三路输出构成一个三位的二进制码001，对该二进制码转码为格雷码后延时输出得到output<0>、output<1>、output<2>分别为1、0、0。按照图中所示的方式，output<2>和output<1>取反后分别为1、1，此时的output<0>、output<1>、output<2>经过逻辑与后输出的input<0>为0。最后按照图7所示的电路译码得到input<0>至input<7>，再按照译码顺序对input<0>至input<7>重组得到输入指针。

实施例三

实施例一和实施例二中，计数器结构中选用的都为加法计数器，而本发明的较佳实施例，也可以在加法计数器和减法计数器中进行选择。加法计数器是从000至111的递增过程，而减法计数器为与加法计数器相反的过程。实施例三，即对减法计数器进行举例。

仍以指针地址为八位进行举例。参看图9，图9为等效电路图，示出了本发明实施例三中的编码电路的结构，图10为示意图，示出了实施例三所示结构的编码波形图。比较图6和图9可知，实施例三和实施例二，在计数器结构部分的区别在于，第二触发器（DFF2）是以第一触发器（DFF1）的输出端Q的输出为时钟触发，而第三触发器（DFF3）是以第一触发器（DFF2）的输出端Q的输出为时钟触发。减法计数器是自111至000的递减过程，则相应的，在设计时，与加法计数器相反的，将三位二进制码111与output<0>对应，二进制码110与output<1>对应，以此类推。

同样，基于减法计数器的编码电路和波形图，其译码电路也需要相应的修改。参看图11，图11为示意图，示出了实施例三中的输入指针的译码电路图。

实施例四

基于前述的读取等待时间计数器延迟反馈方法及计数器结构，在该较佳实施例中，提供了一种延迟反馈存储结构。该结构为形成在半导体基板上的用户定义电路和嵌入式存储电路组合形成的电路结构，并接至一由输出时钟信号控制的处理器，延迟反馈存储结构包括：分别由处理器控制的延迟锁相环路和指令数据缓存回路，延迟锁相环路将输出时钟信号与输出时钟进行同步，指令数据缓存回路顺次包括接收放大器、指令缓存器、数据缓存器，以及离线驱动器，其中，指令缓存器的输入指针和输出指针之间配置有延迟复制电路和读取等待时间计数器，该读取等待时间计数器内包括前述实施例中记载的编码电路和译码电路。

编码电路中，可以基于前述实施例的思路，根据设计要求，对计数器结构中的触发器输入、输出进行调整，具体配置时，可根据需要调整如下内容：

1）根据指针地址位数，确定计数器结构选用的触发器的数量。在一些极端实施例中，也可以选择一块触发器来对两位指针地址进行编码，本发明的较佳实施例中不应当受到构成计数器结构的触发器数量的限制；

2）不论触发器的数量多少，都可以按照实施例一到实施例三中的方式，对触发器的输入端和输出端进行配置，这其中，可以如实施例一至三那样，将多级计数器结构中的首级触发器的时钟端配置为通过输出时钟DCLK触发，其他非首级触发器的时钟端配置为通过前级触发器的输出端或者互补输出端的输出作为时钟。也可以是将多级计数器单元中的每一级触发器都配置为通过输出时钟DCLK触发。参看图12，图12为等效电路图，示出了本发明实施例四中一种编码电路的电路结构。如图所示，在该较佳实施例中，计数器结构中三个触发器均是由输出时钟DCLK的上升沿触发，其中，第二触发器（DFF2）的输入信号由第一触发器（DFF1）和第二触发器（DFF2）的输出经过逻辑门异或获得，而第三触发器（DFF3）的输出信号由第一触发器（DFF1）和第二触发器（DFF2）的输出经过与非门，再与第三触发器（DFF3）的输出做异或获得，同样，与实施例一至三一致，将计数器结构的前两路输出通过异或门转码并经过tFB的延迟后得到OUT<2>，OUT<1>和OUT<0>。

3）在实施例二和三中，计数器结构的输出是先编码为二进制码，再转码为格雷码，而在其他较佳实施例中，也可以直接将计数器结构的输出编码为格雷码，再经过延迟后输出。图13为等效电路图，示出了本发明实施例四中另一种编码电路的电路结构，如图所示，计数器结构中，每级触发器都通过输出时钟信号DCLK触发。第一触发器（DFF1）的输入为第三触发器（DFF3）输出端Q的输出，与第二触发器（DFF2）输出端Q的输出经过同或门获得。第一触发器（DFF1）输出端Q的输出，与第三触发器（DFF3）互补输出端的输出通过逻辑与，第一触发器（DFF1）的互补输出端的输出，与第二触发器（DFF2）输出端的输出经过逻辑与，两者结果再经过逻辑或作为第二触发器（DFF2）和第三触发器（DFF3）输入端的输入。从而实现了将计数器结构的输出直接编码为格雷码后延迟输出；

综上可以看出，在本发明的其他较佳实施例中，在确定指针和编码规则的前提下，可以对计数器结构中触发器的输入输出关系进行调整，以适应不同的电路设计需求。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种读取等待时间计数器延迟反馈方法，该方法用于实现指令缓存器输入指针和输出指针之间延迟时间的反馈，其中，所述延迟反馈方法包括如下步骤：

配置一编码电路的步骤，该编码电路被配置为：由输出时钟信号触发循环计数，包含多路输出，以及，通过所述编码电路的各路输出将所述输出指针编码后输出，或编码再转码后输出；所述编码电路还被配置为：多个计数单元组合以形成的多级计数器结构，根据所述编码电路的转码和/或编码方式，配置所述计数器结构中各级触发器的输入和输出关系；

对所述编码电路的各路输出分别按照所述延迟时间进行延迟的步骤；

配置至少一路译码电路的步骤，该译码电路被配置为：将所述编码电路经延迟后的各路输出按照预设顺次组合以形成所述输入指针。

2.根据权利要求1所述的读取等待时间计数器延迟反馈方法，其中，所述计数器结构被具体配置为，

根据指针地址的位数m，确定所述计数器结构的位数n，其中，m与n之间满足，对所述计数器结构的n位进行编码满足指针地址位数m的需求；

所述计数器结构中的至少一个计数单元被配置为通过输出时钟信号触发循环计数，并包括至少一个输入端和互补的两个输出端，以及，

根据所述编码电路的转码和/或编码方式，配置所述计数器结构中各级触发器的输入和输出关系，以构成所述编码电路。

3.根据权利要求2所述的读取等待时间计数器延迟反馈方法，其中，对所述计数器结构的各路输出进行延迟后顺次组合以形成输入指针的步骤，还包括：

根据所述编码电路的转码和/或编码方式，配置译码电路，对所述计数器结构的输出进行译码的步骤。

4.根据权利要求3所述的读取等待时间计数器延迟反馈方法，其中，所述计数单元为加法计数器或减法计数器。

5.根据权利要求4所述的读取等待时间计数器延迟反馈方法，其中，所述配置所述计数器结构中各级触发器输入和输出关系的步骤具体为：

首级计数单元被配置为：通过输出时钟信号触发计数，触发时，其输入端将数据传输至输出端，其互补输出端的输出作为其输入端的输入，并且，其输出端或互补输出端的输出作为下级计数单元的触发时钟信号；

非首级计数单元配置为通过前级计数单元的输出端或互补输出端的输出信号触发计数。

6.根据权利要求4所述的读取等待时间计数器延迟反馈方法，其中，所述配置所述计数器结构中各级触发器的输入和输出关系的步骤具体为：

每一所述计数单元都通过输出时钟信号触发循环计数：

任一的非首级计数单元的输入，由其输出端的输出、和其的各个前级计数单元的输出组合得到。

7.根据权利要求5或6所述的读取等待时间计数器延迟反馈方法，其中，对所述编码电路的各路输出按照所述延迟时间进行延迟的步骤为：

对所述编码电路中计数器结构的各路输出，按照延迟时间进行延迟后输出至所述译码电路，所述延迟时间tFB满足：

tFB=tRCV+tOCD，

其中，tRCV为所述指令缓存器前级接收放大器的延迟时间，tOCD为所述指令缓存器后级离线驱动器的延迟时间。

8.根据权利要求7所述的读取等待时间计数器延迟反馈方法，其中，对所述编码电路的各路输出进行编码再转码后输出的步骤中，将所述编码电路的输出线转码为格雷码。

9.根据权利要求3或8所述的读取等待时间计数器延迟反馈方法，其中，所述将所述编码电路经延迟后的各路输出顺次组合以形成所述输入指针的步骤具体为：

按照所述编码电路的编码和/或转码方式，及各路输出的输出顺序，对编码电路的输出进行译码，并组合形成输入指针。

10.一种延迟反馈存储结构，其中，该结构为形成在半导体基板上的用户定义电路和嵌入式存储电路组合形成的电路结构，并接至一由输出时钟信号控制的处理器，所述延迟反馈存储结构包括：

分别由处理器控制的延迟锁相环路和指令数据缓存回路，

所述延迟锁相环路将外部时钟信号与所述输出时钟信号进行同步，指令数据缓存回路顺次包括接收放大器、指令缓存器、数据缓存器，以及离线驱动器，其中，

指令缓存器的输入指针和输出指针之间配置有延迟复制电路和读取等待时间计数器，并按照权利要求1至9任一项所述方法配置所述读取等待时间计数器的延迟反馈电路。