CN117316227B - 读取等待时间延时反馈电路、反馈方法 - Google Patents

Abstract

本发明公开了一种读取等待时间延时反馈电路、反馈方法，其是增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和输出指针间的延迟与延时锁相回路中的时钟延迟保持一致，另一方面，两个移位寄存器生成的指针地址分别对应指令寄存器的输入和输出，这样，仅用单根延迟线即可实现时钟信号和数据信号保持相同的延迟，在输入和输出上保持同步，从而显著降低延迟线失配的可能性，提高系统运行稳定性。

Description

读取等待时间延时反馈电路、反馈方法

技术领域

本发明涉及及存储器芯片设计技术领域，具体地说，涉及半导体存储存储器中为实现固定读取等待时间而设计的存储结构读取等待时间延时反馈电路，以及本发明还涉及基于读取等待延时反馈方法设计的延时反馈方法。

背景技术

以动态随机存取存储器为例，数据的一次读取过程，可以大致地概括为需要经历如下的步骤：

Step1：控制器向动态随机存取存储器（dram）发出读取数据的指令；

Step2：随机存取存储器对数据存储阵列中的数据进行读取；

Step3：读取后的数据被发送并出现在数据输入输出（DQ）引脚上。

而实际读取过程中，控制器向dram发送的，多为连续的读取指令，这些连续读取指令会被指令缓存器（CMD-FIFO）暂存，再按照发出的顺次逐个执行，同时在存储阵列中，伴随读取指令的执行不断地从存储器中读取出数据。考虑到在每次读取操作中，读取指令的传输和/或处理时间，以及读取数据的长度、数据发送的时间等参数可能各不相同，自然就有必要让读取指令和其所需读取的数据实现一一对应，以期保证数据读取的准确性。

继续参看上述过程，事实上，由于内存需要耗时对存储阵列进行访问，因此自控制器发出读取指令，至数据最终出现在输入输出引脚上，这之间本就存在一个很短的物理时间间隔。换句话，存储阵列中的数据的读取，需要经历一个等待时间。现有技术在此基础上，通过延长前述的物理时间间隔，以实现了数据读取指令的固定等待时间，也即读取等待时间（CAS Latency）。

具体情形可参照图1，图1为示意图，示出了读取等待时间的时序关系，图中包含了两条时钟信号，分别为外部时钟信号（VCLK），和数据时钟信号（DQS），以及两条总线，分别指令总线（CMD）和数据总线（Data）。如图，指令READ是控制器向随机存取存储器发送的连续读取指令中的一条，其期望是从存储阵列中读取一条由{D₀至D₇}构成的连续数据。在dram收到READ指令（也即外部时钟信号的第二个上升沿信号到来时），至数据D₀出现在数据总线上（也即数据时钟信号的第八个上升沿信号到来时），这之间存在一个如图中曲线所示时间间隔。

现有技术对该时间间隔按照时钟周期的整数倍进行延长，也即是latency延时。具体是例如，若读取等待时间设置为是五个时钟周期时，则在获得与外部时钟同步的任意读指令之后，所期望读取数据中的第一个数据（D₀），会在五个时钟周期后与外部时钟同步地输出。也即，对于任何一个读取指令，都延迟五个时钟脉冲后输出数据。或者换言之，读取等待时间latency的时长设置，也即可以被视为是时钟周期的整数倍。例如回看图1，在dram收到READ指令至数据D₀出现在数据总线上，从两个时钟的第二到第八个上升沿信号之间，经历了时长为整数个时钟周期的读取等待时间。而对这个等待时间进行计数的设备就被称为读取等待时间计数器（latency counter）。在读取等待时间计数器的基础上，为实现前述固定的读取等待时间，命令缓存器会将接受到的读取指令进行暂存，并按照固定的读取等待时间（换句话说，是计数器的固定计数）后将其送出。

现有技术利用等待时间计数器采用的具体做法是，为介于输出指针和输入指针之间的一个指针地址配置一条延迟线，该条延迟线的延迟由读取等待时间计数器来控制。继而，可以设想，基于现有的上述配置方式，当输入和输出指针之间包含多个指针地址时，则需要为每一组输入和输出指针分别配置延迟线，且这些延迟线之间都必须满足固定的读取等待延时，才能实现数据传输的及时和准确。不难看出，该方式存在如下的技术问题：

1）随着输入和输出指针内指针地址数量的扩充，则相应地需要配置更多的延迟线来实现指针之间的延迟，而这势必导致芯片版图的臃肿；

2）随着延迟线的增加，保持各延迟线间固定的读取等待时间又极容易导致某两组或者某几组指针地址间的延迟配置出现失配，这种对延迟失配的敏感性，无疑增大了芯片版图设计复杂度和难度。

因此，应当对现有技术进行改进，以解决读取等待时间计数器实现中存在的上述技术问题。

发明内容

针对现有技术的不足，本发明提供了一种能够进一步减少读取等待时间反馈电路中延迟线数量的读取等待时间延时反馈电路、反馈方法，以解决上述的中至少一个技术问题。

为解决以上技术问题，本发明的第一方面，是采取了一种读取等待时间反馈结构，其中，该结构包括：延时锁相回路，该延时锁相回路接收外部信号以放大得到第一时钟信号，再经由延时链输出第二时钟信号后通过第一离线驱动器输出数据时钟信号；指令缓存器，该指令缓存器接收指令数据，并由其第一时钟指针暂存后，经固定的第一时间间隔后由第二时钟指针输出，所述指令缓存器中指令信号由输入至输出的过程，与所述延时锁相回路接收所述外部信号至输出的过程同步；以及，还包括第一移位寄存单元和第二移位寄存单元，所述第一时钟信号经过所述第一移位寄存单元生成所述第一时钟指针，所述第二时钟信号经过所述第二移位寄存单元生成所述第二时钟指针，其中，所述第一时钟指针作为所述指令缓存器的输入指针，第二时钟指针作为所述指令缓存器的输出指针，所述第一移位寄存单元与第二移位寄存单元通过第一延时复制电路反馈延迟，所述第二时钟指针的首位输出通过所述第一延时复制电路得到重置信号，所述重置信号对所述第一移位寄存单元进行重置，以于所述第一时钟指针与第二时钟指针之间，按照所述第一时间间隔实现固定的等待时间。

作为本方案第一方面的一种优选地，所述延时锁相回路包括，所述第一移位寄存单元、第二移位寄存单元的级数，与第一时钟指针、第二时钟指针的位数、以及所述指令缓存器的深度之间构成对应。

作为本方案该方面进一步优选地，所述延时锁相回路包括：第一接收器，该第一接收器接收所述外部信号，并将外部信号放大以得到所述第一时钟信号；延时链，该锁相回路接收所述第一时钟信号，并锁相后输出一个延时链输出时钟信号；第一离线驱动器，该第一离线驱动器接收所述延时链输出时钟信号，并离线驱动后输出所述数据时钟信号；第二延时复制电路，该第二延时复制电路复制所述延时链输出时钟信号的延时，并将生成反馈信号反馈至鉴相器，鉴相器将所述反馈信号和所述第一时钟信号的鉴相结果反馈至所述延时链，以调整所述延时链的输出时钟信号；所述反馈结构还包括：第二接收器，该第二接收器接收所述指令数据并放大得到放大数据信号；第二离线驱动器，第二离线驱动器接收所述输出指针地址输出的数据，离线驱动后输出。

作为本方案的更进一步优选地，所述第一时钟指针作为所述指令缓存器的输入指针，第二时钟指针作为所述指令缓存器的输出指针，具体为：所述指令缓存器包括第一触发器和第二触发器，所述第一触发器以所述第二接收器的输出为输入，由所述第一时钟指针为触发，并向所述第二触发器输出数据；所述第二触发器以所述第一触发器的输出为输入，以所述第二时钟指针为触发，并向所述第二离线驱动器输出数据。

作为本方案的再进一步优选地，所述第一移位寄存单元和第二移位寄存单元为由多个触发器串联构成的寄存结构，所述第二移位寄存单元的首位输出被接至所述第一延时复制电路。

本发明的第二方面，是提供一种读取等待时间反馈方法，其中，该方法包括如下步骤：在延时锁相回路和指令缓存器之间配置第一移位寄存单元和第二移位寄存单元的步骤，第一移位寄存单元被配置为根据所述延时锁相回路中接收器的输出生成第一时钟指针，第二移位寄存单元被配置为根据所述延时锁相回路中延时链的输出生成第二时钟指针；将所述第一时钟指针作为所述指令缓存器的输入指针地址，将所述第二时钟指针作为指令缓存器的输出指针地址的步骤；将所述第一移位寄存单元和第二移位寄存单元通过延时复制电路连接的步骤，并且，将所述第二移位寄存单元的首位输出接至延时复制电路，以输出重置信号；当所述第二移位寄存单元的首位存在输出时，通过重置信号对所述第一移位寄存单元进行重置，从而实现所述指令缓存器输入和输出指针之间的延迟反馈。

作为本发明第二方面的一种优选地，还包括，令所述移位寄存单元移位寄存单元的级数，与时钟指针的位数、以及指令缓存器的深度构成一一对应。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：

现有技术下，通常需要根据指针地址的位数配置相应数量的延迟线，而采用编码的方式虽然一定程度上能解决延迟线失配，但由于该方式下仍需要一定数量的延迟线实现输出指针地址转码再译码，仍存在编码延迟线间的失配可能。在本发明的较佳实施例中，增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和输出指针间的延迟与延时锁相回路中的时钟延迟保持一致，另一方面，两个移位寄存器生成的指针地址分别对应指令寄存器的输入和输出，这样，实现了时钟信号和数据信号保持相同的延迟，在输入和输出上保持同步。

附图说明

图1为示意图，示出了读取等待时间的时序关系；

图2为示意图，示出了现有技术下常见延时锁相环路的电路框架结构；

图3为时序图，示出了图2所示的现有延时锁相环路的时序状态；

图4为示意图，示出了实现固定等待时间的等效框架图；

图5为等效电路图，示出了本发明的一个较佳实施例所示的读取等待时间反馈结构的等效电路结构；

图6为等效电路图，示出了本发明的一个较佳实施例所示的读取等待时间反馈结构的等效电路结构；

图7为示意图，示出了图6中移位寄存器的结构；

图8为时序图，示出了图7所示移位寄存器响应时钟信号转化地址指针的时序；

图9为时序图，示出了图6所示读取等待时间反馈结构的工作时序。

具体实施方式

下面将参考附图来描述本发明所述的一种读取等待时间延时反馈结构、反馈方法的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

回看图1，由于存在两个时钟信号，实现固定的读取等待时间，还需要依赖延时锁相环。延时锁相环路的作用，是实现外部时钟信号VCLK与数据时钟信号DQS，这两个属于不同时钟域的信号之间的相位对齐。时钟信号被传输至控制器，或者在控制器内部传输的过程中，受传输线路负载影响，或者由于经接收放大器等器件接收放大，会与控制器内部输出时钟之间存在延迟，延时锁相回路通过基于数字抽样方式，在外部时钟信号和输出时钟信号之间插入延迟，补偿两者之间的相位差，使外部时钟信号与输出时钟信号的上升沿一致，从而实现外部时钟信号和输出时钟信号的同步，以确保数据读取和传输的准确性。

图2为示意图，示出了现有技术下常见延时锁相环路的电路框架结构，延时锁相环路包括接收器（RCV）、延时链（DLL）、离线驱动（OCD）、延时复制电路（replica），以及鉴相器（PD）。外部时钟信号（VCLK）作为输入时钟，数据时钟信号（DQS）作为输出时钟，如图，在延时锁相环路中，输出时钟是由输入时钟经过接收器、延时链和离线驱动后得到。同时，在时钟输出的过程中，延时链的输出时钟（DLCK）经过延时复制电路后，被复制并反馈得到反馈时钟（FB），从而将该反馈时钟（FB）与外部时钟经接收器得到的时钟CLK2D比较鉴相，继而根据鉴相的结果控制延时链以调整其输出时钟DCLK，直至反馈时钟FB和CLK2D同相，也即齐平，这样，即实现属于不同时钟域的外部时钟信号VCLK和数据时钟信号DQS的同相位。

图3为时序图，示出了图2所示的现有延时锁相环路的时序状态。结合图2参看图3，外部时钟信号VCLK经过接收器放大后得到放大时钟信号CLK2D，放大时钟信号CLK2D经过延时链，延时链输出时钟信号DCLK经过离线驱动后得到输出的数据时钟信号DQS。如前所述，信号会在经过接收器（RCV）、延时链（DLL）以及离线驱动（OCD）的过程中产生延迟，因此，为了使得外部时钟信号VCLK和输出的数据时钟信号DQS同相位，实际上可以视为是将外部时钟信号VCLK延时整数个时钟周期后，即是数据时钟信号DQS。继续参看图3，在反馈链路中，鉴相器PD的作用是判断反馈时钟FB，与放大时钟信号CLK2D是否同相位，反馈时钟FB又是由锁相环的输出时钟DCLK经过延时复制电路后得到的，然而，锁相环的输出时钟DCLK在经过延时复制链路的过程中同样也会产生延迟，设定复制链路产生的延迟为tFB，则延时链输出时钟DCLK经过延时复制链路产生延迟后得到反馈时钟FB的关系可以写成：

tDCLK+tFB=FB；……（a）

由于锁相后，FB与放大时钟信号CLK2D同相，得到如下关系式：

tDCLK+tFB=tCLK2D+n*tck；……（b）

则整理前述的时序关系，并的代入上式后，可推出如下结果：

tFB =tCLK2D-tDCLK+n*tck

=tVCLK+tRCV-tDCLK+n*tck

=tVCLK+tRCV-(tDQS-tOCD) +n*tck

=tVCLK+tRCV+tOCD-tDQS。……………………（c）

由于最终需要实现VCLK与DQS同相位，即tDQS=Tvclk+n*tck，则公式c可以简化为：

tFB=tRCV+tOCD……（d）

根据公式（d）可知：延时链输出时钟DCLK经过延时复制电路replica以得到反馈时钟tFB的过程中产生的延迟tFB为tRCV与tOCD之和，也即，经过接收器和离线驱动产生的延迟之和。

在图2所示的锁相环路结构和锁相原理的基础上，图4为示意图，示出了实现固定等待时间的等效框架图。如图，按照图4的展示方向，其上部分是如图4所示的锁相环回路，该回路使得时钟上，由外部时钟到数据时钟的对齐；图4的下半部分，是读取指令（RD）输入至输出被读出。如图，读取指令经放接收器放大后输出的数据DRC200，与锁相环回路中外部时钟经接收器放大后输出的时钟CLK2D属于相同的时钟域，离线驱动前的输入数据DRC280，与前述的延时链的输出时钟（DCLK）属于相同的时钟域，而根据前文所述，可以得出，在未鉴相调整前，因属于不同的时钟域，数据DRC200和DRC280出现了跨时间域的情况。为保证数据与时钟间同进同出的对应关系，也即对齐，应对方式是采用指令缓存器（CMD-FIFO）对指令数据进行暂存，并等待固定时间间隔后与数据一起送出。

系统最终实现的是指令数据和时钟的同步，也即时钟信号上，外部时钟信号DCLK至输出数据时钟信号DQS的过程，与读取指令RD输入至输出数据DATA的过程同步。既然，在时钟信号侧，通过延时链、延时复制反馈和鉴相器的方式实现了外部时钟信号和输出信号的同步，那么，在读取指令一侧，也需要引入相应的机制使得读取指令的输入和数据的输出保持同相，且按照相同的时间间隔实现延迟。根据上文所述继续参看图4。图4中分别标出了A、B两位置，该两点也即对应指令缓存器（CMD-FIFO）的输入指针和输出指针。具体地说，A、B两位置对应的结构分别是两个用于实现指令缓存器地址指针的D触发器，其中，A位置的触发器是对应指令缓存器的输出指针，B位置的触发器是对应指令缓存器的输入指针。

再看触发信号。指令缓存电路的信号触发，是延时链输出时钟信号DCLK，经移位寄存器（shifter）生成的包含若干位的指针地址。在本发明的实施例中，以八位指针地址为例，延时链输出时钟DCLK，经移位寄存器生成的八位指针地址，该八位地址被反馈至A位置的触发器，如前所述，该地址作为输出指针被记作SELOT<7:0>；相应的，A位置处的输出指针地址，经过延时复制电路replica，形成输入指针地址并被反馈至B位置的触发器，该地址作为输入指针被记作SELIT<7:0>。回看公式（b），延时链的输出时钟DCLK，经tFB的延迟后，与放大时钟信号CLK2D同相，则应当理解的是，在指令信号一侧，分别对应DCLK和CLK2D的两个时钟之间，也应当按照tFB的时间进行延迟，换句话说，FIFO的输出指针与输入指针之间也应当延迟tFB，可以写成：

SELOT<7:0>+tFB=SELIT<7:0>……（e）

从公式（e）可知，将输出指针地址延迟tFB，即可以得到输入指针地址。

基于公式（e）再看指令数据先后经过B、A两位置时，在时间上的延迟。继续参看图4，按照自输入指针到输出指针的方向，指令数据在B点位置的时间可以写作：

TB=TA+Trcv+Tocd-Tdepth，

进一步得到：指令数据自B位置到A位置的时间差可记为：

TB-TA= Trcv+Tocd-Tdepth

其中，由于读取指令（RD）需要先经过接收器，后送至FIFO中的B位置触发器，被其锁存，再从FIFO中A位置触发器送出，则此过程中经历的时间包括经过接收器的时间Trcv，触发器A与触发器B的时间差（TA-TB）以及经过离线驱动的时间Tocd。所以，数据与命令RD的时间差，即读取等待时间，该时间间隔可表示为DATA-TRD= Trcv+ Tdepth- （Trcv+Tocd）+Tocd= Tdepth，所以此处的Tdepth也即受指令缓存器深度影响的时间数值，为读取等待时间。

现有技术为实现前述框架，需要在FIFO的输入输出指针之间，配置延迟线。通常做法是，从输出指针到输入指针之间，根据指针的深度（位数）配置相应数量的延迟线，例如，以该实施例中的八位指针地址来说，需要为地址的每一位分别配置一条延迟线，从而在输出指针和输入指针之间配置八条延迟线，就带来了背景技术中所提及的芯片版图设计面积利用率低，各延迟线容易出现延迟失配等问题。

为解决上述技术问题，本发明的较佳实施例试图减少输入输出指针间的延迟线条数。现有技术中已经存在一种减少延迟线条数的方案。浙江力积存储科技有限公司授权公告号为CN116153362B的中国发明专利中，公开了一种对输出指针进行编码的方式，将原本2ⁿ位的指针地址，编码为n位的编码，这样，对于输出指针到输入指针之间的2ⁿ位延迟线，也即减少为n根。该现有方案中，对输出指针地址进行编码后，仍需经过解码或组码以形成输入指针地址，电路设计上，输入指针地址的解码和组码电路需要根据对输出指针的编码电路进行配置，从而在电路设计方面存在灵活度相对受限的不足。而采用对指针地址进行编码的方式，又很难规避该问题。

因此，本发明的较佳实施例是对读取等待时间的反馈结构进行调整，在克服上述技术问题的同时，期望进一步减少延迟线的数量。在先申请方案中的编码方式，意味着在版图中虽然减少了延迟线的数量，但为满足编码需要，仍需配置编码和译码电路，并且，由于仍存在n根延迟线，则延迟线间仍存在理论上的失配可能，然而任何失配的情况在该领域内都应当是被尽量避免的。回看图4和公式（d、e），由输出指针向输入指针的延迟反馈的实质，是希望实现输出指针地址按照tFB=tRCV+tOCD的时间延迟以得到输入指针地址，从而，本发明的较佳实施例解决技术问题的思路是：寻找另一组相互之间保持tFB延迟的参量，如果存在通过该组参量对tFB进行反馈的可能，则可以仅通过一条延迟线，就实现输出指针地址至输入指针地址之间的延迟反馈。

回看公式（b），延时链输出时钟DCLK经过延时复制链路产生延迟后得到反馈时钟FB的关系可以写成：

tDCLK+tFB=tCLK2D；……（b）

再回看图4，现有结构下正是通过延时链输出时钟DCLK经过移位寄存器生成的输出指针地址，那么，如果使得该经过移位寄存器生成的输出指针地址经过延迟复制电路replica，则也可以得到延迟tFB的一个输入指针地址，换句话说，输出指针地址中的每一位都会经过tFB后得到输入指针地址的一位，那么，假设为输入指针地址也增加一组移位寄存器，接着，利用输出指针地址的一位生成一组信号，并用该信号重置输入指针地址的移位寄存器，使移位寄存器利用接收放大信号CLK2D生成输入指针地址，则同样可以将输出指针地址延迟反馈至输入指针地址。这样，仅需要生成该重置信号的一条延迟线，就可以实现输出指针和输入指针之间的延迟反馈。

再看时序。回看图3，图3中的空心箭头示出了时序间的延迟关系。结合图3和公式（b），延时链输出时钟DCLK延迟tFB后可与接收放大时钟CLK2D同向，如图所示，在延时链输出时钟DCLK延迟tFB后，也即图中虚线示出的CLK2D的上升沿。如果在该上升沿位置产生一个重置信号，利用该信号重置输入指针的移位寄存器，并使该移位寄存器自重置起，以接收放大时钟CLK2D为输入，即可得到输入指针地址，并得到如图5所示的时序图。图5还示出了在过程中，指令数据RD最终经过相同的时间间隔，输出数据DATA至数据总线上。

为实现前述的一条延迟线，本发明的较佳实施例提供了一种改进后的延迟反馈电路结构。参看图6，图6为等效电路图，示出了本发明的一个较佳实施例所示的读取等待时间反馈结构的等效电路结构。如图所示，该较佳实施例中的读取等待时间反馈结构可以大致分成延时锁相回路100和指令缓存回路200两个部分，固定等待时间的实现，也可以视为，是在两侧回路中，延时锁相回路侧的外部时钟信号输入，至数据时钟信号输出的过程，与指令缓存回路侧的指令数据输入至输出的过程保持时序上的同步，换句话说，上述两个过程都相应的保持相同时间间隔的间隔，以使得系统侧，时钟信号与数据保持同步。

先说延时锁相回路100。如图，第一接收器RCV1接收外部时钟信号，并放大得到一个放大时钟信号CLK2D，放大时钟信号CLK2D经过延时链DLL锁相，输出一个延时链输出时钟信号DCLK，延时链输出时钟DCLK经过第一离线驱动器驱动后输出数据时钟信号DQS。同时，延时链输出时钟信号DCLK同时被反馈至延时复制电路replica，延时复制电路复制延时并输出反馈时钟信号FB，鉴相器PD比较反馈时钟信号FB和放大时钟信号CLK2D，并将鉴相结果反馈至延时链DLL，以配置和调整延时链DLL调整其输出，最终使得外部时钟信号和数据时钟信号同相。

再说指令缓存回路200。继续参看图6，第二接收器RCV2接收指令数据，并放大得到一个放大数据信号（DRC200），放大数据信号（DRC200）经过一个指令缓存器后输出缓存数据（DRC280），缓存数据（DRC280）经过第二离线驱动器驱动后输出最终数据DATA。指令缓存回路200还包括由两组触发器构成的指令缓存器，其中一组触发器对应指令数据的输入指针，另一组对应指令数据的输出指针，指令数据输入后，由指令缓存器的输入指针暂存后，再由输出指针向第二离线驱动器输出。

比较图4和图6，本发明的较佳实施例，增加一路移位寄存器。具体地说，指令缓存器的触发仍需要两组时钟信号，理论上，应当试图使得两组时钟信号之间也按照时钟信号侧相同的延迟，这样，指令缓存器的输入和输出也能按照相同的时间间隔进行延时输出，也即，实现了固定的等待读取时间。参看图6，增加一路移位寄存器后，包含了两路移位寄存器，在该实施例中，为便于说明，定义对应于指令缓存器输入指针的移位寄存器为第一移位寄存器（input shifter），对应于指令缓存器输出指针的移位寄存器为第二移位寄存器（output shifter），以图6展示的方向看，附图左侧的为第一移位寄存器，右侧的为第二移位寄存器。第一和第二移位寄存器，也通过一个延时复制电路replica连通。第一和第二移位寄存器的作用，是将两个时钟信号转化为指针地址。

第一移位寄存器（input shifter）的输入端被接至第一接收器RCV1的输出，也即，第一移位寄存器（input shifter）作用为，将第一接收器RCV1输出的放大时钟信号CLK2D转化为指针地址。相应的，第二移位寄存器（output shifter）的输入端被接至延时链的输出，也即，第二移位寄存器（output shifter）作用为，将延时链输出时钟DCLK转化为指针地址。

图7为示意图，示出了图6中移位寄存器的结构。图8为时序图，示出了图7所示移位寄存器响应时钟信号转化地址指针的时序。先参看图7，移位寄存器是由八个相互串联的D触发器构成的链式移位寄存结构，在该链式结构中，每一触发器的使能端都接至时钟信号，每一级触发器的输入为前级触发器的输出，末位触发器的输出作为首位触发器的输入。再参看图8，上电时，SET信号对移位寄存器进行复位，而后根据时钟信号，移位寄存器可输出一个如图8所示的波形，也即一个八位的指针地址。这里应当理解，移位寄存器中包含的D触发器的个数，与转化生成的指针地址的位数存在对应关系，而两者的这种对应关系，与指令缓存器的深度保持一致，该部分还会在后续说明，需要指出的是，在该较佳实施例中，选用包含八个触发器的移位寄存器生成八位指针地址。

基于对移位寄存器响应时钟信号生成指针地址的说明，继续回看图6，在该较佳实施例中，第一接收器RCV1输出的放大时钟CLK2D，被第一移位寄存器（input shifter）转化生成输入指针地址，记作SELIT<7:0>，锁相环回路DLL的延时链输出时钟DCLK，被第二移位寄存器（output shifter）转化生成输出指针地址，记作SELOT<7:0>。，参看图6，输入指针地址SELIT<7:0>被接至指令缓存器输入侧触发器的使能端，输出指针地址SELOT<7:0>被接至指令缓存器输出侧触发器的使能端。而在指令缓存器中，输入侧触发器的输出被作为输出侧触发器的输入，两组触发器被配置为，各自以输入或者输出指针为使能，以传递指令缓存回路200内存储的指令数据。

特别的是，在本发明的较佳实施例中，将第二移位寄存器（output shifter）中首位触发器的输出，单独接至两移位寄存器之间的延时复制电路replica。这样，由该触发器的输出单独生成一个信号。该信号是重置信号（RESET），经过延时复制电路replica产生延时后被接至第一移位寄存器（input shifter）时，对第一移位寄存器（input shifter）进行重置，重置后的第一移位寄存器重新以放大时钟信号CLK2D转化输入指针地址SELIT<7:0>。

参看图9，图9为时序图，示出了图6所示读取等待时间反馈结构的工作时序，如图所示，在延时锁相回路100的时钟信号方面，延时链输出时钟DCLK延时tRCV+tOCD即可与放大时钟信号CLK2D同相，图中，CLK2D时序上的虚线波形，也即延时链输出时钟DCLK延时tFB后的波形。回看图6，由于第二移位寄存器（output shifter）的首位输出被单独的延迟线引出，且该延迟线上的重置信号（RESET）经过延时复制电路replica后，对第一移位寄存器（input shifter）进行重置，从而两移位寄存器的首位输出之间，也相应地间隔了一个时间间隔，该时间间隔也即延时复制电路的延时，参看前文推定过程可知，该时间间隔的时长也即tRCV+tOCD，如此，即在指令缓存器的输入指针和输出指针之间，构成了与时钟信号侧相同的时间间隔，从而令时钟和数据实现同步。上电时，SET信号对第一和第二移位寄存器进行刷新复位，而后当第二移位寄存器（output shifter）的首位触发器产生输出时，重置信号（RESET）出现了第一个低电平，第一移位寄存器被重置后，重新以放大时钟信号CLK2D为输入转化指针地址，比较图5和图9，该较佳实施例中，重置后的输出波形与图5中的输出波形保持一致，至此，通过重置信号（RESET）的单根延迟线，就完成了指令缓存器输入和输出指针之间的固定延迟。

本发明的第一方面，是提供了一种读取等待时间的反馈结构，该结构被运用在内存（特别是dram）中，以实现读取操作的固定等待时间。而本发明的另一方面，是基于该读取等待时间的反馈结构提供了一种读取等待时间的反馈方法，该方法包括如下步骤：在延时锁相回路和指令缓存器之间配置第一移位寄存单元和第二移位寄存单元，第一移位寄存单元被配置为根据延时锁相回路中接收器的输出生成第一时钟指针，第二移位寄存单元被配置为根据延时锁相回路中延时链的输出生成第二时钟指针；将第一时钟指针作为指令缓存器的输入指针地址，将第二时钟指针作为指令缓存器的输出指针地址的步骤；将第一移位寄存单元和第二移位寄存单元通过延时复制电路连接的步骤，并且，将第二移位寄存单元的首位输出接至延时复制电路，以输出重置信号；当第二移位寄存单元的首位存在输出时，通过重置信号对第一移位寄存单元进行重置，从而实现指令缓存器输入和输出指针之间的延时反馈。

该方法中，基于本发明解决技术问题的思路，利用延时复制电路的延时特性，从输出侧的移位寄存器的首位输出中引出一路信号，并以该信号重置输入侧的移位寄存器，以使得两移位寄存器的输出间也保持与时钟信号侧相同的时间间隔，从而实现，仅用单根延时线，就实现读取等待时间中的延时反馈，显著降低延迟线失配的可能性，提高系统运行稳定性。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种读取等待时间反馈结构，其中，该结构包括：

延时锁相回路，该延时锁相回路接收外部信号以放大得到第一时钟信号，再经由延时链输出第二时钟信号后通过第一离线驱动器输出数据时钟信号；

指令缓存器，该指令缓存器接收指令数据，并由其第一时钟指针暂存后，经固定的第一时间间隔后由第二时钟指针输出，所述指令缓存器中指令信号由输入至输出的过程，与所述延时锁相回路接收所述外部信号至输出的过程同步；

以及，

还包括第一移位寄存单元和第二移位寄存单元，所述第一时钟信号经过所述第一移位寄存单元生成所述第一时钟指针，所述第二时钟信号经过所述第二移位寄存单元生成所述第二时钟指针，其中，

所述第一时钟指针作为所述指令缓存器的输入指针，第二时钟指针作为所述指令缓存器的输出指针，所述第一移位寄存单元与第二移位寄存单元通过第一延时复制电路反馈延迟，所述第二时钟指针的首位输出通过所述第一延时复制电路得到重置信号，所述重置信号对所述第一移位寄存单元进行重置，以于所述第一时钟指针与第二时钟指针之间，按照所述第一时间间隔实现固定的等待时间。

2.根据权利要求1所述的读取等待时间反馈结构，其中，所述延时锁相回路包括，所述第一移位寄存单元、第二移位寄存单元的级数，与第一时钟指针、第二时钟指针的位数、以及所述指令缓存器的深度保持相等。

3.根据权利要求2所述的读取等待时间反馈结构，其中，所述延时锁相回路包括：

第一接收器，该第一接收器接收所述外部信号，并将外部信号放大以得到所述第一时钟信号；

延时链，该锁相回路接收所述第一时钟信号，并锁相后输出一个延时链输出时钟信号；

第一离线驱动器，该第一离线驱动器接收所述延时链输出时钟信号，并离线驱动后输出所述数据时钟信号；

第二延时复制电路，该第二延时复制电路复制所述延时链输出时钟信号的延时，并将生成反馈信号反馈至鉴相器，鉴相器将所述反馈信号和所述第一时钟信号的鉴相结果反馈至所述延时链，以调整所述延时链的输出时钟信号；

所述读取等时间反馈结构还包括：

第二接收器，该第二接收器接收所述指令数据并放大得到放大数据信号；

第二离线驱动器，第二离线驱动器接收所述输出指针地址输出的数据，离线驱动后输出。

4.根据权利要求3所述的读取等待时间反馈结构，其中，所述第一时钟指针作为所述指令缓存器的输入指针，第二时钟指针作为所述指令缓存器的输出指针，具体为：

所述指令缓存器包括第一触发器和第二触发器，所述第一触发器以所述第二接收器的输出为输入，由所述第一时钟指针为触发，并向所述第二触发器输出数据；

所述第二触发器以所述第一触发器的输出为输入，以所述第二时钟指针为触发，并向所述第二离线驱动器输出数据。

5.根据权利要求4所述的读取等待时间反馈结构，其中，所述第一移位寄存单元和第二移位寄存单元为由多个触发器串联构成的寄存结构，所述第二移位寄存单元的首位输出被接至所述第一延时复制电路。

6.一种读取等待时间反馈方法，其中，该方法包括如下步骤：

在延时锁相回路和指令缓存器之间配置第一移位寄存单元和第二移位寄存单元的步骤，第一移位寄存单元被配置为根据所述延时锁相回路中接收器的输出生成第一时钟指针，第二移位寄存单元被配置为根据所述延时锁相回路中延时链的输出生成第二时钟指针；

将所述第一时钟指针作为所述指令缓存器的输入指针地址，将所述第二时钟指针作为指令缓存器的输出指针地址的步骤；

将所述第一移位寄存单元和第二移位寄存单元通过延时复制电路连接的步骤，并且，将所述第二移位寄存单元的首位输出接至延时复制电路，以输出重置信号；

当所述第二移位寄存单元的首位存在输出时，通过重置信号对所述第一移位寄存单元进行重置，从而实现所述指令缓存器输入和输出指针之间的延时反馈。

7.根据权利要求6所述的读取等待时间反馈方法，其中，还包括，令所述第一移位寄存单元和第二移位寄存单元的级数，与第一时钟指针、第二时钟指针的位数、以及指令缓存器的深度保持相等。