KR20040013532A - 고속데이터 출력을 위한 동기식 메모리 장치의 파이프래치회로 및 그를 이용한 동기식 메모리 장치 - Google Patents

고속데이터 출력을 위한 동기식 메모리 장치의 파이프래치회로 및 그를 이용한 동기식 메모리 장치 Download PDF

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Abstract

본 발명은 동기식 메모리 장치에서 데이터를 프리패치하여 출력하는 동작을 단순화하여 고속으로 데이터 출력이 가능한 디디알 동기식 메모리장치의 파이프래치회로를 제공하기 위한 것으로, 이를 위해 본 발명은 셀블럭에서 출력하는 제1 및 제2 데이터를 프리패치하여 저장하고 출력하는 동기식메모리 장치의 파이프 래치회로에 있어서, 제1 및 제2 래치를 구비하는 저장부; 파이프 입력인에이블 신호에 의해 인에이블되어, 어드레스가 인가될 때마다 생성되는 경로선택 신호에 의해 상기 제1 및 제2 데이터를 상기 제1 및 제2 래치에 선택적으로 저장하기 위한 입력부; 및 상기 저장부에 저장된 제1 및 제2 데이터를 제1 및 제2 파이프 출력인에이블 신호에 각각 응답하여 출력하기 위한 출력부를 구비하는 동기식 메모리장치의 파이프 래치회로를 제공한다.

Description

고속데이터 출력을 위한 동기식 메모리 장치의 파이프 래치회로 및 그를 이용한 동기식 메모리 장치{Pipe latch Circuit for output data with high speed in Sychronous Memory device and Synchronous Memory device using the same}
본 발명은 동기식 메모리장치에 관한 것으로, 특히 디디알(DDR, Double Data Rate) 동기식 메모리 장치에서 리드(Read)동작시 프리패치(Pre-fetch)된 2비트 데이터의 멀티플렉싱(multiplexing)을 효과적으로 수행하여 고속으로 데이터를 출력할 수 있는 동기식 메모리 장치의 파이프 래치회로와 그를 이용한 동기식메모리 장치에 관한 것이다.
일반적으로 디디알 동기식 메모리장치라 함은 종래의 SDR(Single Data Rate) 동기식 메모리 장치가 클록(Clock)의 상승 에지(Edge)에서만 데이타를 출력하는 것에 반하여 클록의 상승 에지와 하강 에지에서 테이터를 출력하는 방식을 사용한 메모리 장치를 말한다.
도1은 종래에 디디알 동기식 메모리 장치에서 데이터를 출력하기 위한 데이터출력부의 블럭구성도이다.
도1을 참조하여 설명하면, 종래에는 디디알 동기식 메모리 장치에서 데이터를 출력하기 위한 블럭구성은 외부클럭(CLK)을 입력받아 버퍼링하여 내부클럭(CLK_IN)으로 출력하는 버퍼0(21)와, 다수의 파이프입력인에이블 신호(pin<0:n>)를 출력하는 카운터0(22)와, 각종 제어신호(/CS,/RAS,/CAS,/WE)를 내부클럭(CLK_IN)에 동기되어 입력받아 버퍼링하는 버퍼1(11)과, 버퍼1(11)의 출력신호를 입력받아 디코딩하여 리드상태를 감지하기위한 제어신호(cas_rd)를 출력하기 위한 디코더(12)와, 어드레스신호(AN)를 내부클럭(CLK_IN)에 동기되어 입력받아버퍼링하는 버퍼2(31)와, 버퍼2(31)의 출력을 상기 제어신호(cas_rd)에 응답하여 래치하는 래치0(32)와, 이를 다시래치하는 래치1(33)과, 리드명령어(read)에 의해 인에이블되어 래치의 출력을 이용하여 파이프래치(50)로 다수의 경로선택 신호(ian0<0:n>)를 출력하는 카운터1(34)와, 외부클럭(CLK)에 출력데이터를 동기시키기 위해 제1 및 제2 지연고정클럭(dllclk_r,dllclk_f)을 생성하는 DLL(42)과, 파이프 래치(50)에서 데이터를 출력시키기 위해 다수의 제1 및 제2 인에이블신호(pout_f<0:n>, pout_r<0:n>)를 출력하는 카운터(43,43')와, 셀블럭(60)에서 출력되는 제1 및 제2 데이터(even data, odd data)를 입력받아 저장하고 출력데이터(dout_r,dout_f)로 출력하는 파이프래치(50)로 구성된다.
도2는 도1에 도시된 파이프래치(50)의 내부회로도이다.
도2를 참조하여 살펴보면, 파이프래치(50)는 클럭신호 제어부(20)에서 출력되는 파이프입력인에이블 신호(예컨대 pin<k>)에 따라 셀블럭(60)에서 출력되는 제1 및 제2 데이터(even data, odd data)를 입력받는 입력부(51)과, 카운터1(34)에서 출력되는 경로선택 신호(예컨대 ian0<k>)에 따라 입력부(51)를 통해 입력되어 래치(L1,L2)에 저정된 데이터(even data, odd data)를 래치(L3,L4)로 옮겨 저장하는 저장부(52)와, 저장부(52)의 래치(L3,L4)에 저장된 데이터를 제1 및 제2 파이프출력인에이블 신호(예컨대 pout_r<k>, pout_f<k>)에 따라 제1 및 제2 출력데이터(dout_r, dout_f)로 출력하는 출력부(53)로 구성된다.
이하 도1 및 도2를 참조하여 종래의 디디알 메모리 장치에서 데이터를 출력하는 동작을 살펴본다.
먼저, 버퍼0 및 버퍼3(21,41)은 외부 클럭신호(CLK,/CLK)의 전위 레벨을 디디알 동기식 메모리 장치의 내부동작에 적합한 CMOS 레벨로 버퍼링하기 위한 장치이며, 버퍼1(11)은 다수의 제어신호(/CS, /RAS, /CAS, /WE)를 디디알 동기식 메모리 장치의 내부동작에 적합한 CMOS 레벨로 버퍼링하기 위한 장치이다. 또한, 버퍼2(31)은 어드레스신호(AN)의 외부입력전위 레벨을 디디알 동기식 메모리 장치의 내부 동작에 적합한 CMOS 레벨로 버퍼링하는 한편, 내부클럭신호(CLK_IN)에 동기 시키기위한 장치이다.
한편, 디코더(12)는 버퍼링된 제어신호(/CS, /RAS, /CAS, /WE)를 디코딩하는 장치로써, 외부클럭신호(CLK)의 라이징에지(rising edge) 타이밍에서 제어신호(/CS, /CAS)가 로우레벨이고, 제어신호(/RAS, /WE)가 하이레벨인 경우에 이부에서 리드며령어가 입력되면, 내부제어신호(cas_rd)와 리드신호(read)가 인에이블 상태로 시키기위한 장치이다.
DLL(42)는 디디알 동기식메모리 장치가 데이터를 외부에 출력할 때에, 외부클럭신호(CLK, /CLK) 동기시켜 데이터를 출력하기 위한 지연조정된 내부 클럭신호(dllclk_r,dllclk_f)를 출력하는 장치이다.
파이프 래치(50)은 셀블럭(60)에서 출력하는 제1 및 제2 데이터(even data, odd data)를 파이프입력인에이블 신호(pin<k>)에 응답하여 입력받고, 경로선택 신호(ian0<k>)에 의해 저장한 다음, 제1 및 제2 파이프출력인에이블 신호(pout_r,pout_f)에 따라 데이터를 외부로 출력한다. 즉, 파이프 래치(50)는 다수개의 입력부, 저장부, 출력부를 가지고 셀블럭(60)에서 출력하는 데이터(evendata, odd data)를 프리패치(pre-fetch)하는 역할을 하게된다.
여기서 파이프래치(50)는 2비트의 데이터를 프리패치하고, 출력하는 것으로 구성되었으나, 통상 디디알 동기식 메모리장치는 버스트길이(burst length,BL)에 따라 다수의 데이터를 프리패치한 다음, 클럭에 동기시켜 순차적으로 출력하게 되는데, 이에 따라 다수의 파이프래치를 구비하게 된다. 이 때 다수의 파이프래치가 클럭에 동기되어 순차적으로 데이터를 출력시키기 위해서 카운터(22,34, 43,43')는 순차적으로 인에이블되는 다수개의 출력신호(pin<0:n>, ian0<0:n>, pout_r<0:n>, pout_f<0:f>)를 출력한다. 4개의 카운터(22,34, 43,43')는 리드신호(read)에 인에이블되며, 각각 디디알 동기식메모리 장치에서 고속으로 데이터를 출력할 때에 연속적으로 출력시키기 위한 것이다.
예컨대 버스트길이(BL)가 3인경우를 살펴보면, 3개의 파이프래치를 구비하고, 제1 및 제2 데이터(even data, odd data)를 각각 파이프입력인에이블 신호(예컨대 pin0, pin1, pin2)에 따라 각각 입력받고, 경로선택 신호(예컨대 ian0,ian1,ian2)에 의해 각각 저장되며, 제1 및 제2 파이프출력인에이블 신호(예컨대 pout_r0, pout_r1,pout_r2, pout_f0, pout_f1,pout_f2)에 의해 순차적으로 출력하게 된다. 여기서 외부클럭(CLK)가 라이징에지 타이밍에서 제1 파이프출력인에이블 신호pout_r0,pout_r1,pout_r2,)에 의해서 출력데이터(dour_r0, dout_r1, dout_r2)가 출력되고, 외부클럭(CLK)이 폴링에지 타이밍에서는 제2 파이프출력인에이블 신호(pout_f0,pout_f1,pout_f2)에 의해서 출력데이터(dour_r0, dout_r1, dout_r2)가 출력된다.
도2는 전술한 바와 같이, 2비트의 데이터를 프리패치하고 출력하는 파이프 래치의 회로도를 도시한 것으로, 파이프입력인에이블 신호(pin<k>)에 따라 입력부(51)의 전송게이트(T1,T2)가 턴온되어 셀블럭(60)에서 출력된 데이터(even data,odd data)가 래치(L1,L2)에 각각 저장된다. 이어서 경로선택 신호(ian0<k>)에 따라 전송게이트(T3,T4)와 전송게이트(T5,T6)이 선택적으로 턴온되어 데이터(even data, odd data)가 래치(L3, L4)에 각각 저장된다.
이어서 제1 파이프출력인에이블 신호(pout_r<k>)에 따라 전송게이트(T7)가 턴온되어 래치(L3)에 저장된 데이터가 출력데이터(dout_r)로 출력되고, 제2 파이프출력인에이블 신호(pout_f)에 따라 전송게이트(T8)가 턴온되어 래치(L4)에 저장된 데이터가 출력데이터(dout_f)로 출력된다. 또한, 경로선택 신호(ian0<k>)에 따라 래치(L1,L2)에 저장된 데이터는 래치(L4,L3)에 교환되어 저장되고 이를 각각 출력데이터(dout_r, dour_f)로 출력할 수 있다.
따라서 디디알 동기식 메모리 장치는 외부클럭(CLK,/CLK)의 라이징 에지와 폴링에치에 동기되어 버스트길이(BL)만큼 순차적으로 데이터가 출력하게 된다.
그러나, 디디알 동기식 메모리 장치에서 전술한 바와 같이 데이터를 프리패치한 다음 멀티플렉싱하여 출력하게 되면, 데이터를 동기시키는 단계가 많아 회로가 복잡하고, 이로 인해 셀블럭(60)에서 출력된 데이터(even data, odd data)가 많은 지연시간을 거쳐서 최종출력되기 때문에 고속데이터 출력이 어려운 문제점을 가지고 있다.
본 발명은 동기식 메모리 장치에서 데이터를 프리패치하여 출력하는 동작을 단순화하여 고속으로 데이터 출력이 가능한 디디알 동기식 메모리장치의 파이프래치회로를 제공하는 것을 목적으로 한다.
본 발명은 상기의 파이프래치회로를 동기식 메모리장치에 사용함으로서 데이터 출력회로의 구성을 간단하게 하여 전체 면적이 줄어든 동기식 메모리장치를 제공함을 목적으로 한다.
도1은 종래에 디디알 동기식 메모리장치의 블럭구성도.
도2는 도1에 도시된 파이프래치의 내부회로도.
도3은 본 발명의 바람직한 실시예에 따른 디디알 동기식 메모리장치를 도시한 블럭구성도.
도4는 도3에 도시된 파이프래치의 내부회로도.
도5은 본 발명이 바람직한 제2 실시예에 따른 디디알 동기식 메모리장치을 도시한 블럭구성도.
* 도면의 주요부분에 대한 부호설명 *
I1 ~ I16 : 인버터
T1 ~ T8 : 전송게이트
상기의 목적을 달성하기위해 본 발명은 셀블럭에서 출력하는 제1 및 제2 데이터를 프리패치하여 저장하고 출력하는 동기식메모리 장치의 파이프 래치회로에 있어서, 제1 및 제2 래치를 구비하는 저장부; 파이프 입력인에이블 신호에 의해 인에이블되어, 어드레스가 인가될 때마다 생성되는 경로선택 신호에 의해 상기 제1 및 제2 데이터를 상기 제1 및 제2 래치에 선택적으로 저장하기 위한 입력부; 및 상기 저장부에 저장된 제1 및 제2 데이터를 제1 및 제2 파이프 출력인에이블 신호에 각각 응답하여 출력하기 위한 출력부를 구비하는 동기식 메모리장치의 파이프 래치회로를 제공한다.
또한 본 발명은 셀블럭에서 출력하는 제1 및 제2 데이터를 프리패치하여 저장하고 출력하는 파이프 래치회로를 구비한 동기식 메모리장치에 있어서, 제1 및 제2 래치를 구비하는 저장부; 파이프 입력인에이블 신호에 의해 인에이블되어, 어드레스가 인가될 때마다 생성되는 경로선택 신호에 의해 상기 제1 및 제2 데이터를 상기 제1 및 제2 래치에 선택적으로 저장하기 위한 입력부; 상기 저장부에 저장된 제1 및 제2 데이터를 제1 및 제2 파이프 출력인에이블 신호에 각각 응답하여 출력하기 위한 출력부; 및 어드레스신호를 입력받아 래치하고, 소정시간 지연시킨다음 상기 경로선택신호로 생성하기 위한 경로선택신호 생성부를 구비하여, 상기 경로선택신호 생성부는, 버퍼링된 상기 어드레스신호를 리드상태에서 카스신호에 의해 생성된 카스펄스에 응답하여 래치하는 래치수단; 및 상기 래치수단의 출력을 상기 파이프 입력인에이블 신호의 타이밍에 맞추어 상기 경로선택신호를 생성하기 위한 딜레이를 구비하는 동기식 메모리장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 디디알 동기식 메모리 장치의 데이터 출력부를 도시한 블럭구성도이다.
도3을 참조하여 살펴보면, 본 발명에 의한 동기식메모리장치는 외부클럭(CLK)을 메모리 장치 내부의 동작 전위레벨로 버퍼링하여 내부클럭(CLK_IN)을 출력하기 위한 제1 버퍼(210)와, 내부클럭(CLK_IN)를 리드명령어(read)에 응답하여 다수의 파이프입력인에이블 신호(pin<0:n>)로 변환하여 출력하기 위한 카운터(220)와, 어드레스신호(AN)를 입력받아 내부의 동작 전위레벨로버퍼링하기 위한 제2 버퍼(310)와, 제2 버퍼(310)의 출력을 래치하기 위한 래치(320)와, 파이프입력인에이블 신호(pin<0:n>)의 타이밍에 맞추어 래치(320)의 출력을 경로선택 신호(ian0)로 출력하기위한 딜레이(330)와, 외부에서 리드 상태에 관한 제어신호(/CS, /RAS, /CAS, /WE)를 내부클럭(CLK_IN)에 동기되어 입력받아, 이를 디코딩하여 어드레스래치부(300)의 래치수단(320)을 인에이블시키기 위한 인에이블신호(cas_rd)를 출력하고, 리드명령어 신호(read)를 활성화시키는 디코더(100)와, 외부클럭(CLK)을 내부의 동작 전위레벨로 버퍼링하여 출력하기 위한 제3 버퍼(410)와, 외부클럭(CLK)에 동기되어 데이터를 외부로 출력시키기 위해 제3 버퍼(410)에서 출력되는 클럭신호의 라이징 에치와 폴링에지를 지연고정시킨 제1 및 제 2 지연고정클럭(dllclk_r, dllclk_f)을 출력하기 위한 지연고정루프(420)와, 제1 지연고정클럭(dllclk_r, dllclk_f)을 이용하여 다수의 제1 파이프출력인에이블 신호(pout_r<0:n>)로 출력하기 위한 제2 카운터(430')와, 제2 지연고정클럭(dllclk_f)을 이용하여 다수의 제2 파이프출력인에이블 신호(dllclk_r)로 출력하기위한 제3 카운터(430)와, 인에이블신호(pin<0:n>에 인에이블되어 경로선택신호(ian0)에 의해 셀블럭(600)에서 데이터를 입력받고, 제1 및 제2 파이프출력인에이블 신호에 의해 데이터를 출력하기 위한 파이프래치(500)를 구비한다.
또한, 본발명에 의한 파이프래치(500)는 제1 및 제2 래치(L1,L2)를 구비하는 저장부(520)와, 파이프입력인에이블 신호(예컨대 pin<0>)에 인에이블되고, 경로선택 신호(ian0)에 의해 상기 제1 및 제2 데이터(even data, odd data)를 제1 및 제2래치(L1,L2)에 선택적으로 저장하기 위한 입력부(510)와, 저장부(520)에 저장된 제1 및 제2 데이터(even data, odd data)를 제1 및 제2 파이프출력인에이블 신호(예컨대 pout_r<0>, pout_f<0>)에 동기시켜 출력데이터(dout_r, dout_f)로 출력하기 위한 출력부(530)를 구비한다.
도4는 도3에 도시된 파이프래치의 내부회로도이다.
도4를 참조하여 살펴보면, 입력부(520)는 파이프입력인에이블 신호(pin<k>) 및 경로선택 신호(ian0)를 입력받는 제1 앤드게이트(ND1,I1)와, 파이프입력인에이블 신호(pin<k>)를 일측으로 입력받고, 타측으로는 반전된 경로선택 신호(ian0)를 입력받는 제2 앤드게이트(ND2,I2)와, 제1 앤드게이트(ND1,I1)의 출력에 턴온되어 제1 데이터(even data)를 전달하기 위한 제1 전송게이트(T1)와, 제1 앤드게이트(ND1,I1)의 출력에 턴온되어 제2 데이터(odd data)를 전달하기 위한 제2 전송게이트(T2)와, 제2 앤드게이트(ND2,I2)의 출력에 턴온되어 제1 데이터(even data)를 출력하기 위한 제3 전송게이트(T3)와, 제2 앤드게이트(ND2,I2)의 출력에 턴온되어 제2 데이터(odd data)를 출력하기 위한 제4 전송게이트(T4)를 구비한다.
저장부(520)는 제1 데이터(even data)를 저장하기 위한 제1 래치(L1)와, 제2 데이터(odd data)를 저장하기 위한 제2 래치(L2)를 구비한다.
출력부(530)은 제1 파이프출력인에이블 신호(pout_r<k>)에 턴온되어 제1 래치(L1)에 저장된 제1 데이터(even data)를 외부로 출력하기 위한 제5 전송게이트(T5)와, 제2 파이프출력인에이블 신호(pout_f<k>)에 턴온되어 제2 래치(L2)에 저장된 제2 데이터(odd data)를 외부로 출력(dout_r, dout_f)하기 위한제6 전송게이트(T6)를 구비한다.
이하 도3 및 도4를 참조하여 본 발명에 의한 디디알 동기식 메모리장치의 동작을 설명한다.
먼저, 버퍼0 및 버퍼3(210,410)은 외부에서 입력되는 클럭신호(CLK,/CLK)의 전위 레벨을 디디알 동기식 메모리 장치의 내부동작에 적합한 CMOS 레벨로 버퍼링하기 위한 장치이며, 버퍼1(110)은 입력되는 다수의 제어신호(/CS, /RAS, /CAS, /WE)를 내부동작에 적합한 CMOS 레벨로 버퍼링하기 위한 장치이며, 버퍼2(310)은 어드레스신호(AN)를 내부동작에 적합한 CMOS 레벨로 버퍼링하는 한편 내부클럭(CLK)에 동기시키기 위한 장치이다.
한편, 디코더(120)는 버퍼링된 제어신호(/CS, /RAS, /CAS, /WE)를 디코딩하는 장치로써 외부클럭(CLK)이 라이징에지(rising edge)일 때 제어신호(/CS, /CAS)가 로우레벨이고, 제어신호(/RAS, /WE)가 하이레벨인 경우 리드상태로 디코딩하기위한 것으로, 이 때 외부에서 리드명령어가 입력되면, 내부제어신호(cas_rd)와 리드신호(read)를 인에이블시킨다.
DLL(420)는 외부클럭(CLK,/CLK)에 디디알 동기식메모리 장치가 데이터를 동기시켜 출력하기위해 지연조정된 제1 및 제2 지연조정된 클럭신호(dllclk_r,dllclk_f)를 출력하는 장치이다.
또한, 도시된 3개의 카운터(220,430,430')는 리드신호(read)에 인에이블되며, 디디알 동기식메모리 장치에서 고속으로 데이터를 출력하기 위해서 다수 구비된 파이프래치(500)를 순차적으로 인에이블시키는 역할을 한다.
한편, 파이프 래치(500)의 입력부(510)는 파이프입력인에이블 신호(pin<k>)에 의해 인에이블되고, 경로선택 신호(ian0)에 동기되어 셀블럭(600)에서 출력하는 제1 및 제2데이터(even data, odd data)를 입력받는다. 이어서 데이터출력 제어부(400)의 카운터(430,430')에서 출력되는 제1 및 제2 파이프출력인에이블 신호(예컨대 pout_r<k>,pout_f<k>)에 따라 파이프래치(500)의 출력부(530)에서 데이터를 외부로 출력하게 된다.
도2는 2비트의 데이터를 프리패치하고 출력하는 파이프 래치의 회로도를 도시한 것으로, 카운터0(220)에서 출력되는 파이프입력인에이블 신호(pin)가 하이로 입력된 상태에서 경로선택 신호(ian0)가 하이가 입력되면, 입력부(510)의 전송게이트(T1,T2)가 턴온되어 셀블럭(600)에서 출력된 데이터(even data,odd data)가 래치(L1,L2)에 각각 저장된다. 이어서 제1 및 제2 파이프출력인에이블 신호(pout_r<k>, pout_f<k>)에 의해 제1 데이터(even data)는 제1 출력데이터(dout_r)로 출력하게 되고, 제2 데이터(odd data)는 제2 출력데이터(dout_f)로 출력하게 된다.
한편, 경로선택 신호(ian0)가 로우가 입력되면, 입력부(510)의 전송게이트(T3,T4)가 턴온되어 셀블럭(600)에서 출력된 데이터(even data,odd data)가 래치(L2,L1)에 각각 저장된다. 이어서 제1 및 제2 파이프출력인에이블 신호(pout_r<k>, pout_f<k>)에 의해 제1 데이터(even data)는 제2 출력데이터(dout_f)로 출력하게 되고, 제2 데이터(odd data)는 제1 출력데이터(dout_r)로 출력하게 된다.
따라서 본 발명에 의해 디디알 동기식 메모리 장치에서는 외부클럭(CLK)에 따라 셀블럭에서 출력된 데이터가 파이프래치(500)에서 멀티플렉싱을 하여 출력하는 동작은 같지만, 전체회로는 종래보다 단순화되어 데이터가 고속으로 외부로 출력할 수 있다.
또한, 본 발명에 의하면 종래에 순차적으로 인에이블되어 다수개 파이프래치에 각각 입력되었언 경로선택 신호(ian<0:n>)를 하나의 경로선택 신호(ian)로 사용하기 때문에 타이밍과 제어부분에서 보다 간단하게 되었다. 이는 본 발명에서 사용하는 파이프래치(500)의 입력부(510)에서는 파이프입력인에이블 신호(pin<k>)가 인에이블상태에서만 멀티플렉싱 신호(ian)가 입력되는 구조이기 때문이다.
또한, 전체회로가 단순화되었기 때문에 회로의 면적을 줄일 수 있다.
도5은 본 발명이 바람직한 제2 실시예에 따른 디디알 동기식 메모리 장치의 데이터 출력부를 도시한 블럭구성도이다.
도5를 참조하여 설명하면, 제2 실시예에 따른 디디알 동기식 메모리 장치의 데이터 출력부는 도3과 같은 블럭 구성에다 어드레스신호를 래치하는 래치(320)의 출력부분에 2개의 딜레이(340,350)와 래치(360)를 추가로 구비한 것이다. 여기서 2개의 딜레이(340,350)와 래치(360)는 파이프래치(500)로 입력되는 파이프입력인에이블 신호(pin<k>)와, 경로선택 신호(ian0)의 타이밍을 보다 최적화하기 위한 것이다.
제1 딜레이(340)는 디코더(120)에서 출력되는 래치인에이블신호(cas_rd)를 소정시간 지연시킨후 추가로 구비된 래치(360)의 클럭신호로 출력하고, 제2딜레이(350)는 래치(320)의 출력을 지연시킨후 래치(360)으로 전달하게된다. 이어서, 래치(360)은 파이프래치(500)의 입력부(510)로 경로선택 신호(ian0)를 출력하는 것을 이전과 같다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대 본 발명의 상세한설명에서는 디디알 동기식 메모리장치에 관해 설명하였으나, 일반적인 동기식 메모리장치에서도 사용가능하다.
본 발명에 의한 파이프 래치회로를 동기식 메모리 장치에 적용하면, 데이터출력시 불필요한 지연시간이 제거되어 고속으로 데이터를 출력할 수 있다.

Claims (4)

  1. 셀블럭에서 출력하는 제1 및 제2 데이터를 프리패치하여 저장하고 출력하는 동기식메모리 장치의 파이프 래치회로에 있어서,
    제1 및 제2 래치를 구비하는 저장부;
    파이프 입력인에이블 신호에 의해 인에이블되어, 어드레스가 인가될 때마다 생성되는 경로선택 신호에 의해 상기 제1 및 제2 데이터를 상기 제1 및 제2 래치에 선택적으로 저장하기 위한 입력부; 및
    상기 저장부에 저장된 제1 및 제2 데이터를 제1 및 제2 파이프 출력인에이블 신호에 각각 응답하여 출력하기 위한 출력부
    를 구비하는 동기식 메모리장치의 파이프 래치회로.
  2. 제 1 항에 있어서,
    상기 입력부는
    상기 파이프입력인에이블 신호 및 상기 경로선택 신호를 입력받는 제1 앤드게이트;
    상기 파이프입력인에이블 신호를 일측으로 입력받고, 타측으로는 반전된 상기 경로선택 신호를 입력받는 제2 앤드게이트;
    상기 제1 앤드게이트의 출력에 턴온되어 상기 제1 데이터를 상기 제1 래치로전달하기 위한 제1 전송게이트;
    상기 제1 앤드게이트의 출력에 턴온되어 상기 제2 데이터를 상기 제2 래치로 전달하기 위한 제2 전송게이트;
    상기 제2 앤드게이트의 출력에 턴온되어 상기 제1 데이터를 상기 제2 래치로전달하기 위한 제3 전송게이트; 및
    상기 제2 앤드게이트의 출력에 턴온되어 상기 제2 데이터를 상기 제1 래치로 전달하기 위한 제4 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치의 파이프 래치회로.
  3. 제 2 항에 있어서,
    상기 출력부는
    상기 제1 파이프출력인에이블 신호에 턴온되어 상기 제1 래치에 저장된 데이터를 제1 출력데이터로 출력하기 위한 제5 전송게이트; 및
    상기 제2 파이프출력인에이블 신호에 턴온되어 상기 제2 래치에 저장된 데이터를 제2 출력데이터로 출력하기 위한 제6 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치의 파이프 래치회로.
  4. 셀블럭에서 출력하는 제1 및 제2 데이터를 프리패치하여 저장하고 출력하는파이프 래치회로를 구비한 동기식 메모리장치에 있어서,
    제1 및 제2 래치를 구비하는 저장부;
    파이프 입력인에이블 신호에 의해 인에이블되어, 어드레스신호가 인가될 때마다 생성되는 경로선택 신호에 의해 상기 제1 및 제2 데이터를 상기 제1 및 제2 래치에 선택적으로 저장하기 위한 입력부;
    상기 저장부에 저장된 제1 및 제2 데이터를 제1 및 제2 파이프 출력인에이블 신호에 각각 응답하여 출력하기 위한 출력부; 및
    어드레스신호를 입력받아 래치하고, 소정시간 지연시킨다음 상기 경로선택신호로 생성하기 위한 경로선택신호 생성부를 구비하여,
    상기 경로선택신호 생성부는,
    버퍼링된 상기 어드레스신호를 리드상태일때 카스신호에 의해 생성되는 카스펄스에 응답하여 래치하는 래치수단; 및
    상기 래치수단의 출력을 상기 파이프 입력인에이블 신호의 타이밍에 맞추어 상기 경로선택신호를 생성하기 위한 딜레이
    를 구비하는 동기식 메모리장치.
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