KR20070074325A - 올-뱅크 프리차지 신호 생성회로 - Google Patents

올-뱅크 프리차지 신호 생성회로 Download PDF

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Abstract

본 발명은 싱크로노스 디램의 초기 동작 시 모든 뱅크의 프리차지를 위해 인에이블되는 올-뱅크 프리차지 어드래스와 프리차지 커멘드를 소정 구간 지연시킨 지연프리차지 신호의 인에이블 타이밍을 조절하여, 뱅크별로 초기 프리차지 동작을 위한 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성회로에 있어서, 외부에서 입력된 외부 올-뱅크 프리차지 어드래스를 래치하여 생성된 제 1 올-뱅크 프리차지 어드래스를 입력받아, 상기 프리차지 커멘드가 인에이블되는 구간부터 인에이블 상태가 유지되도록 상기 제 1 올-뱅크 프리차지 어드래스의 인에이블 구간을 조정하여 제 2 올-뱅크 프리차지 어드래스를 생성하는 타이밍조정부 및; 상기 제 2 올-뱅크 프리차지 어드래스와 상기 지연 프리차지 신호를 입력받아 상기 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성부를 포함하는 올-뱅크 프리차지 신호 생성회로를 제공한다.
싱크로노스 디램, 올-뱅크 프리차지 어드래스

Description

올-뱅크 프리차지 신호 생성회로{Circuit for generating all bank precharge}
도 1은 종래 기술에 따른 올-뱅크 프리차지 신호 생성회로를 도시한 것이다.
도 2는 종래 기술에 따른 올-뱅크 프리차지 신호 생성회로의 내부신호의 동작을 도시한 타이밍도이다.
도 3은 본 발명에 의한 일 실시예에 따른 올-뱅크 프리차지 신호 생성회로를 도시한 것이다.
도 4는 도 3의 타이밍조정부를 도시한 회로도이다.
도 5는 본 발명에 의한 일 실시예에 따른 올-뱅크 프리차지 신호 생성회로의 내부신호의 동작을 도시한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 신호입력부 20 : 타이밍조정부
30 : 올-뱅크 프리차지 신호 생성부
본 발명은 올-뱅크 프리차지 신호 생성회로에 관한 것으로, 더욱 구체적으로는 프리차지 커멘드가 인에이블되는 구간부터 올-뱅크 프리차지 어드래스의 인에이블 상태가 유지되도록 인에이블 구간을 조정함으로써, 올-뱅크 프리차지 신호를 생성하는데 있어 올-뱅크 프리차지 어드래스와 지연프리차지 신호의 인에이블 타이밍을 동기시키는데 있어 마진을 확보할 수 있도록 한 올-뱅크 프리차지 신호 생성회로에 관한 것이다.
싱크로너스 디램(SDRAM)은 외부클럭(CLOCK)에 동기되어 동작하는 메모리 소자로, 초기에 동작전원전압(VDD)이 인가된 후 외부 커맨드들이 순차적으로 입력되어 칩을 안정화시키는 작업이 요구된다. 특히, 싱크로너스 디램(SDRAM)은 모든 동작이 프리차지(Precharge) 상태에서 동작이 이루어지므로, 올-뱅크 프리차지 어드래스에 의한 초기 프리자치 동작은 매우 중요하다.
이하, 싱크로너스 디램(SDRAM)에서 올-뱅크 프리차지 신호에 의한 초기 프리자치 동작에 대해 구체적으로 살펴본다.
도 1은 종래 기술에 따른 올-뱅크 프리차지 신호 생성회로를 도시한 것이고, 도 2는 종래 기술에 따른 올-뱅크 프리차지 신호 생성회로의 내부신호의 동작을 도시한 타이밍도이다.
도 1에서 도시한 바와 같이, 종래 기술에 따른 올-뱅크 프리차지 신호 생성 회로는 외부에서 입력된 외부 올-뱅크 프리차지 어드래스(an<8>)를 버퍼링하고, 래치하여 올-뱅크 프리차지 어드래스(at<8>)를 생성하는 신호입력부(1)와; 상기 올-뱅크 프리차지 어드래스(at<8>)와 상기 지연 프리차지 신호(pcgp15b)를 입력받아 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성부(2)을 포함하여 구성된다. 상기 올-뱅크 프리차지 신호 생성부(2)는 각각의 뱅크마다 구비되어 있으며, 각각의 뱅크마다 생성된 올-뱅크 프리차지 신호에 의해 초기 프리자치 동작이 수행된다.
그런데, 상기 올-뱅크 프리차지 신호는 올-뱅크 프리차지 어드래스(at<8>)와 지연 프리차지 신호(pcgp15b) 모두가 인에이블 될 때, 인에이블 되어야 하므로 상기 두신호간의 인에이블 타이밍이 맞지 않는 경우 상기 올-뱅크 프리차지 어드래스(at<8>)를 도 2에서 도시한 바와 같이 소정 구간 지연(delay, 화살표 방향)시켜 인에이블 타이밍을 맞추어 올-뱅크 프리차지 신호를 생성하고 있다.
그러나, 올-뱅크 프리차지 신호 생성회로가 점점 더 고주파 영역에서 동작할 수록 올-뱅크 프리차지 어드래스(at<8>)의 인에이블 구간을 지연(delay)시켜 올-뱅크 프리차지 어드래스(at<8>)와 지연 프리차지 신호(pcgp15b)의 인에이블 타이밍을 맞춰 올-뱅크 프리차지 신호를 생성하는 방법은 점점 더 이용하기 힘들어 지고 있다. 특히 현재 GDDR 3 이상의 칩에서는 1nsec 이하의 클럭주기 하에서 동작하므로 신호간의 마진이 거의 없어져, 앞서 설명한 올-뱅크 프리차지 어드래스(at<8>)의 지연 구간 조정만으로는 마진 부족에 따른 불량 대처에 미흡한 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프리차지 커멘드가 인에이블되는 구간부터 올-뱅크 프리차지 어드래스의 인에이블 상태가 유지되도록 인에이블 구간을 조정함으로써, 올-뱅크 프리차지 신호를 생성하는데 있어 올-뱅크 프리차지 어드래스와 지연프리차지 신호의 인에이블 타이밍을 동기시키는데 있어 마진을 확보할 수 있도록 한 올-뱅크 프리차지 신호 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 싱크로노스 디램의 초기 동작 시 모든 뱅크의 프리차지를 위해 인에이블 되는 올-뱅크 프리차지 어드래스와 프리차지 커멘드를 소정 구간 지연시킨 지연프리차지 신호의 인에이블 타이밍을 조절하여, 뱅크별로 초기 프리차지 동작을 위한 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성회로에 있어서, 외부에서 입력된 외부 올-뱅크 프리차지 어드래스를 래치하여 생성된 제 1 올-뱅크 프리차지 어드래스를 입력받아, 상기 프리차지 커멘드가 인에이블되는 구간부터 인에이블 상태가 유지되도록 상기 제 1 올-뱅크 프리차지 어드래스의 인에이블 구간을 조정하여 제 2 올-뱅크 프리차지 어드래스를 생성하는 타이밍조정부 및; 상기 제 2 올-뱅크 프리차지 어드래스와 상기 지연 프리차지 신호를 입력받아 상기 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성부를 포함하는 올-뱅크 프리차지 신호 생성회로를 제공한다.
본 발명에서, 상기 타이밍 조정부는 상기 프리차지 커멘드에 응답하여 상기 제 1 올-뱅크 프리차지 어드래스를 전달하는 전달게이트 및; 상기 전달게이트의 출력신호를 래치하는 래치를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 타이밍 조정부는 상기 전달게이트와 래치 간에 접속되고, 파워업 신호에 응답하여 상기 래치를 초기화하는 초기화부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 초기화부는 상기 파워업신호를 버퍼링하는 버퍼 및; 상기 버퍼의 출력신호에 응답하여 상기 래치의 입력단을 풀다운 구동하는 풀다운소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 래치의 출력 신호를 버퍼링하는 버퍼를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 외부 올-뱅크 프리차지 어드래스를 버퍼링하는 버퍼 및, 상기 버퍼의 출력신호를 래치하는 래치를 구비하는 신호입력부를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 올-뱅크 프리차지 신호 생성회로를 도시한 것이고, 도 4는 도 3의 타이밍조정부를 도시한 회로도이다.
도 3을 참고하면, 본 발명의 실시예에 따른 올-뱅크 프리차지 신호 생성회로는 싱크로노스 디램의 초기 동작 시 모든 뱅크의 프리차지를 위해 인에이블 되는 올-뱅크 프리차지 어드래스(at<8>)와 프리차지 커멘드(pcgp6)를 반전시키고, 소정 구간 지연시킨 지연 프리차지 신호(pcgp15b)의 인에이블 타이밍을 조절하여 뱅크별로 초기 프리차지 동작을 위한 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성회로에 있어서, 외부에서 입력된 외부 올-뱅크 프리차지 어드래스(an<8>)를 버퍼링하고, 래치하여 제 1 올-뱅크 프리차지 어드래스(at<8>)를 생성하는 신호입력부(10)와; 상기 제 1 올-뱅크 프리차지 어드래스(at<8>)를 입력받아, 상기 프리차지 커멘드(pcgp6)가 인에이블되는 구간부터 상기 올-뱅크 프리차지 어드래스(at<8>)의 인에이블이 유지되도록 상기 올-뱅크 프리차지 어드래스(at<8>)의 인에이블 구간을 조정하여 제 2 올-뱅크 프리차지 어드래스 (at<8>_pcg)를 생성하는 타이밍조정부(20) 및; 상기 제 2 올-뱅크 프리차지 어드래스 (at<8>_pcg)와 상기 지연 프리차지 신호(pcgp15b)를 입력받아 상기 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성부(30)을 포함하여 구성된다.
여기서, 상기 타이밍 조정부(20)는 도 4에서 도시한 바와 같이, 상기 프리차지 커멘드(pcg6)에 응답하여 상기 제 1 올-뱅크 프리차지 어드래스(at<8>)를 전달하는 전달게이트(T2) 및; 상기 전달게이트(T2)의 출력신호를 래치하는 복수의 인버터(IV3, IV4)로 구성된 래치(22)를 포함하여 구성된다. 또한, 래치(22)의 출력단에는 다수의 인버터(IV6, IV7, IV8)가 구비되어 래치(22)의 출력신호를 소정 구간 지 연시킴과 아울러 반전시킨다. 한편, 상기 래치(22)의 입력단에는 파워업 신호(pwrup)의 반전 신호에 의해 턴-온되는 NMOS(N1)가 연결된다. 여기서, 파워업 신호(pwrup)는 로우레벨에서 하이레벨로 천이되어 인에이블 되는 신호로, 하이레벨의 파워업 신호(pwrup)에 의해 NMOS(N1)가 턴-오프되어 상기 래치(22)를 동작시킨다.
이와 같이 구성된 올-뱅크 프리차지 신호 생성회로의 동작을 도3과 도4 및 본 발명에 의한 일 실시예에 따른 올-뱅크 프리차지 신호 생성회로의 내부신호의 동작을 도시한 도 5를 참고하여 구체적으로 설명하면 다음과 같다.
우선, 신호입력부(10)는 외부 올-뱅크 프리차지 어드래스(an<8>)를 입력받아 버퍼링하고, 래치하여 제 1 올-뱅크 프리차지 어드래스(at<8>)를 생성하여 출력한다.
다음으로, 타이밍조정부(20)는 상기 제 1 올-뱅크 프리차지 어드래스(at<8>)를 입력받아, 제 1 올-뱅크 프리차지 어드래스(at<8>)의 인에이블 구간을 조정한다. 이를 구체적으로 살펴보면, 전달게이트(T2)는 프리차지 커멘드(pcg6)가 하이레벨일 때 턴-온되어 하이레벨 상태에 있는 제 1 올-뱅크 프리차지 어드래스(at<8>)를 출력한다. 이때, 래치부(22)는 전달게이트(T2)의 출력신호를 래치하여 로우레벨을 출력하고, 래치부(22)의 출력신호는 다수의 인버터(IV6, IV7, IV8)를 통해 소정 구간 지연되고, 반전된다. 이에 따라, 프리차지 커멘드(pcg6)가 하이레벨일 때 타이밍조정부(20)에서 출력되는 제 2 올-뱅크 프리차지 어드래스(at<8>_pcg)는 하이레벨이다. 이후, 프리차지 커멘드(pcg6)가 로우레벨로 천이하면 전달게이트(T2)는 턴-오프되지만 다수의 인버터(IV6, IV7, IV8)를 통해 출력되는 제 2 올-뱅크 프리차지 어드래스(at<8>_pcg)는 래치부(22)의 동작에 의해 하이레벨을 유지하게 된다. 따라서, 타이밍조정부(20)에서 출력되는 제 2 올-뱅크 프리차지 어드래스(at<8>_pcg)는 프리차지 커멘드(pcg6)의 인에이블 시점에서 인에이블을 시작하여, 계속 인에이블 상태를 유지하게 된다.
이후, 올-뱅크 프리차지 신호 생성부(30)는 상기 제 2 올-뱅크 프리차지 어드래스 (at<8>_pcg)와 상기 지연 프리차지 신호(pcgp15b)를 입력받아 제 2 올-뱅크 프리차지 신호를 생성하게 되는데, 앞서 설명한 바와 같이 제 2 올-뱅크 프리차지 어드래스 (at<8>_pcg)의 인에이블 구간이 프리차지 커멘드(pcg6)의 인에이블 시점에서 인에이블을 시작하여, 계속 인에이블 상태를 유지하므로, 상기 지연 프리차지 신호(pcgp15b)와의 마진확보를 위해 타이밍을 맞출 필요가 없어진다. 이에 따라, 올-뱅크 프리차지 신호를 생성하는 데 있어 제 2 올-뱅크 프리차지 어드래스(at<8>_pcg)와 지연프리차지 신호(pcgp15b)의 인에이블 타이밍을 동기시키는데 있어 마진을 확보할 수 있다.
이후, 인에이블된 프리차지 커멘드(pcg6) 입력 시 상기 제 1 올-뱅크 프리차지 어드래스(at<8>)가 인에이블되지 않는 경우 상기 제 2 올-뱅크 프리차지 어드래스(at<8>_pcg)는 디스에이블된다. 즉, 로우레벨로 천이한다.
상기에서 본 발명에 따른 올-뱅크 프리차지 신호 생성회로는 비록 올-뱅크 프리차지 동작을 수행하기 위한 올-뱅크 프리차지 신호를 발생시키는데 사용되는 것을 예로 들어 설명했지만, 신호 간의 타이밍을 맞추는 데 있어, 마진 확보가 필요한 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 올-뱅크 프리차지 신호 생성회로는 프리차지 커멘드가 인에이블되는 구간부터 올-뱅크 프리차지 어드래스의 인에이블 상태가 유지되도록 인에이블 구간을 조정함으로써, 올-뱅크 프리차지 신호를 생성하는데 있어 올-뱅크 프리차지 어드래스와 지연프리차지 신호의 인에이블 타이밍을 동기시키는 데 있어 마진을 확보할 수 있는 이점을 가진다.

Claims (7)

  1. 싱크로노스 디램의 초기 동작 시 모든 뱅크의 프리차지를 위해 인에이블 되는 올-뱅크 프리차지 어드래스와 프리차지 커멘드를 소정 구간 지연시킨 지연프리차지 신호의 인에이블 타이밍을 조절하여, 뱅크별로 초기 프리차지 동작을 위한 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성회로에 있어서,
    외부 올-뱅크 프리차지 어드래스를 래치하여 생성된 제 1 올-뱅크 프리차지 어드래스를 입력받아, 상기 프리차지 커멘드가 인에이블되는 구간부터 인에이블 상태가 유지되도록 상기 제 1 올-뱅크 프리차지 어드래스의 인에이블 구간을 조정하여 제 2 올-뱅크 프리차지 어드래스를 생성하는 타이밍조정부 및;
    상기 제 2 올-뱅크 프리차지 어드래스와 상기 지연 프리차지 신호를 입력받아 상기 올-뱅크 프리차지 신호를 생성하는 올-뱅크 프리차지 신호 생성부를 포함하는 올-뱅크 프리차지 신호 생성회로.
  2. 제 1항에 있어서, 타이밍 조정부는 상기 프리차지 커멘드에 응답하여 상기 제 1 올-뱅크 프리차지 어드래스를 전달하는 전달게이트 및;
    상기 전달게이트의 출력신호를 래치하는 래치를 포함하여 구성되는 올-뱅크 프리차지 신호 생성회로.
  3. 제 2 항에 있어서, 상기 타이밍 조정부는 상기 전달게이트와 래치 간에 접속되고, 파워업 신호에 응답하여 상기 래치를 초기화하는 초기화부를 더 포함하는 올-뱅크 프리차지 신호 생성회로.
  4. 제 3 항에 있어서, 상기 초기화부는 상기 파워업신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호에 응답하여 상기 래치의 입력단을 풀다운 구동하는 풀다운소자를 포함하는 올-뱅크 프리차지 신호 생성회로.
  5. 제 4항에 있어서, 상기 풀다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 올-뱅크 프리차지 신호 생성회로.
  6. 제 2항에 있어서, 상기 래치의 출력 신호를 버퍼링하는 버퍼를 더 포함하는 것을 특징으로 하는 올-뱅크 프리차지 신호 생성회로.
  7. 제 1 항에 있어서, 상기 외부 올-뱅크 프리차지 어드래스를 버퍼링하는 버퍼 및, 상기 버퍼의 출력신호를 래치하는 래치를 구비하는 신호입력부를 더 포함하는 올-뱅크 프리차지 신호 생성회로.
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