CN114640345A

CN114640345A - 延迟锁相环电路、存储器件及时钟同步方法

Info

Publication number: CN114640345A
Application number: CN202210146268.0A
Authority: CN
Inventors: 丁玲; 杨诗洋
Original assignee: Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Current assignee: Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date: 2022-02-17
Filing date: 2022-02-17
Publication date: 2022-06-17

Abstract

本发明实施例公开一种延迟锁相环(DLL)电路、存储器件及时钟同步方法。DLL电路包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，相位比较子电路用于接收输入时钟信号和反馈时钟信号；比较输入时钟信号和反馈时钟信号的相位差，获得比较结果信号；向控制子电路输出比较结果信号；控制子电路，用于接收比较结果信号和外部输入的模式控制信号；基于模式控制信号选择延迟线的工作模式；在选定的工作模式下，基于比较结果信号生成第一控制信号；向延迟线输出第一控制信号；延迟线用于接收第一控制信号，基于第一控制信号对输入时钟信号进行延时调整，获得第二输出时钟信号。

Description

延迟锁相环电路、存储器件及时钟同步方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种延迟锁相环(DLL，Delay LockedLoop)电路、存储器件及时钟同步方法。

背景技术

存储器领域，由于存储器芯片，尤其是双倍速率同步动态随机存储器件(DDRSDRAM，Double Data Rate SDRAM)，通常使用DLL电路来实现外部输入的时钟信号与存储器件内部的DQS(或DQ)之间的相位差在预设范围内，以保证数据无误地传输至存储器件，或从存储器件中读取数据。目前的DLL电路的调整策略单一，难以适用不用情况下对于外部输入的时钟信号与DQS(或DQ)之间的相位差的调整。

发明内容

有鉴于此，本发明实施例提供一种DLL电路、存储器件及时钟同步方法，提供多种调整策略，以适用不同情况下的外部输入的时钟信号与DQS(或DQ)之间的相位差的调整。

为达到上述目的，本发明的技术方案是这样实现的：

第一方面，本发明提供一种延迟锁相环DLL电路，包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，其中；

所述相位比较子电路，用于实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；向所述控制子电路输出所述比较结果信号；所述反馈时钟信号为第一输出时钟信号经过所述内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号；

所述控制子电路，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述延迟子电路输出所述第一控制信号；

所述延迟子电路，用于接收所述控制子电路输出的所述第一控制信号，基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

其中，所述第一输出时钟信号和所述第二输出时钟信号均为所述DLL电路的输出，并所述第一输出时钟信号在所述第二输出时钟信号之前。

第二方面，本发明还提供一种存储器件，包含以上所述的延迟锁相环DLL电路。

第三方面，本发明实施例还提供一种时钟同步方法，所述方法包括：

实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；所述反馈时钟信号为第一输出时钟信号经过转换后与所述输入时钟信号具有相同格式的时钟信号；

接收外部输入的模式控制信号；并基于所述模式控制信号控制所述DLL电路的工作模式；

在选定的工作模式下，基于所述比较结果信号生成第一控制信号；

基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

本发明实施例提供一种DLL电路、存储器件及时钟同步方法。其中，所述DLL电路包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，其中；所述相位比较子电路，用于实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；向所述控制子电路输出所述比较结果信号；所述反馈时钟信号为第一输出时钟信号经过所述内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号；所述控制子电路，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述延迟子电路输出所述第一控制信号；所述延迟子电路，用于接收所述控制子电路输出的所述第一控制信号，基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；其中，所述第一输出时钟信号和所述第二输出时钟信号均为所述DLL电路的输出，并所述第一输出时钟信号在所述第二输出时钟信号之前。本发明实施例提供的DLL电路及时钟同步方法，通过模式控制信号控制DLL电路中的延迟子电路工作在合适的工作模式，在该选定的工作模式下，利用相位子电路实时比较输入时钟信号和反馈时钟信号(也即与第一输出时钟信号)的相位差，产生控制信号，以使所述延迟子电路对输入时钟信号进行延时调整，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态，以此使得DLL电路具有普遍的适应能力，为不同情况下的存储器件中的输入时钟信号与DQS(或DQ)(经由第二输出时钟信号转化而来)的相位偏移进行调整，以保证数据准确无误地传输。

附图说明

在不一定按比例绘制的附图中，相同的标号可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图以实例而非限制的方式一般性地说明了本文档中讨论的各种实施例。

图1为本发明实施例提供的DLL电路的结构示意图；

图2为本发明实施例提供一种控制子电路的结构示意图；

图3为本发明实施例提供的一种用于生成第一控制信号的控制子电路的结构示意图；

图4为本发明实施例提供的另一种DLL电路的结构示意图；

图5为本发明实施例提供的一种在存储器件中使用的DLL电路结构示意图；

图6为本发明实施例提供的DLL电路的工作流程示意图；

图7为本发明实施例提供的DLL电路处于粗调策略下的工作流程示意图；

图8为本发明实施例提供的DLL电路处于粗调策略时各时钟信号的时序图；

图9为本发明实施例提供的DLL电路处于细调策略下的工作流程示意图；

图10为本发明实施例提供的DLL电路处于细调策略时各时钟信号的时序图；

图11为一种应用于上述所述的延迟锁相环DLL电路的时钟同步方法的流程示意图；

图12为本发明实施例提供的一种存储器件的结构示意图；

图13为本发明实施例提供的一种存储器装置的结构示意图；

图14为本发明实施例提供的单块三维存储器阵列的一个实例性方案的一部分的透视图；

图15为本发明实施例提供的存储器单元的阵列结构示意图；

图16(A)为根据本发明提供的一些方面的具有存储器件的示例性存储器卡的示意图；

图16(B)为根据本发明的一些方面的具有存储器件的示例性固态驱动器(SSD)的示意图。

具体实施方式

以下参照附图更详细地描述本发明的各个实施例。可以通过不同地配置或布置本发明实施例中的元件和特征以形成可作为任何所公开的实施例的变形的其它实施例。因此，本发明实施例不限于在本文中阐述的实施例。相反，提供所描述的实施例以使得本发明实施例是彻底和完整的，并且将本发明实施例的范围充分传达给本发明实施例所属技术领域的技术人员。应当注意的是，对“实施例”、“另一实施例”等的引用不一定表示仅一个实施例，并且对任何这样的短语的不同引用不一定针对相同的实施例。应当理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个具有相同或者相似名称的元件区分开。因此，在不脱离本发明实施例的精神和范围的情况下，在一个实施例中的第一元件在另一实施例中也可以称为第二或三元件。

附图不一定按照比例绘制，并且在某些情况下，可以放大比例以清楚地示出实施例的特征。当元件称为连接或联接至另一个元件时，应该理解的是，前者可以直接连接或联接后者，或者可以经由二者之间的一个或多个中间元件电连接或电联接至后者。此外，还应当理解的是，当元件被称为在两元件“之间”时，该元件可以是两个元件之间唯一元件，或者也可以存在一个或多个中间元件。

在本文中所使用术语仅出于描述特定实施例的目的，并且不旨在限制本发明。如本文中所使用的单数形式旨在包括复数形式，除非上下文另外明确指出。除非另外说明或者从上下文可以清楚地理解为单数形式，否者在本发明实施例和所附权利要求书中使用的冠词“一”和/或“一个”统称应该解释为表示“一个或多个”。应当进一步理解的是，本发明实施例中使用的术语“包括”、“包括有”、“包含”和“包含有”指定存在所述元件并且不排除存在或附加一个或更多其它元件。本发明实施例所使用的术语“和/或”包括一个或者多个相关联的所列项目的任意和所有组合。除非另外定义，否则本发明实施例使用的包括技术和科学技术的所有术语具有与本发明所属领域的普通技术人员鉴于本发明实施例而通常理解的相同含义。应当进一步理解的是，除非本发明实施例明确定义，否则诸如在常用词典中定义的属于应解释为具有与其在本发明实施例和相关技术的环境中的含义一致的含义，而不应以理想化或过于形式化的方式解释。

在以下描述中，阐述了许多具体细节以提供对本发明的透彻理解，可以在没有某些或者所有这些具体细节的情况下实践本发明。在其它情况下，没有详细描述公知的处理结构和/或处理，以免不必要地模糊本发明。还应当理解的是，在某些情况下，除非另外特别之处，否则对相关领域的技术人员显而易见的是，关于一个实施例描述的特征或元件可以被单独使用或者与另一实施例的其它特征或元件组合使用。在下文中，参考附图详细描述本发明的各个实施例。以下描述集中在细节上以促进对本发明的实施例的理解。可能省略了众所周知的技术细节，以免模糊本发明实施例的特征和方面。

本发明实施例涉及一种DLL电路、存储器件及时钟同步方法。DLL电路包含用于适用不同情况下多种调整策略，能够在不同情况下对时钟进行同步调整，从而提升了DLL电路的普适性。该DLL电路在硬件上的实现可以是全数字的DLL电路，也可以是纯模拟模式的DLL电路；还可以是数字和模拟混合型的DLL电路。

下面结合附图及具体实施例对本发明实施例作进一步详细的说明。

如图1所示，其示出本发明实施例提供的DLL电路的结构示意图。在图1中，所述DLL电路10包括：相位比较子电路101、控制子电路102、延迟子电路103以及内部反馈子电路104，其中；

所述相位比较子电路101，用于实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；向所述控制子电路102输出所述比较结果信号；所述反馈时钟信号为第一输出时钟信号经过所述内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号；

所述控制子电路102，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述延迟子电路输出所述第一控制信号；

所述延迟子电路103，用于接收所述控制子电路输出的所述第一控制信号，基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

需要说明的是，图1中的DLL电路是一种负反馈控制回路，其工作原理可以如下：所述相位比较子电路将输入时钟信号和反馈时钟信号进行比较，获得比较结果信号；并将所述比较结果信号传输给所述控制子电路；所述控制子电路接收所述比较结果信号和模式控制信号，然后基于所述模式控制信号控制所述延迟子电路的工作模式，在选定的工作模式下，基于所述比较结果信号生成控制所述延迟子电路的第一控制信号，以使得所述延迟子电路基于所述第一控制信号对所述输入时钟信号进行延时调整，以获得第二输出时钟信号。所述反馈时钟信号为将第一输出时钟信号经过内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号。所述第一输出时钟信号和所述第二输出时钟信号均是所述DLL电路的输出时钟信号，而所述第一输出时钟信号在所述第二输出时钟信号之前(是指时间上，所述第一输出时钟信号比所述第二输出时钟信号早，比如，所述第一输出时钟信号可以为DLL电路第K-1时刻的输出；所述第二输出时钟信号可以为DLL第K时刻的输出)，并且所述第二输出时钟信号是所述第一输出时钟信号经过所述延迟子电路延时调整后的时钟信号。

在前述描述的DLL电路工作原理时，仅是DLL电路某一次的延时调整的过程，在实际应用过程中，DLL电路对输入时钟信号的延时调整是依据输出时钟信号(转换成反馈时钟信号)与输入时钟信号之间的相位差实时进行调整，直到达到DLL电路的第一输出时钟信号(转换成反馈时钟信号)与输入时钟信号之间的相位差在预设范围内，使DLL电路达到锁定状态(也即达到反馈控制的动态稳定状态)，此时可以理解为，所述输入时钟信号与所述DLL电路的输出时钟信号同步(或对齐)，其中，所述输入时钟信号与DLL电路的输出时钟信号同步(或对齐)，可以是指：所述输入时钟信号与DLL电路的输出时钟信号(如，第二输出时钟信号)之间的相位差在预设范围内，比如，所述预设范围可以为[-175ps，175ps]。应该说明的是，在实际计算过程中，相位比较子电路接收并比较的是输入时钟信号和反馈时钟信号，其实质反映的是输入时钟信号和DLL电路的输出时钟信号之间的相位状态，因此，前述说DLL电路对输入时钟信号的延时调整是依据输出时钟信号(转换成反馈时钟信号)与输入时钟信号之间的相位差实时进行调整的。

需要说明的是，前述的相位比较子电路也可以称之为鉴相器、相位比较器等等。前述的延迟子电路也可以称之为延迟线。应该知道的是，在不同的文章，可能采用不同的描述，所指为同一器件。

本发明实施例提供的DLL电路，通过模式控制信号控制DLL电路中的延迟子电路工作在合适的工作模式，在该选定的工作模式下，利用相位子电路实时比较输入时钟信号和反馈时钟信号(也即与第一输出时钟信号)的相位差，产生控制信号，以使所述延迟子电路对输入时钟信号进行延时调整，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态，以此使得DLL电路具有普遍的适应能力，为不同情况下的存储器件中的输入时钟信号与DQS(或DQ)(经由第二输出时钟信号转化而来)的相位偏移进行调整，以保证数据准确无误地传输。

在实际应用过程中，在所述延迟子电路可以包括：粗调延迟线和细调延迟线，对应的，所述工作模式包括第一模式和第二模式；所述第一模式对应调整所述延迟子电路的所述粗调延迟线；所述第二模式对应调整所述延迟子电路的所述细调延迟线；其中，所述延迟子电路处于所述第一模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二模式时对所述输入时钟信号延时调整的步长。

在实际应用过程中，在所述延迟子电路包括粗调延迟线和细调延时线时，将调整所述延迟子电路中的粗调延迟线的模式定义为第一模式；将调整所述延迟子电路中的细调延迟线的模式定义为第二模式，第一模式的延时步长大于第二模式的延时步长。

在一些实施例，所述粗调延迟线和细调延迟线可以串联连接。所述延迟子电路对所述输入时钟信号进行延时调整的总延时可以为经粗调延迟线的延时加上经细调延迟线的延时。比如，若在某一调整中，经粗调延迟线的延时为500皮秒(ps)；经细调延迟线的延时为100ps，那么，所述延迟子电路对所述输入时钟信号进行延时调整的总延时可以为600ps。应该理解的是，前面描述的不论是调整粗调延迟线还是调整细调延迟线，其实质是说，增加或减少粗调延迟线的步长个数，和或增加或减少细调延迟线的步长个数，但所述延迟子电路对所述输出时钟信号的总延时还是经粗调延迟线的延时加上经细调延迟线的延时。也就是说，粗调延迟线和/或细调延迟线可能具有初始值。

这里，所述控制子电路基于所述比较结果信号生成第一控制信号，向所述延迟子电路传输所述第一控制信号；所述延迟子电路基于所述第一控制信号对所述输入时钟信号进行延时调整，可以是指：控制子电路生成的所述第一控制信号控制所述延迟子电路对所述输入时钟信号进行延时调整的总延时的调整，而调整总延时的方式有调整粗调延迟线和/或细调延迟线。也就是，仅调整粗调延迟线；仅调整细调延迟线；调整粗调延迟线和细调延迟线。具体来说，增加或减少粗调延迟线的调整步长；或者，增加或减少细调延迟线的调整步长；或者，增加或减少粗调延迟线的调整步长和增加或减少细调延迟线的调整步长。

在一些实施例中，所述第二模式包括多种，其中，所述延迟子电路在每种第二模式下对所述输入时钟信号的调整的步长不同。

作为一种可选的实施方式，所述第二模式包括：第一子模式和第二子模式，其中，所述延迟子电路处于所述第一子模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二子模式时对所述输入时钟信号延时调整的步长。

举例来说，所述延迟子电路在第一模式下的调整步长可以为600皮秒(ps)；而在第二模式下的调整步长可以为100ps、200ps等等，其小于在第一模式下的调整步长。而第二模式可以包括多种调整步长的调整策略，一种可选的实施例，所述第二模式包括第一子模式和第二子模式，所述第一子模式的调整步长大于所述第二子模式的调整步长，比如，第一子模式的调整步长可以为200ps；而第二子模式的调整步长为100ps。

还需说明的是，本发明实施例提供的DLL电路在一次调整过程中，所述延迟子电路的工作模式要么是第一模式要么是第二模式。也即：要么是调整粗调延时线，要么是调整细调延迟线。而在使DLL电路达到锁定状态的整个调整过程中，所述延迟子电路的工作模式可以包括第一模式和/或第二模式。

在实际应用过程中，所述模式控制信号根据所述DLL电路所处的调整策略而定；

其中，所述调整策略包括粗调策略和细调策略；在所述粗调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第一模式下，直到所述DLL电路的所述第二输出时钟信号由滞后所述输入时钟信号改变为超前所述输入时钟信号时，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态；在所述细调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态。

也就是，所述DLL电路具有粗调策略和细调策略两种调整策略，在粗调策略中，先使用第一模式的粗调延迟线进行调整，再依据所述输入时钟信号和所述DLL电路的输出时钟信号的相位状态，使用第二模式的细调延迟线进行调整，直到达到所述DLL电路的锁定状态，也就是，在所述粗调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第一模式下，直到所述DLL电路的所述第二输出时钟信号由滞后所述输入时钟信号改变为超前所述输入时钟信号时，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态。在细调策略下，始终使用第二模式的细调延迟线进行调整，也即在所述细调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态。

应该说明的是，由于不论是第一模式还是第二模式，所述延迟子电路的调整范围是有限的，换句话说，在硬件实现上，不论是粗调延迟线还是细调延迟线，其能调整的范围都是有限的，其包含的调整步长是有限的。在实际应用过程中，第二模式下的满量程的调整量可以为第一模式下的调整步长整数倍。基于此，在一些实施例中，在所述DLL电路的细调策略下，若在第二模式下经过满量程的调整后，所述输入时钟信号与所述DLL电路的输出时钟信号的相位差仍不能满足要求，由于第二模式的满量程有限，已经达到满量程，此时需要采用第一模式下的一个或多个调整步长进行调整之后，再重新使用第二模式对应的细调延迟线进行细调，以使所述输入时钟信号与所述DLL电路的输出时钟信号之间的相位差达到要求。这时，输入时钟信号与所述DLL电路的输出时钟信号之间的相位差最终应该调整的延时可以为第一模式下调整步长倍数与第二模式下的调整步长倍数之和，比如以前述的第一模式下的调整步长为600ps和第二模式的调整步长为100ps为例，若输入时钟信号与反馈时钟信号之间的相位差满足要求时需要调整的延时为600ps+100ps。

因为DLL电路的负反馈控制为有差控制，在其达到锁定状态时，所述输入时钟信号与DLL电路的输出时钟信号之间最终的相位差称之为稳态误差，其可以为衡量选定的工作模式的调整精度。通常，所述延迟子电路的某一工作模式的单次调整步长越大，跟随速度越快，也即能够快速达到锁定状态；而调整步长越小，达到锁定状态的时间越长，但其调整精度就会越好。在实际应用过程中，所述DLL电路工作在粗调策略下虽能达到锁定，但在DLL电路持续使用过程中，随着温度的变化，需要使DLL电路的调整策略转变为细调策略，以进行背景细调而实施检测。在DLL电路选择工作在细调策略时，若环境变化较快，导致所述输入时钟信号与所述DLL电路输出时钟的相位差偏差逐渐变大，此时，需要选择调整步长大的第一子模式，进行快速调整，以快速的跟随环境的变化。若环境变化不快时，选择第二子模式，以保证精度。其中，作为一种可选的实施方式，第一子模式的调整步长可以是第二子模式的调整步长的两倍、四倍等等成倍数增加的调整步长。

在实际应用过程中，前述所述DLL电路所处的调整策略的发生时机在于：粗调策略可以在所述DLL电路初始化复位后的第一次时钟相位调整；所述细调策略可以在第一次时钟相位调整之后，随着工作环境电源电压和/或环境温度变化，所述述输入时钟信号与所述DLL电路的输出时钟信号之间的相位差超出预设范围时。该细调策略可以称之为背景细调，其可以周期性的进行调整。

基于前述描述的本发明实施例提供的DLL电路，如图2所示，本发明实施例提供一种控制子电路的结构示意图。

在图2中，所述控制子电路102包括：接收模块1021、处理模块1022以及输出模块1023，其中；

所述接收模块1021，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；

所述处理模块1022，用于基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述输出模块传递所述第一控制信号；

所述输出模块1023，用于向所述延迟子电路输出所述第一控制信号。

在一些实施例中，所述处理模块1022，还用于：

基于所述比较结果信号确定所述输入时钟信号和所述第一输出时钟信号之间的相位状态；

基于所述相位状态生成所述第一控制信号；所述第一控制信号包括以下之一：上调信号、下调信号以及保持信号；

其中，所述相位状态包括以下之一：所述输入时钟信号与所述第一输出时钟信号的相位差在所述预设范围内；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号超前所述第一输出时钟信号；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号滞后所述第一输出时钟信号。

需要说明的是，这里所说的比较结果信号可以是相位比较子电路对所述输入时钟信号和反馈时钟信号进行比较后输出的信号，该比较结果信号被传输到控制子电路中，经由接收模块传递给所述处理模块。所述处理模块基于这个比较结果信号确定出所述输入时钟信号和所述第一输出时钟信号之间的相位状态；然后基于该相位状态生成所述第一控制信号。

其中，所说的相位状态包括以下之一：所述输入时钟信号与所述第一输出时钟信号的相位差在所述预设范围内；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号超前所述第一输出时钟信号；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号滞后所述第一输出时钟信号。

需要说明的是，这里所说的所述输入时钟信号与所述第一输出时钟信号的相位差在所述预设范围内也可以理解成所述输入时钟信号与所述第一输出时钟信号的同步，换句话说，可以是指所述输入时钟信号的上升沿与所述DLL电路的第一输出时钟信号的上升沿处于对齐状态。所说的所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内也可以理解成所述输入时钟信号与所述第一输出时钟信号不同步，换句话说，可以是指所述输入时钟信号的上升沿与所述DLL电路的所述第一输出时钟信号的上升沿处于不对齐状态。

基于前面描述，在实际应用过程中，判断所述输入时钟信号与所述DLL电路的第一输出时钟信号之间是否同步(或对齐)可以是比较所述输入时钟信号的上升沿与经所述DLL电路的第一输出时钟信号转换的反馈时钟信号的上升沿是否同步(或对齐)，若同步(或对齐)，则所述输入时钟信号与所述DLL电路的第一输出时钟信号之间同步(或对齐)；若不同步(或不对齐)，所述输入时钟信号与所述DLL电路的第一输出时钟信号之间不同步(或不对齐)。在所述输入时钟信号与所述DLL电路的第一输出时钟信号之间不同步(或不对齐)的情况下，还可以分成两种情况：所述输入时钟信号的上升沿超前所述DLL电路的第一输出时钟信号的上升沿、所述输入时钟信号的上升沿滞后所述DLL电路的第一输出时钟信号的上升沿。基于此，所述基于所述相位状态生成所述第一控制信号可以包括：在基于所述比较结果信号确定所述输入时钟信号和所述DLL电路的第一输出时钟信号之间的相位状态为所述输入时钟信号与所述第一输出时钟信号的相位差在所述预设范围内时，所述第一控制信号为保持信号，也即，不用对二者的相位差进行调整；在基于所述比较结果信号确定所述输入时钟信号和所述DLL电路的第一输出时钟信号之间的相位状态为所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内时，所述第一控制信号为上调信号或下调信号，其中，一种可选的实施方式为，当所述输入时钟信号的上升沿超前所述DLL电路的第一输出时钟信号的上升沿时，所述第一控制信号为上调信号；当所述输入时钟信号的上升沿滞后所述DLL电路的第一输出时钟信号时，所述第一控制信号为下调信号。

其中，所述输入时钟信号的上升沿超前所述DLL电路的第一输出时钟信号可以是指所述反馈时钟信号的上升沿处于所述输入时钟信号的高电平区域；所述输入时钟信号的上升沿滞后所述DLL电路的第一输出时钟信号可以是指所述反馈时钟信号的上升沿处于所述输入时钟信号的低电平区域。由于前述已经描述，DLL电路的工作原理是连续步长逼近的方式达到DLL电路的锁定状态，基于此，所述上调信号可以是指在原有的基础上往上增加调整步长，比如，当前使用所述延迟子电路的调整步长的个数为2，若接收到上调信号，此时，使用所述延迟子电路的调整步长的个数增加到3个。所述下调信号可以是指在原有的基础上向下减少整步长，比如，当前使用所述延迟子电路的调整步长的个数为2，若接收到下调信号，此时，使用所述延迟子电路的调整步长的个数减少到1个。

作为一种可选的实现方式，控制子电路可以基于图3所示的结构实现基于所述比较结果信号生成第一控制信号。在图3中，该结构包括：9位的计数器(Counter)、一些逻辑门(Logic Gates)、粗调译码器(Coarse tune decoder)以及细调译码器(Fine tunedecoder)。

其中，9位的计数器的高六位为第一模式的控制位，低三位为第二模式的控制位，其中，CNT<8:0>为计数器的9位输出，其低三位作为第二模式的控制位(第二模式的模式控制信号)，而高6位作为第一模式的控制位(第一模式的模式控制信号)。FT_DLLCTL_INI_N是背景细调策略的指示信号，当FT_DLLCTL_INI_N＝1代表开始进行背景细调策略。FT_DLLCTL_S是代表背景细调两种模式的控制信号，当FT_DLLCTL_S＝1时，背景细调只有低两位的调整有效位数，利用两位细调有效位数拉动粗调(相当于利用第一子模式+第一模式的细调策略)；当FT_DLLCTL_S＝0时，背景细调是低三位的调整有效位数，利用三位细调位数拉动粗调，调整速度会慢(相当于利用第二子模式+第一模式的细调策略)。DLL_RIN<9:7>是细调控制位，经过细调的decoder产生EA_CTLR<6:0>(相当于第二模式的第一控制信号)去控制所述延迟子电路的细调延迟线(delayline)。DLLRIN<5:0>是粗调控制位，经过粗调decoder产生DL_CTLR<63:0>(相当于第一模式的第一控制信号)去控制所述延迟子电路的粗调延迟线。需要说明的是，一般情况下，粗调延迟线的调整范围要大于所述细调延迟线的调整范围。

在一些实施例中，如图4所示，本发明实施例提供的DLL电路10还包括：输出选择器105，用于在所述DLL电路所在系统的工作速率低于第一阈值时，直接将所述输入时钟信号作为所述DLL电路的输出时钟信号；在所述DLL电路所在系统的工作速率不小于所述第一阈值且不大于第二阈值时，将所述第二输出时钟信号作为所述DLL电路的输出时钟信号。

需要说明的是，所述第一阈值可以是1.6Gbps，所述第二阈值可以为2.4Gbps，也就是，在DLL电路应用的存储系统的传输速率小于1.6Gbps时，DQS_T(由DLL电路的输出时钟信号获得)和CK_T(输入时钟信号)不需要对齐，此时，直接采用所述输入时钟信号作为所述DLL电路的输出。在存储系统的传输速率不小于1.6Gbps且不大于2.4Gbps时，DQS_T(由输出时钟信号获得)和CK_T(输入时钟信号)需要对齐，此时，在存储系统初始化复位后，先利用粗调策略进行调整；当系统初始化复位后DLL电路调整锁定一次后，在后续工作中，随着工作环境电源电压或者环境温度的变化，DQS_T和CK_T之间的相位差会出现偏差，随时可能超出预设范围，所以会进行背景细调。背景细调(也就是细调策略)只出现在DLL初始化之后的调整，可以周期性的调整。在实际应用过程中，所述输出选择器上具有一个设置引脚，通过定义该引脚上的电平来选择哪种输出方式，也即下面所述的DLL_BYPASS引脚，一种示例，定义该DLL_BYPASS为高电平(比如1)时，直接采用所述输入时钟信号作为所述DLL电路的输出；定义该DLL_BYPASS为低电平(比如0)时，将所述第二输出时钟信号作为所述DLL电路的输出时钟信号。应该理解的是，也可以是其他定义。

在一些实施例中，本发明实施例提供的DLL电路10还包括：时钟占空比校准子电路，用于接收所述输入时钟信号并校准所述输入时钟信号的占空比。

需要说明的是，时钟占空比校准(DCC，Duty Cycle Corrector)子电路可以是应用于DDR SDRAM以实现一个50％占空比的时钟信号，从而保障系统的正常运行和效能的最佳发挥。这里，所述DCC子电路接收外部的输入时钟缓存器输出的输入时钟信号，并校准所述输入时钟信号的占空比，以使所述输入时钟信号的占比空为50％。

在一些实施例中，本发明实施例提供的DLL电路还包括：时钟控制逻辑子电路，用于将所述输入时钟信号分成两路，一路输入所述相位比较子电路，另一路输入所述延迟子电路。

在实际应用过程中，由于在DLL电路中的不同支路可能需要相同的时钟信号，这里，所述时钟控制逻辑子电路就是将所述输入时钟信号分成两路相同的子输出时钟信号，一路输入到所述相位比较子电路与所述反馈时钟信号比较；一路输入到所述延迟子电路，以使所述延迟子电路对该路子输入时钟信号(与输入时钟信号相同)进行延时调整。

在一些实施例中，所述内部反馈子电路可以包括：第一转换组件和第二转换组件，其中；

所述第一转换组件，用于将所述第一输出时钟信号转换成目标时钟信号；所述目标时钟信号为所述DLL电路所在系统中期望与所述输入时钟信号的相位差在所述预设范围内的时钟信号；

所述第二转换组件，用于将所述目标时钟信号转换成与所述输入时钟信号格式相同的所述反馈时钟信号。

需要说明的是，这里所说的目标时钟信号为所述DLL电路所在系统中期望要与所述输入时钟信号保持对齐(或同步)的时钟信号，比如，在存储器系统中，所述目标时钟信号可以为DQS或DQ。前述已经描述，对齐的含义是两种时钟信号之间的相位差在预设范围内。所说的反馈时钟信号与所述输入时钟信号具有相同的格式，比如，所述输入时钟信号为差分信号；所述反馈时钟信号也会转成差分信号。

在一些实施例中，所述第一转换组件可以包括：并转串子电路和DQS输出时钟缓存器，其中，所述并转串子电路用于将多比特数据转换成少比特数据；所述DQS输出时钟缓存器用于缓存经所述DLL电路延迟后的所述输入时钟信号，并生成DQS。

在一些实施例中，所述第二转换组件可以包括输入时钟缓存器，用于将DQS转换成与所述输入时钟信号相同格式的时钟信号。比如，所述输入时钟信号为差分时钟信号；则所述输入时钟缓存器将所述DQS转换成差分时钟信号，并将其输入到前述的相位比较子电路中，相位比较子电路将所述输入时钟信号与所述DQS转换的差分时钟信号进行比较，以便控制子电路对所述延迟子电路进行控制，以使所述延迟子电路对所述输入时钟信号进行延时调整，从而使所述输入时钟信号与所述DQS同步。

在一些实施例中，所述DLL电路还包括输出时钟控制子电路，与所述输出选择器连接，用于接收所述输出选择器输出的所述输入时钟信号或所述第二输出时钟信号，并将所述输入时钟信号或所述第二输出时钟信号至少分成两路，其中一路输入所述内部反馈子电路；其余路输入所述DLL电路所在系统中相应的输出时钟缓冲器，以得到所述DLL电路所在系统所需的时钟信号。

需要说明的是，若DLL电路所在系统为存储器系统，这里所说的所需的时钟信号可以包括DQS和/或DQ。应该理解的是，在DLL电路在不同系统时，所需的时钟信号也可能不同。

基于前述的描述的DLL电路，如图5所示，其示出一种在存储器件中使用的DLL电路结构示意图。在图5中，所述DLL电路包括：时钟占空比校准(DCC)子电路、时钟控制逻辑(Clock Control)子电路、延迟线(Delay Line)也即延迟子电路、相位比较子电路(PD)、控制子电路(Control)、输出选择器(MUX)、三个输出端口的输出时钟(Output Clock)控制子电路以及内部反馈子电路，其中；所述内部反馈子电路包含第一转换组件和第二转换组件；所述第一转换组件可以包括：并转串子电路(SerilizerEmulation)和DQS输出时钟缓存器(DQS Outputbuffer)；所述第二转换组件可以包括输入时钟缓存器(Inputbuffer)；在DLL电路外围还包括：CKinputbuffer(输入时钟信号的输入时钟缓存器)、DQ SerilizerEmulation、DQS Serilizer Emulation、DQ Output buffer以及DQS Output buffer。另需要说明的是，CK_T/CK_C为差分的输入时钟信号；OUT_N/OUT为差分的反馈时钟信号。

基于图5所示的DLL电路，其时钟信号流向可以如下：

CK_T/CK_C差分时钟信号输入到CKinputbuffer，经过CKinputbuffer缓存得到输入DLL电路的外部时钟信号，该外部时钟信号传输到DLL电路中的DCC子电路，经DCC子电路的校准得到占空比为50％的输入时钟信号，输入时钟信号一路输入输出选择器；一路输入时钟控制逻辑子电路，该路输入时钟信号经过时钟控制逻辑子电路分成两路子输入时钟信号，一路输入到延迟子电路；另一路输入到相位比较子电路，经所述延迟子电路的那路子输入时钟信号，经过所述延迟子电路的延时调整后输入到输出选择器，基于输出选择器的选择确定是所述延迟子电路的输出还是所述DCC子电路的输出作为DLL电路的输出(也即图5中的基于DLL_BYPASS引脚的电平信号进行选择，需要说明的是，该DLL_BYPASS引脚的电平信号可以由人为定义，基于前述描述，其依据DLL电路所在系统的工作速率确定)；进入所述相位比较子电路的那路子输入时钟信号与经过内部反馈子电路转换的第一输出时钟信号(也即反馈时钟信号)进行实时比较，得到比较结果信号，并将该比较结果信号传输给控制子电路，使控制子电路基于该比较结果信号对所述延迟子电路进行控制，使得所述延迟子电路对所述输入时钟信号进行延时调整，具体原理在前述已经详细说明，在此不再赘述。经输出选择器输出的输出时钟信号，再经过具有三个输出端口的输出时钟(Output Clock)控制子电路分别输出给DQ、DQS、反馈时钟信号相关的输出缓存器，以得到相应的DQ、DQS、反馈时钟信号。

基于前述的DLL电路，其工作流程如图6所示。

第一步：在系统处于初始化复位状态时，粗调控制子电路复位和细调控制子电路复位，其中，粗调控制子电路复位和细调控制子电路复位包含在前述的控制子电路中。

第二步，初始化第一模式对应的粗调延迟线的初始值；以及初始化第二模式对应的细调延迟线的初始值；

第三步，开始工作，相位比较子电路判断是否处于锁定状态；在锁定状态时，保持原有状态(对输入时钟信号按照粗调延迟线对应的初始值与细调延迟线对应的初始值之和进行延时调整)；

第四步，在非锁定状态时，采用连续步长逼近算法利用粗/细调控制子电路，调整粗/细调延迟线的延时值，直到达到相位比较子电路判断处于锁定状态为止。

对于前述图6的工作流程中第三步和第四步，如图7至图10所示，其中，图7示出本发明实施例提供的DLL电路处于粗调策略下的工作流程示意图；图8示出本发明实施例提供的DLL电路处于粗调策略时各时钟信号的时序图；图9示出本发明实施例提供的DLL电路处于细调策略下的工作流程示意图。图10为本发明实施例提供的DLL电路处于细调策略时各时钟信号的时序图。

在图7中，参考时钟为前述的输入时钟信号。所说的滞后参考时钟可以是指所述反馈时钟信号滞后所述输入时钟信号；所说的超前参考时钟可以是指所述反馈时钟信号超前所述输入时钟信号。

具体调相的过程可以如下：

第一步，设置粗调策略下的粗调延时线的起始调整步长为i。

第二步，比较所述输入时钟信号与反馈时钟信号之间的相位差；此时的反馈时钟信号为经过调整步长为i的粗调延时后的所述输入时钟信号，再将该延时后的输入时钟信号经过前述内部反馈子电路转换后的时钟信号。

第三步，在所述反馈时钟信号滞后所述输入时钟信号时，粗调延时线增加一个粗调步长，调整步长成为i+1，直到在所述反馈时钟信号超前所述输入时钟信号时，转为粗调策略下的调整细调延时线；所述细调延时线的初始调整步长为m。

第四步，在所述调整细调延时线下，比较反馈时钟信号与所述输入时钟信号之间的相位差；此时的反馈时钟信号为：所述输入时钟信号经过粗调延时线的调整步长延时和细调延时线的初始调整步长m延时后的时钟信号，在将该时钟信号经过前述的内部反馈子电路转换后的时钟信号；

第五步，在反馈时钟信号超前所述输入时钟信号时，细调延时线减少一个细调步长，调整步长成为m-1；在反馈时钟信号滞后所述输入时钟信号时，细调延迟线增加一个细调步长，调整步长成为m+1；经过几次的调整，直到反馈时钟信号与所述输入时钟信号同步，也即DLL电路处于锁定状态。

需要说明的是，前述两个反馈时钟信号，前一个是调整粗调延时线的反馈时钟信号，后一个为调整细调延时线的反馈时钟信号。

图8为前述图7调相前以及调相过程的时序图。其中，X_DLL_BYPASS是否旁路DLL的指示信号，也即是都需要启动DLL电路对输入时钟信号进行延时调整的控制信号；PWR_ON上电ready的指示信号；

INIOSC_DIVM<0>是系统上电的初始化时钟；

DLL_CK根据上电初始化时钟分频产生DLL_CK是DLL电路在DLL_CK为1期间才可能会工作；

DLL_RST/DLL_RSTB/NOT_DLL_MRST都是DLL的复位信号；

DLL_GO是DLL电路的使能信号；CKBBD是CK经过inputbuffer之后的时钟信号；

DRCK_EN是读操作的使能信号；DS_CK经过DLL电路后的校准好相位的输出时钟。

需要说明的是，图9所示的细调策略的工作流程就是上图7所示的第四步和第五步的过程，在此不再赘述。基于前面描述的，若基于图9中的工作流程，DLL电路没有锁定的情况下，需要拉动粗调延时线的调整步长，然后在循环执行细调策略的图9中的步骤，直到DLL电路达到锁定，使得所述输入时钟信号与反馈的时钟信号之间的相位差在预设范围内。图10为细调策略下的时序图，其中，区别于图8中的信号说明，FT_FINE_OPTION是细调的指示信号，为1代表第二次就是细调。PHDR_OC代表锁定信号，为1是DLL电路完成锁定。Dll_GO信号在为第二个1期间，开始DLL电路的细调策略，因为系统上电的第一次肯定是粗调策略。

基于同样的发明构思，如图11所示，本发明实施例还提供一种应用于上述所述的延迟锁相环DLL电路的时钟同步方法的流程示意图。在图11中，所述同步方法包括：

S1101：实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；所述反馈时钟信号为第一输出时钟信号经过转换后与所述输入时钟信号具有相同格式的时钟信号；

S1102：接收外部输入的模式控制信号；并基于所述模式控制信号控制所述DLL电路的工作模式；

S1103：在选定的工作模式下，基于所述比较结果信号生成第一控制信号；

S1104：基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

在一些实施例中，在所述延迟子电路包括：粗调延迟线和细调延迟线的情况下，所述工作模式包括第一模式和第二模式；所述第一模式对应调整所述延迟子电路的所述粗调延迟线；所述第二模式对应调整所述延迟子电路的所述细调延迟线；其中，所述延迟子电路处于所述第一模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二模式时对所述输入时钟信号延时调整的步长。

在一些实施例中，所述第二模式包括：第一子模式和第二子模式，其中，所述延迟子电路处于所述第一子模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二子模式时对所述输入时钟信号延时调整的步长。

在一些实施例中，所述模式控制信号根据所述DLL电路所处的调整策略而定；

在一些实施例中，所述基于所述比较结果信号生成第一控制信号，包括：

需要说明的是，本发明实施例提供的时钟同步方法是基于前述描述的DLL电路的使用方法，这里步骤中出现的名词在前述已经详细的描述，在此不再赘述。

基于同样的发明构思，如图12所示，本发明实施例还提供一种存储器件120，包含上述所述的延迟锁相环DLL电路。

在一些实施例中，所述存储器件120还包括：输入时钟缓存器，用于用于缓存从外部输入的时钟信号，并将所述外部输入的时钟信号转换成所述输入时钟信号。

在一些实施例中，所述存储器件120还包括：输出时钟缓存器，用于缓存所述第二输出时钟信号，并将所述第二输出时钟信号转换成所述DLL电路所在系统所需的时钟信号。

在一些实施例中，所述所需的时钟信号包括DQS和/或DQ。

在一些实施例中，所述存储器件120还包括存储器装置和用于控制所述存储器装置的控制器。

在一些实施例中，所述存储器装置，包括存储阵列和用于控制所述存储阵列的外围电路。

在一些实施例中，所述存储阵列为三维NAND。

需要说明的是，前述存储器件120包含的存储器装置和用于控制所述存储器装置的控制器(也即后述的存储器控制器)可以组成存储器系统，其中，存储器装置130的结构可以图13所示，包含多个单独存储器管芯堆叠的存储器阵列1301和耦合到存储器阵列1301的外围的外围电路1302，其中，所述存储器阵列1301可以如二维或三维(3D)进行堆叠，比如，二维或三维(3D)的NAND管芯的堆叠，一种可实施结构如图14所示。图14示出本发明实施例提供的单块三维存储器阵列的一个实例性方案的一部分的透视图。

需要说明的是，存储器装置130中的存储器阵列1301具有多个存储块，其示例性的结构如图15所示，存储器阵列被分成BLOCK1-BLOCKT具有多个存储块的存储器阵列，其中T为正整数，并且一般为较大的数。每个存储块包含一组NAND串，该一组NAND串被经由位线BL0-BLM-1和一组公共字线WL0-WLN-1访问，其中，M、N均是大于1整数。NAND串的一个端子经由顶部选择栅极SGD(由顶部选择栅极线SGDL控制)连接至对应的位线，另一端经由底部选择栅极SGS(由底部选择栅极线SGSL控制)连接至源极线。每个存储块被分成多个页面。在一些实施例中，存储块是常规的擦除单元，页面是常规的编程的单位。在另一些实施例中，也可以使用擦除、编程的其他单位。在实例中，图15示出的存储器阵列中的存储器单元物理结构不限制本发明的范围。

在本发明中，图15示出的存储器阵列可以以3D QLC结构布置，需要说明的是，其他的结构布置不限制本发明的范围。

图14所示的是其中某任一块。参考图14，存储块140包含堆叠在衬底(未示出)之上且平行于衬底表面的多个层，图14示出了四个层上的四个字线(WL)，不妨将其记为WL0至WL3。存储块140还布置有多个与字线垂直的通孔。一个字线与一个通孔的交叉点形成一个存储器单元，因此也可以将一个通孔称之为存储器单元串。本领域技术人员应该理解的是，存储块140的字线的数量和存储器单元串的数量不限于特定的值，比如，存储块140可以包括64字线，64个字线与一个存储器单元串交叉形成沿着存储器单元串的64个存储器单元。再比如，存储块140包括存储器单元串的数量可以是以十万、百万甚至更大的数量级计算，一个字线上包括例如几百万个存储器单元串交叉而形成的几百万个存储器单元。存储块140中的存储器单元可以是单级存储器单元或者多级存储器单元，其中，单级存储器单元可以是能够存储1个比特(bit)的单级单元(SLC)；多级存储器单元可以是能够存储2个bit的多级单元(MLC)，能够存储3个bit的三级单元(TLC)，能够存储4个bit的四级单元(QLC)，能够存储5个bit的五级单元(PLC)。如图14所示，存储块140还包括位线(BL)、位线选择器(BLS，也可以称之为顶部选择栅极线SGDL)、源极线(SL)、源极选择线(SLS，也可称之为底部选择栅极线SGSL)，这些电路线和字线(WL)一起可以实现对存储块140中任何存储器单元的寻址。

在一些实施例中，如图13所示的存储器装置，所述存储器装置130还包括读/写电路、行解码器以及列解码器。在一些实施例中，在存储器阵列1301的相对侧上以对称的方式实现各种外围电路对存储器阵列1301的访问，以使在每侧上的访问先和电路的密度减少一半。读/写电路包括多个感测块SB，用于对存储器阵列1301的页面并行地进行读取或者编程。存储器阵列1301可通过字线经由行解码器以及位线经由列解码器寻址。在一些实施例中，存储器阵列1301、外围电路1302、读/写电路、行解码器以及列解码器可以被制造在芯片上，其中图13的虚线框也可以代表芯片。并且通过信号线1303在存储器控制器和芯片之间传送。图13还示出了虚设存储区DMX和DMY中布置多个虚设单元、虚设字线和虚设位线(未示出)，如图13所示虚设存储器DMX1-DMX2以及DMY1-DMY2沿存储器阵列1301的侧面设置，用于存储器系统完成后进行读/写测试。

外围电路1302被配置为与读/写电路协作以对存储器阵列1301执行存储操作。控制电路包括状态机、片上地址解码器和功率控制模块，其中，状态机被配置为提供存储操作的芯片级控制；片上地址解码器被配置为在主机或存储器系统的控制器使用的地址到行解码器以及列解码器使用的硬件地址之间提供地址接口。功率控制模块被配置为在每次存储操作器件控制提供给字线和位线的功率和电压。

对于存储器阵列来说，在3D架构半导体存储器技术中，堆叠竖直结构，从而增加层、物理页的数目，以此增加存储器系统的密度。

该存储器件120可以与连接的主机(Host)通信，其中，所述主机和/或所述存储器件120中包含的存储器系统可以包含在各种产品，比如，物联网(IoT)器件，如冰箱或者其他设备、传感器、电动机、移动通信器件、汽车、无人驾驶等，用于支持产品的处理、通信或者控制。在一种实施例中，所述存储器系统可以为主机器件的离散存储器或存储器组件。在另一些实施例中，所述存储器系统还可以为集成电路的一部分，如，芯片上系统(SOC，System onChip)的一部分。此时，所述存储器系统与主机的一个或多个组件堆叠或以其他方式组装在一起。在另一些实施例中，前述的存储器系统可以实施例并封装在存储卡、驱动器等产品中，比如图16(A)和图16(B)所示，其中，图16(A)示出了根据本发明提供的一些方面的具有存储器系统的示例性存储器卡的示意图；图16(B)示出了根据本发明的一些方面的具有存储器系统的示例性固态驱动器(SSD)的示意图。在如图16(A)中所示的一个示例中，所述存储器件120中包含的存储器系统的控制器和单个存储器装置可以集成到存储器卡160中。存储器卡160可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡160还可以包括将存储器卡160与主机耦合的存储器卡连接器1601。在如图16(B)中所示的另一示例中，存储器控制器和多个存储器装置可以集成到SSD161中。SSD 161还可以包括将SSD 161与主机耦合的SSD连接器1611。在一些实施方式中，SSD 161的存储容量和/或操作速度大于存储器卡160的存储容量和/或操作速度。

在一些实施例中，主机可以包括处理器和主机RAM，其中，所述主机RAM可以包括DRAM、SDRAM或任何其它合适的易失性或者非易失性存储器件。所述存储器系统上可以设置一个或者多个通信接口，与主机中的一个或者多个组件进行通信。所说的主机中的一个或者多个组件可以为串行高级技术附接(SATA)接口、高速外围组件互连(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMCTM接口等等。主机还可以包括电子元件、存储器卡读取器或所述存储器系统外部的一个或多个其它电子元件。

在一些实施例中，存储器控制器可从主机接收指令，与所述存储器装置进行通信，如存储器控制器通过执行写入或者擦除指令将数据传送到所述存储器装置中的一个或多个存储器单元、平面、子块、块或页中；或者存储器控制器通过执行读取指令将数据传送给主机。在硬件上，所述存储器控制器可包括一或多个控制器单元、电路或组件，被配置为控制跨越所述存储器装置的访问且提供主机与所述存储器系统之间的转换层。存储器控制器还可包括一个或多个输入/输出(I/O)电路、线或接口以将数据传送到所述存储器装置，或者从所述存储器装置中传输数据。存储器控制器还可包括存储器管理单元和阵列控制单元。

所述存储器管理单元可包括电路硬件或固件，比如与各种存储器管理功能相关联的多个组件或集成电路。以NAND存储器为例存储器系统操作或管理功能。本领域技术人员应该知道，其他形式的非易失性存储器可具有类似的存储器操作或管理功能。其中，NAND存储器的管理功能可包括磨损均衡，如垃圾收集或回收、错误检测或纠错、块引退或者一个或多个其它存储器管理功能。所述存储器管理单元可将主机的指令处理成所述存储器系统可识别的命令，比如，将从主机接收到的指令解析或者格式化成与所述存储器装置的操作相关的命令等；或者所述存储器管理单元还可生成用于所述阵列控制单元或者所述存储器系统的一个或多个其他组件的器件命令，如，实现各种存储器管理功能的命令。

所述存储器管理单元可被配置为包含一组管理表，该一组管理表用于维护与所述存储器系统的一个或多个组件关联的各种信息，如，与耦合到所述存储器控制器的存储器阵列，或者一个或多个存储器单元相关的各种信息，比如，所述管理表可包含耦合到存储器控制器上的存储器单元一个或多个块的块年龄、块擦除计数、错误历史或一个或多个错误计数等信息。其中，错误计数可以包括操作错误计数、读位错误计数等。在一些实施例中，在检测到的错误计数高于一定阈值的情况下，位错误则是不可纠正的位错误。在一些实施例中，管理表可维护可校正或不可校正位错误的计数等。管理表还可以包含一个或多个L2P表，其包含一个或多个使用逻辑地址与所述存储器装置处对的物理地址相关联的L2P指针。在一些实施例中，管理表可以包含未加密L2P表和/或加密L2P表。未加密L2P表可以包括指示未加密逻辑地址和未加密物理地址的L2P指针；加密L2P表可以包含加密物理地址和未加密逻辑地址的加密L2P指针。在实际应用过程中，所述管理表可以在所述存储器管理单元处示出，也即所述管理表可以存储在存储器控制器的RAM。在另一些实施例中，所述管理表还可以存储在所述存储器装置。在使用时，所述存储器管理单元可从存储器控制器的RAM读取缓存的部分或全部管理表；也可以从所述存储器装置读取所述管理表。

所述阵列控制单元可以包含电路系统或组件，被配置成控制完成以下相关的存储器操作，比如，所述阵列控制单元控制将数据写入到耦合在所述存储器控制器的所述存储器系统中的一个或多个存储器单元，从所述一个或多个存储器单元读取数据，或擦除所述一个或多个存储器单元。所述阵列控制单元可接收到所述主机发送的命令，或所述存储器管理单元内部生成的主机命令，主机命令可以为与耗损均衡、错误检测或校正等关联的命令。

所述阵列控制单元还可包括错误校正码(ECC)组件，其可包含用于检测或校正与以下相关错误的ECC引擎或其他电路系统，其中相关错误可以为将数据写入到耦合在所述存储器控制器的所述存储器系统中的一个或多个存储器单元或从所述一个或多个存储器单元读取数据过程中可能出现的错误。存储器控制器被配置为有效检测与各种操作或数据存储相关的错误事件，所说错误事件，比如，位错误、操作错误等等，并从所述错误事件中恢复，同时维持在主机与所述存储器系统之间传输数据的完整性，或者维持所存储数据的完整性，比如可以使用冗余RAID存储等，可以移除，如引退发生故障的存储器资源，如，存储器单元、存储器阵列、页、块等，用于防止未来的错误。

应该理解的是，前述所述存储阵列为三维NAND仅是一种示例，其还可以是其他类型，比如，NOR等等。换句说说，本发明实施例提供的DLL电路不仅可以用在NAND存储器，也可以在相变存储器(PCM phase change memory)或者DDR其他类型的存储器中。

以上描述旨在是说明性的，而不是限制性的。例如，上述实例(或其一或多个方面)可以彼此组合使用。可使用其它实施例，诸如所属领域的普通技术人员在阅读以上描述时可使用的。应当理解，它将不用于解释或限制权利要求的范围或含义。此外，在以上详细描述中，可将各种特征组合在一起以简化本发明。这不应当被解释为意味着未经要求保护的公开特征对于任何权利要求是必不可少的。相反，公开主题可在于少于特定公开实施例的所有特征。因此，随附权利要求由此被并入详细说明中，其中每一权利要求独立地作为单独的实施例，并且预期这些实施例可以以各种组合或置换而彼此组合。本发明的范围应当参考随附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。

Claims

1.一种延迟锁相环DLL电路，其特征在于，包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，其中；

2.根据权利要求1所述的DLL电路，其特征在于，在所述延迟子电路包括：粗调延迟线和细调延迟线的情况下，所述工作模式包括第一模式和第二模式；所述第一模式对应调整所述延迟子电路的所述粗调延迟线；所述第二模式对应调整所述延迟子电路的所述细调延迟线；其中，所述延迟子电路处于所述第一模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二模式时对所述输入时钟信号延时调整的步长。

3.根据权利要求2所述的DLL电路，其特征在于，所述第二模式包括多种，其中，所述延迟子电路在每种第二模式下对所述输入时钟信号的调整的步长不同。

4.根据权利要求3所述的DLL电路，其特征在于，所述第二模式包括：第一子模式和第二子模式，其中，所述延迟子电路处于所述第一子模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二子模式时对所述输入时钟信号延时调整的步长。

5.根据权利要求2所述的DLL电路，其特征在于，所述控制子电路包括：接收模块、处理模块以及输出模块，其中；

所述接收模块，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；

所述处理模块，用于基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述输出模块传递所述第一控制信号；

所述输出模块，用于向所述延迟子电路输出所述第一控制信号。

6.根据权利要求5所述的DLL电路，其特征在于，所述模式控制信号根据所述DLL电路所处的调整策略而定；

7.根据权利要求5所述的DLL电路，其特征在于，所述处理模块，还用于：

8.根据权利要求4所述的DLL电路，其特征在于，所述DLL电路还包括输出选择器，用于在所述DLL电路所在系统的工作速率低于第一阈值时，直接将所述输入时钟信号作为所述DLL电路的输出时钟信号；在所述DLL电路所在系统的工作速率不小于所述第一阈值且不大于第二阈值时，将所述第二输出时钟信号作为所述DLL电路的输出时钟信号。

9.根据权利要求8所述的DLL电路，其特征在于，所述DLL电路还包括：时钟占空比校准子电路，用于接收所述输入时钟信号并校准所述输入时钟信号的占空比。

10.根据权利要求1所述的DLL电路，其特征在于，所述DLL电路还包括时钟控制逻辑子电路，用于将所述输入时钟信号分成两路，一路输入所述相位比较子电路，另一路输入所述延迟子电路。

11.根据权利要求1所述的DLL电路，其特征在于，所述内部反馈子电路包括：第一转换组件和第二转换组件，其中；

12.根据权利要求8所述的DLL电路，其特征在于，所述DLL电路还包括输出时钟控制子电路，与所述输出选择器连接，用于接收所述输出选择器输出的所述输入时钟信号或所述第二输出时钟信号，并将所述输入时钟信号或所述第二输出时钟信号至少分成两路，其中一路输入所述内部反馈子电路；其余路输入所述DLL电路所在系统中相应的输出时钟缓冲器，以得到所述DLL电路所在系统输出的时钟信号。

13.一种存储器件，其特征在于，包含权利要求1至12任一项所述的延迟锁相环DLL电路。

14.根据权利要求13所述的存储器件，其特征在于，所述存储器件还包括：输入时钟缓存器，用于缓存从外部输入的时钟信号，并将所述外部输入的时钟信号转换成输入时钟信号。

15.根据权利要求13所述的存储器件，其特征在于，所述存储器件还包括：输出时钟缓存器，用于缓存第二输出时钟信号，并将所述第二输出时钟信号转换成所述DLL电路所在系统输出的时钟信号。

16.根据权利要求15所述的存储器件，其特征在于，所述输出的时钟信号包括DQS和/或DQ。

17.根据权利要求13所述的存储器件，其特征在于，所述存储器件还包括存储器装置和用于控制所述存储器装置的控制器。

18.根据权利要求17所述的存储器件，其特征在于，所述存储器装置，包括存储阵列和用于控制所述存储阵列的外围电路。

19.根据权利要求18所述的存储器件，其特征在于，所述存储阵列为三维NAND。

20.一种时钟同步方法，其特征在于，应用于权利要求1至12任一项所述的延迟锁相环DLL电路，所述方法包括：