JP3136890B2 - プログラマブル遅延発生装置 - Google Patents
プログラマブル遅延発生装置Info
- Publication number
- JP3136890B2 JP3136890B2 JP06050378A JP5037894A JP3136890B2 JP 3136890 B2 JP3136890 B2 JP 3136890B2 JP 06050378 A JP06050378 A JP 06050378A JP 5037894 A JP5037894 A JP 5037894A JP 3136890 B2 JP3136890 B2 JP 3136890B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switch
- time signal
- charge injection
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩテスタやパルス
発生器などのタイミング信号を発生する場合に適用可能
なプログラマブル遅延発生装置に関し、詳しくは、ディ
ジタル信号によって、遅延時間を高精度・高分解能に設
定できる低消費電力のプログラマブル遅延発生装置に関
するものである。
発生器などのタイミング信号を発生する場合に適用可能
なプログラマブル遅延発生装置に関し、詳しくは、ディ
ジタル信号によって、遅延時間を高精度・高分解能に設
定できる低消費電力のプログラマブル遅延発生装置に関
するものである。
【０００２】
【従来の技術】従来からディジタルＬＳＩのテストシス
テム等において測定用のタイミングを高分解能で設定す
るためのプログラマブルディレイライン（プログラマブ
ル遅延発生装置；タイミング・バーニアとも呼ぶ）が用
いられている。このようなプログラムディレイラインに
は、ゲートの遅延を利用したもの、ランプ発生器を利用
したものがある。しかし、ゲートを用いると、構成が大
規模になり、切り換えのための遅延差を揃える必要があ
り、直線性やモノトニシティが得られにくい。また、ラ
ンプ発生器を用いると、ランプ波形に直線性が必要であ
り、コンデンサに高品質が必要になる他、繰り返し周波
数がランプ波形で制限され、高速Ｄ／Ａ変換器が必要で
構成が複雑になる。上記のような問題点を解決する装置
として、帰還容量によるミラーアンプを用いた装置が、
特開平５−７５４１０号公報に記載されている。
テム等において測定用のタイミングを高分解能で設定す
るためのプログラマブルディレイライン（プログラマブ
ル遅延発生装置；タイミング・バーニアとも呼ぶ）が用
いられている。このようなプログラムディレイラインに
は、ゲートの遅延を利用したもの、ランプ発生器を利用
したものがある。しかし、ゲートを用いると、構成が大
規模になり、切り換えのための遅延差を揃える必要があ
り、直線性やモノトニシティが得られにくい。また、ラ
ンプ発生器を用いると、ランプ波形に直線性が必要であ
り、コンデンサに高品質が必要になる他、繰り返し周波
数がランプ波形で制限され、高速Ｄ／Ａ変換器が必要で
構成が複雑になる。上記のような問題点を解決する装置
として、帰還容量によるミラーアンプを用いた装置が、
特開平５−７５４１０号公報に記載されている。
【０００３】
【発明が解決しようとする課題】このようなミラーアン
プを用いた装置は、高速化のため、放電時間を短縮する
必要がある。放電時間を短縮するため、エミッタフォロ
アにより構成されるバッファをミラーアンプの差動増幅
回路の出力に付加すると帰還型であるので、安定性が悪
くなる。また、エミッタフォロアを使用しないで、ミラ
ーアンプの出力インピーダンスを低くしようとすると、
負荷抵抗を低くしなければならず、消費電力が大きくな
ってしまう。
プを用いた装置は、高速化のため、放電時間を短縮する
必要がある。放電時間を短縮するため、エミッタフォロ
アにより構成されるバッファをミラーアンプの差動増幅
回路の出力に付加すると帰還型であるので、安定性が悪
くなる。また、エミッタフォロアを使用しないで、ミラ
ーアンプの出力インピーダンスを低くしようとすると、
負荷抵抗を低くしなければならず、消費電力が大きくな
ってしまう。
【０００４】本発明の目的は、構成が簡単で、直線性が
よく、消費電力が低く、高速動作が可能なプログラマブ
ル遅延発生装置を実現することにある。
よく、消費電力が低く、高速動作が可能なプログラマブ
ル遅延発生装置を実現することにある。
【０００５】
【課題を解決するための手段】本発明は、入力時間信号
を遅延して遅延時間信号を発生するプログラマブル遅延
発生装置において、一端が第１の電圧に接続し、前記入
力時間信号により制御されるスイッチと、このスイッチ
の他端と第２の電圧との間に設けられる電流源と、前記
入力時間信号に基づいてオン，オフする電圧信号を出力
する電荷注入回路と、この電荷注入回路の出力端と、前
記スイッチの他端との間に設けられるキャパシタと、前
記スイッチの他端の電圧と所望の電圧とを比較して前記
遅延時間信号を出力する比較器と、を有し、遅延時間に
応じて前記電荷注入回路の出力する電圧あるいは前記電
流源の電流の少なくとも一方を制御することにより、遅
延時間信号の遅延時間を調整することを特徴とするもの
である。
を遅延して遅延時間信号を発生するプログラマブル遅延
発生装置において、一端が第１の電圧に接続し、前記入
力時間信号により制御されるスイッチと、このスイッチ
の他端と第２の電圧との間に設けられる電流源と、前記
入力時間信号に基づいてオン，オフする電圧信号を出力
する電荷注入回路と、この電荷注入回路の出力端と、前
記スイッチの他端との間に設けられるキャパシタと、前
記スイッチの他端の電圧と所望の電圧とを比較して前記
遅延時間信号を出力する比較器と、を有し、遅延時間に
応じて前記電荷注入回路の出力する電圧あるいは前記電
流源の電流の少なくとも一方を制御することにより、遅
延時間信号の遅延時間を調整することを特徴とするもの
である。
【０００６】
【作用】このような本発明では、遅延時間に応じて電荷
注入回路の出力する電圧あるいは電流源の電流を制御す
ることにより、遅延時間信号の遅延時間を調整する。
注入回路の出力する電圧あるいは電流源の電流を制御す
ることにより、遅延時間信号の遅延時間を調整する。
【０００７】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図において、
１は入力時間信号Ｖｉが入力される入力端子、２は入力
端子１を介して入力時間信号Ｖｉを入力するバッファア
ンプ、３はスイッチで、バッファアンプ２の出力により
オン，オフされ、一端が第１の電圧Ｖccに接続する。ス
イッチ３は例えばトランジスタにより構成され、入力時
間信号Ｖｉをバッファアンプ２を介してベースに入力
し、入力時間信号Ｖｉがハイレベルのときにコレクタと
エミッタ間に電流を流す。４は電流源で、スイッチ３の
他端に一端を接続し、他端を第２の電圧である負の電圧
Ｖs-に接続する。５は電荷注入回路で、入力端子１を介
して入力時間信号Ｖｉを入力し、入力時間信号Ｖｉに基
づいて設定信号に対応した所望の振幅の電圧信号を出力
する。６はキャパシタ（コンデンサ）で、一端を電荷注
入回路５に接続し、他端をスイッチ３と電流源４との共
通接続点（ノード）Ｎに接続する。７は比較器（コンパ
レータ）で、スイッチ３の他端（ノードＮ）の電圧と電
圧Ｖthとを比較して遅延時間信号Ｖｏを出力端子８を介
して出力する。
本発明の一実施例を示した構成図である。図において、
１は入力時間信号Ｖｉが入力される入力端子、２は入力
端子１を介して入力時間信号Ｖｉを入力するバッファア
ンプ、３はスイッチで、バッファアンプ２の出力により
オン，オフされ、一端が第１の電圧Ｖccに接続する。ス
イッチ３は例えばトランジスタにより構成され、入力時
間信号Ｖｉをバッファアンプ２を介してベースに入力
し、入力時間信号Ｖｉがハイレベルのときにコレクタと
エミッタ間に電流を流す。４は電流源で、スイッチ３の
他端に一端を接続し、他端を第２の電圧である負の電圧
Ｖs-に接続する。５は電荷注入回路で、入力端子１を介
して入力時間信号Ｖｉを入力し、入力時間信号Ｖｉに基
づいて設定信号に対応した所望の振幅の電圧信号を出力
する。６はキャパシタ（コンデンサ）で、一端を電荷注
入回路５に接続し、他端をスイッチ３と電流源４との共
通接続点（ノード）Ｎに接続する。７は比較器（コンパ
レータ）で、スイッチ３の他端（ノードＮ）の電圧と電
圧Ｖthとを比較して遅延時間信号Ｖｏを出力端子８を介
して出力する。
【０００８】次に、電荷注入回路５の具体的構成を以下
に示す。図２は図１の装置の電荷注入回路５の構成を示
した図である。図において、５１はカレントスイッチ
で、図１の入力端子１を介して入力時間信号Ｖｉを入力
し、Ｄ／Ａ変換部Ｉ１の出力電流をスイッチングする。
そして、カレントスイッチ５１は、Ｄ／Ａ変換部Ｉ１か
ら出力される設定信号、つまり、出力電流により、出力
する電圧の振幅が変化する。Ｄ／Ａ変換部Ｉ１は、制御
部（図示せず）により制御される。５２はバッファで、
カレントスイッチ５１の出力を入力し、コンデンサ６に
出力する。
に示す。図２は図１の装置の電荷注入回路５の構成を示
した図である。図において、５１はカレントスイッチ
で、図１の入力端子１を介して入力時間信号Ｖｉを入力
し、Ｄ／Ａ変換部Ｉ１の出力電流をスイッチングする。
そして、カレントスイッチ５１は、Ｄ／Ａ変換部Ｉ１か
ら出力される設定信号、つまり、出力電流により、出力
する電圧の振幅が変化する。Ｄ／Ａ変換部Ｉ１は、制御
部（図示せず）により制御される。５２はバッファで、
カレントスイッチ５１の出力を入力し、コンデンサ６に
出力する。
【０００９】カレントスイッチ５１において、Ｔ１，Ｔ
２はいずれもＮＰＮタイプのトランジスタで、エミッタ
同志が接続されると共にＤ／Ａ変換器Ｉ１の出力端に接
続する。そして、トランジスタＴ１のベースは電圧ＶBB
に接続し、トランジスタＴ２のベースは、入力時間信号
Ｖｉを入力する。また、トランジスタＴ１のコレクタは
電圧Ｖs+に接続し、トランジスタＴ２のコレクタは抵抗
Ｒを介して電圧Ｖs+に接続する。Ｄ／Ａ変換器Ｉ１は、
制御部により、トランジスタＴ１，Ｔ２に流れる電流を
調整する。
２はいずれもＮＰＮタイプのトランジスタで、エミッタ
同志が接続されると共にＤ／Ａ変換器Ｉ１の出力端に接
続する。そして、トランジスタＴ１のベースは電圧ＶBB
に接続し、トランジスタＴ２のベースは、入力時間信号
Ｖｉを入力する。また、トランジスタＴ１のコレクタは
電圧Ｖs+に接続し、トランジスタＴ２のコレクタは抵抗
Ｒを介して電圧Ｖs+に接続する。Ｄ／Ａ変換器Ｉ１は、
制御部により、トランジスタＴ１，Ｔ２に流れる電流を
調整する。
【００１０】バッファ５２において、Ｔ３はＮＰＮタイ
プのトランジスタで、ベースをトランジスタＴ２のコレ
クタに接続し、コレクタを電圧Ｖs+に接続する。そし
て、トランジスタＴ３のエミッタは、定電流源Ｉ２を介
して電圧Ｖs+が接続されると共に、図１のコンデンサ６
が接続される。ここで、電圧関係は、Ｖs+＞Ｖcc＞Ｖth
＞Ｖs-の関係である。そして、電圧Ｖ BBは、入力時間信
号Ｖｉの電圧値により定まるものである。
プのトランジスタで、ベースをトランジスタＴ２のコレ
クタに接続し、コレクタを電圧Ｖs+に接続する。そし
て、トランジスタＴ３のエミッタは、定電流源Ｉ２を介
して電圧Ｖs+が接続されると共に、図１のコンデンサ６
が接続される。ここで、電圧関係は、Ｖs+＞Ｖcc＞Ｖth
＞Ｖs-の関係である。そして、電圧Ｖ BBは、入力時間信
号Ｖｉの電圧値により定まるものである。
【００１１】このような装置の動作を以下で説明する。
図３は図１の装置の動作を示したタイミングチャートで
ある。図において、（ａ）は入力端子１に印加される入
力時間信号Ｖｉ、（ｂ）はノードＮのノード電圧ＶN、
（ｃ）は出力端子８から出力される遅延時間信号Ｖｏで
ある。入力時間信号Ｖｉがハイレベルからロウレベルに
変わると、スイッチ３がオフになる。このとき、電荷注
入回路５の出力は、ロウレベルからハイレベルになる。
つまり、入力時間信号Ｖｉが入力され、カレントスイッ
チ５１は電荷注入回路５の出力をローレベルからハイレ
ベルにし、バッファ５２を介して出力する。そして、カ
レントスイッチ５１が出力する振幅は、制御部によりＤ
／Ａ変換器Ｉ１の電流値を変化させることにより変化す
る。すなわち、Ｄ／Ａ変換器Ｉ１の電流の変化で、エミ
ッタ電流ＩEEが変化するので、抵抗Ｒに流れる電流が変
化して、カレントスイッチ５１の出力する振幅が変化
し、その値はＤ／Ａ変換器Ｉ１の出力の電流に比例す
る。
図３は図１の装置の動作を示したタイミングチャートで
ある。図において、（ａ）は入力端子１に印加される入
力時間信号Ｖｉ、（ｂ）はノードＮのノード電圧ＶN、
（ｃ）は出力端子８から出力される遅延時間信号Ｖｏで
ある。入力時間信号Ｖｉがハイレベルからロウレベルに
変わると、スイッチ３がオフになる。このとき、電荷注
入回路５の出力は、ロウレベルからハイレベルになる。
つまり、入力時間信号Ｖｉが入力され、カレントスイッ
チ５１は電荷注入回路５の出力をローレベルからハイレ
ベルにし、バッファ５２を介して出力する。そして、カ
レントスイッチ５１が出力する振幅は、制御部によりＤ
／Ａ変換器Ｉ１の電流値を変化させることにより変化す
る。すなわち、Ｄ／Ａ変換器Ｉ１の電流の変化で、エミ
ッタ電流ＩEEが変化するので、抵抗Ｒに流れる電流が変
化して、カレントスイッチ５１の出力する振幅が変化
し、その値はＤ／Ａ変換器Ｉ１の出力の電流に比例す
る。
【００１２】電荷注入回路５の出力がロウレベルからハ
イレベルに変わると、電荷注入回路５が出力する電圧が
スイッチ３と電流源４のノードＮのノード電圧ＶNをコ
ンデンサ６を介して上げる。そして、スイッチ３がオフ
なので、電流源４の電流によりコンデンサ６を放電させ
る。これにより、ノード電圧ＶNは徐々に下がる。ノー
ド電圧ＶNが電圧Ｖthに下がった時点で、コンパレータ
７の遅延時間信号Ｖｏがハイレベルからロウレベルに変
わる。さらに、ノード電圧ＶNは下がって、一定の値、
つまり、入力時間信号Ｖｉのローレベルで決まる値にな
り、コンデンサ６の放電が終了する。
イレベルに変わると、電荷注入回路５が出力する電圧が
スイッチ３と電流源４のノードＮのノード電圧ＶNをコ
ンデンサ６を介して上げる。そして、スイッチ３がオフ
なので、電流源４の電流によりコンデンサ６を放電させ
る。これにより、ノード電圧ＶNは徐々に下がる。ノー
ド電圧ＶNが電圧Ｖthに下がった時点で、コンパレータ
７の遅延時間信号Ｖｏがハイレベルからロウレベルに変
わる。さらに、ノード電圧ＶNは下がって、一定の値、
つまり、入力時間信号Ｖｉのローレベルで決まる値にな
り、コンデンサ６の放電が終了する。
【００１３】ここで、ノード電圧ＶNの最高電位は、電
荷注入回路５の出力により決まる。そして、コンデンサ
６からの単位時間に放電する量は、電流源４の電流によ
り決まるので、電流が一定ならば一定になる。これによ
り、ノード電圧ＶNが電圧Ｖthになる時間は、電荷注入
回路５の出力電圧により決まり、出力電圧に比例して増
加する。つまり、入力時間信号Ｖｉが立ち下がってから
遅延時間信号Ｖｏが立ち下がるまでの時間、遅延時間ｔ
ｄがＤ／Ａ変換器Ｉ１の電流値に比例する。例えば、現
在設定されているＤ／Ａ変換器Ｉ１の電流によるノード
電圧ＶNの変化を図３における実線イの状態とする。そ
して、Ｄ／Ａ変換器Ｉ１に流れる電流を大きくすると、
電荷注入回路５の振幅が大きくなり、図３における破線
ロの状態になり、遅延時間ｔｄは長くなる。逆に、Ｄ／
Ａ変換器Ｉ１に流れる電流を小さくすると、電荷注入回
路５の振幅が小さくなり、図３における破線ハの状態に
なり、遅延時間ｔｄは短くなる。このように遅延時間
は、（電荷注入回路５の出力の振幅）×（コンデンサ６
の容量）／（電流源４の電流値）で決まる。この式よ
り、コンデンサ６の容量と電流源４の電流値を一定とす
れば、電荷注入回路５の出力の振幅に遅延時間は比例し
て変化する。つまり、Ｄ／Ａ変換器Ｉ１が出力する電流
に遅延時間は比例する。
荷注入回路５の出力により決まる。そして、コンデンサ
６からの単位時間に放電する量は、電流源４の電流によ
り決まるので、電流が一定ならば一定になる。これによ
り、ノード電圧ＶNが電圧Ｖthになる時間は、電荷注入
回路５の出力電圧により決まり、出力電圧に比例して増
加する。つまり、入力時間信号Ｖｉが立ち下がってから
遅延時間信号Ｖｏが立ち下がるまでの時間、遅延時間ｔ
ｄがＤ／Ａ変換器Ｉ１の電流値に比例する。例えば、現
在設定されているＤ／Ａ変換器Ｉ１の電流によるノード
電圧ＶNの変化を図３における実線イの状態とする。そ
して、Ｄ／Ａ変換器Ｉ１に流れる電流を大きくすると、
電荷注入回路５の振幅が大きくなり、図３における破線
ロの状態になり、遅延時間ｔｄは長くなる。逆に、Ｄ／
Ａ変換器Ｉ１に流れる電流を小さくすると、電荷注入回
路５の振幅が小さくなり、図３における破線ハの状態に
なり、遅延時間ｔｄは短くなる。このように遅延時間
は、（電荷注入回路５の出力の振幅）×（コンデンサ６
の容量）／（電流源４の電流値）で決まる。この式よ
り、コンデンサ６の容量と電流源４の電流値を一定とす
れば、電荷注入回路５の出力の振幅に遅延時間は比例し
て変化する。つまり、Ｄ／Ａ変換器Ｉ１が出力する電流
に遅延時間は比例する。
【００１４】次に、入力時間信号Ｖｉがロウレベルから
ハイレベルに変わると、スイッチ３がオンになる。この
とき、電荷注入回路５の出力は、ハイレベルからロウレ
ベルになる。スイッチ３がオンで、電荷注入回路５の出
力がロウレベルなので、コンデンサ６は電圧Ｖccにより
短時間に充電され、ノード電圧ＶNは電圧Ｖccになる。
実際は、スイッチ３を構成するトランジスタにより電圧
降下を起こし、Ｖccより低い値になる。
ハイレベルに変わると、スイッチ３がオンになる。この
とき、電荷注入回路５の出力は、ハイレベルからロウレ
ベルになる。スイッチ３がオンで、電荷注入回路５の出
力がロウレベルなので、コンデンサ６は電圧Ｖccにより
短時間に充電され、ノード電圧ＶNは電圧Ｖccになる。
実際は、スイッチ３を構成するトランジスタにより電圧
降下を起こし、Ｖccより低い値になる。
【００１５】このように、Ｄ／Ａ変換器Ｉ１の値を変化
させることにより、遅延時間ｔｄを変化させることがで
きるが、比較レベルが常に一定になるので、直線性がよ
く、高分解能化に適している。また、装置の高速化、つ
まり、放電時間の短縮のため、エイミッタフォロアによ
り構成されるバッファ、すなわち、バッファ５２を付加
しても、オープンループ型なので安定で、低消費電力で
あり、高速に動作可能である。さらに、コンデンサＣご
との容量の誤差による遅延時間の誤差を電流源４の電流
を調整することにより、遅延時間の誤差を解消すること
ができ、精度がよい装置を得ることができる。その上、
簡単な構成でプログラマブル遅延発生装置が実現でき
る。
させることにより、遅延時間ｔｄを変化させることがで
きるが、比較レベルが常に一定になるので、直線性がよ
く、高分解能化に適している。また、装置の高速化、つ
まり、放電時間の短縮のため、エイミッタフォロアによ
り構成されるバッファ、すなわち、バッファ５２を付加
しても、オープンループ型なので安定で、低消費電力で
あり、高速に動作可能である。さらに、コンデンサＣご
との容量の誤差による遅延時間の誤差を電流源４の電流
を調整することにより、遅延時間の誤差を解消すること
ができ、精度がよい装置を得ることができる。その上、
簡単な構成でプログラマブル遅延発生装置が実現でき
る。
【００１６】次に本発明の他の実施例を以下に説明す
る。図４は本発明の他の実施例を示した構成図である。
以下、図１と同一のものは同一符号を付す。図におい
て、５１〜５ｎは電荷注入回路で、入力端子１を介して
入力時間信号Ｖｉを入力し、入力時間信号Ｖｉに基づい
てオン，オフする一定の振幅の電圧信号を出力する。そ
して、電荷注入回路５１〜５ｎは、例えば、図１の装置
の電荷注入回路５と同じような構成、つまり、カレント
スイッチ５１に与える電流をＤ／Ａ変換器Ｉ１に代えて
定電流源にし、電荷注入回路５１〜５ｎの出力段にオ
ン，オフのスイッチを設けて、オン，オフ制御する構成
である。また、オン，オフ制御する構成は、カレントス
イッチ５１をゲート構造、制御部からの信号をベースに
入力するトランジスタをトランジスタＴ２と並列に設け
る構成でもよい。６１〜６ｎはそれぞれ容量が異なるコ
ンデンサで、それぞれ一端を電荷注入回路５１〜５ｎに
接続し、他端を電流源４に接続する。９は制御部で、電
荷注入回路５１〜５ｎをオン，オフし、電荷注入回路５
１〜５ｎの出力の制御を行う。
る。図４は本発明の他の実施例を示した構成図である。
以下、図１と同一のものは同一符号を付す。図におい
て、５１〜５ｎは電荷注入回路で、入力端子１を介して
入力時間信号Ｖｉを入力し、入力時間信号Ｖｉに基づい
てオン，オフする一定の振幅の電圧信号を出力する。そ
して、電荷注入回路５１〜５ｎは、例えば、図１の装置
の電荷注入回路５と同じような構成、つまり、カレント
スイッチ５１に与える電流をＤ／Ａ変換器Ｉ１に代えて
定電流源にし、電荷注入回路５１〜５ｎの出力段にオ
ン，オフのスイッチを設けて、オン，オフ制御する構成
である。また、オン，オフ制御する構成は、カレントス
イッチ５１をゲート構造、制御部からの信号をベースに
入力するトランジスタをトランジスタＴ２と並列に設け
る構成でもよい。６１〜６ｎはそれぞれ容量が異なるコ
ンデンサで、それぞれ一端を電荷注入回路５１〜５ｎに
接続し、他端を電流源４に接続する。９は制御部で、電
荷注入回路５１〜５ｎをオン，オフし、電荷注入回路５
１〜５ｎの出力の制御を行う。
【００１７】このような装置の動作について以下に説明
する。制御部９は、例えば、電荷注入回路５１をオンに
し、電荷注入回路５２〜５ｎをオフにする。そして、入
力時間信号Ｖｉを入力し、図１と同様の動作を行わせ
る。遅延時間を変更するときは、所望の遅延時間に対応
した容量を持つコンデンサ６１〜６ｎに接続する電荷注
入回路５１〜５ｎを制御部９によりオンにして、図１と
同様の動作を行わせる。また、制御部９が、電荷注入回
路５１〜５ｎの内、複数の電荷注入回路をオンにして、
所望の遅延時間を得てもよい。このように構成すれば、
コンデンサの容量を重み付けすることにより、遅延時間
のプログラムができる。
する。制御部９は、例えば、電荷注入回路５１をオンに
し、電荷注入回路５２〜５ｎをオフにする。そして、入
力時間信号Ｖｉを入力し、図１と同様の動作を行わせ
る。遅延時間を変更するときは、所望の遅延時間に対応
した容量を持つコンデンサ６１〜６ｎに接続する電荷注
入回路５１〜５ｎを制御部９によりオンにして、図１と
同様の動作を行わせる。また、制御部９が、電荷注入回
路５１〜５ｎの内、複数の電荷注入回路をオンにして、
所望の遅延時間を得てもよい。このように構成すれば、
コンデンサの容量を重み付けすることにより、遅延時間
のプログラムができる。
【００１８】なお、本発明はこれに限定されるものでは
なく、図１の装置において、電荷注入回路５が出力する
電圧を一定にする構成にし、電流源４を調整することに
より、遅延時間の調整を行ってもよい。また、図４の装
置において、電荷注入回路５１〜５ｎが出力する電圧値
を異ならせ、コンデンサ６１〜６ｎの容量を同一にする
構成にしてもよい。そして、制御部９により電荷注入回
路５１〜５ｎのオン，オフ制御を行うことにより遅延時
間の調整を行う。さらに、１つだけ電荷注入回路を設
け、容量の異なるキャパシタを選択する構成にし、遅延
時間の調整を行う構成や、逆に、１つだけキャパシタを
設け、異なる電圧値を出力する電荷注入回路を選択する
構成にし、遅延時間の調整を行う構成にしてもよい。
なく、図１の装置において、電荷注入回路５が出力する
電圧を一定にする構成にし、電流源４を調整することに
より、遅延時間の調整を行ってもよい。また、図４の装
置において、電荷注入回路５１〜５ｎが出力する電圧値
を異ならせ、コンデンサ６１〜６ｎの容量を同一にする
構成にしてもよい。そして、制御部９により電荷注入回
路５１〜５ｎのオン，オフ制御を行うことにより遅延時
間の調整を行う。さらに、１つだけ電荷注入回路を設
け、容量の異なるキャパシタを選択する構成にし、遅延
時間の調整を行う構成や、逆に、１つだけキャパシタを
設け、異なる電圧値を出力する電荷注入回路を選択する
構成にし、遅延時間の調整を行う構成にしてもよい。
【００１９】
【発明の効果】本発明によれば、構成が簡単で、消費電
力が低く、高速動作ができるという効果がある。また、
請求項１の電荷注入回路の出力する電圧の制御を行え
ば、制御する出力電圧に比例して遅延時間を変化させる
ことができるので、遅延時間の変更を直線的に得ること
ができる。同様に、請求項２によれば、キャパシタに与
える電圧あるいはキャパシタの容量の変更に比例して遅
延時間を変化させることができるので、遅延時間の変更
を直線的に得ることができる。さらに、請求項２によれ
ば、電荷注入回路が出力する電圧信号あるいはコンデン
サの容量を大幅に変えることにより、大幅に遅延時間を
変更することができる。
力が低く、高速動作ができるという効果がある。また、
請求項１の電荷注入回路の出力する電圧の制御を行え
ば、制御する出力電圧に比例して遅延時間を変化させる
ことができるので、遅延時間の変更を直線的に得ること
ができる。同様に、請求項２によれば、キャパシタに与
える電圧あるいはキャパシタの容量の変更に比例して遅
延時間を変化させることができるので、遅延時間の変更
を直線的に得ることができる。さらに、請求項２によれ
ば、電荷注入回路が出力する電圧信号あるいはコンデン
サの容量を大幅に変えることにより、大幅に遅延時間を
変更することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の電荷注入回路５の構成を示した図
である。
である。
【図３】図１の装置の動作を示したタイミングチャート
である。
である。
【図４】本発明の他の実施例を示した構成図である。
３ スイッチ ４ 電流源 ５，５１〜５ｎ 電荷注入回路 ６，６１〜６ｎ コンデンサ ７ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13
Claims (2)
- 【請求項１】 入力時間信号を遅延して遅延時間信号を
発生するプログラマブル遅延発生装置において、 一端が第１の電圧に接続し、前記入力時間信号により制
御されるスイッチと、 このスイッチの他端と第２の電圧との間に設けられる電
流源と、 前記入力時間信号に基づいてオン，オフする電圧信号を
出力する電荷注入回路と、 この電荷注入回路の出力端と、前記スイッチの他端との
間に設けられるキャパシタと、 前記スイッチの他端の電圧と所望の電圧とを比較して前
記遅延時間信号を出力する比較器と、を有し、遅延時間
に応じて前記電荷注入回路の出力する電圧あるいは前記
電流源の電流の少なくとも一方を制御することにより、
遅延時間信号の遅延時間を調整することを特徴とするプ
ログラマブル遅延発生装置。 - 【請求項２】 入力時間信号を遅延して遅延時間信号を
発生するプログラマブル遅延発生装置において、 一端が第１の電圧に接続し、前記入力時間信号により制
御されるスイッチと、 このスイッチの他端と第２の電圧との間に設けられる電
流源と、 前記入力時間信号に基づいてオン，オフする電圧信号を
出力する少なくとも１以上の電荷注入回路と、 この電荷注入回路の出力端と、前記スイッチの他端との
間に設けられる少なくとも１以上のキャパシタと、 前記スイッチの他端の電圧と所望の電圧とを比較して前
記遅延時間信号を出力する比較器と、を有し、遅延時間
に応じて、前記キャパシタの容量の変更、前記電荷注入
回路の出力電圧の変更、キャパシタの選択、電荷注入回
路の選択の少なくとも１つにより遅延時間信号の遅延時
間を調整することを特徴とするプログラマブル遅延発生
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06050378A JP3136890B2 (ja) | 1994-03-22 | 1994-03-22 | プログラマブル遅延発生装置 |
| US08/398,713 US5528186A (en) | 1994-03-22 | 1995-03-06 | Timing generator using digital signals to obtain accurate delay time and high resolution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06050378A JP3136890B2 (ja) | 1994-03-22 | 1994-03-22 | プログラマブル遅延発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264022A JPH07264022A (ja) | 1995-10-13 |
| JP3136890B2 true JP3136890B2 (ja) | 2001-02-19 |
Family
ID=12857223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06050378A Expired - Lifetime JP3136890B2 (ja) | 1994-03-22 | 1994-03-22 | プログラマブル遅延発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136890B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4687951B2 (ja) * | 2004-12-24 | 2011-05-25 | 横河電機株式会社 | プログラマブル遅延発生装置 |
| JP4936096B2 (ja) * | 2005-05-27 | 2012-05-23 | 横河電機株式会社 | プログラマブル遅延発生装置 |
| JP2011066614A (ja) * | 2009-09-16 | 2011-03-31 | Yokogawa Electric Corp | 遅延発生装置および半導体試験装置 |
-
1994
- 1994-03-22 JP JP06050378A patent/JP3136890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264022A (ja) | 1995-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6313681B1 (en) | Variable delay circuit | |
| US7671650B2 (en) | Timing vernier using a delay locked loop | |
| JPH0613859A (ja) | 遅延出力信号の供給方法および装置 | |
| US7382117B2 (en) | Delay circuit and test apparatus using delay element and buffer | |
| CN114360451A (zh) | 一种led显示屏恒流驱动电路、驱动芯片、电子设备 | |
| JP4939227B2 (ja) | 振幅可変ドライバ回路、及び試験装置 | |
| US5138204A (en) | Adjustable delay utilizing a mirror capacitance discharging a constant current in the saturation and linear regions of a mirror amplifier | |
| US5528186A (en) | Timing generator using digital signals to obtain accurate delay time and high resolution | |
| US7102405B2 (en) | Pulse-width modulation circuit and switching amplifier using the same | |
| KR101177150B1 (ko) | 지연 회로, 및 시험 장치 | |
| JP3136890B2 (ja) | プログラマブル遅延発生装置 | |
| US7279962B2 (en) | Frequency tuning loop for active RC filters | |
| US4705961A (en) | Programmable sweep generator | |
| JP3431053B2 (ja) | タイミング発生装置 | |
| US7272526B2 (en) | Method and apparatus for autocalibrating a plurality of phase-delayed clock signal edges within a reference clock period | |
| JP2725495B2 (ja) | タイミング発生回路 | |
| EP0113975B1 (en) | Controllable sweep generator | |
| US20230403019A1 (en) | Digital to analog converter | |
| JPH0575408A (ja) | 電圧遷移回路 | |
| US6087876A (en) | Time delay generator and method | |
| JP2002009553A (ja) | 検波回路 | |
| JP2579042B2 (ja) | サンプルホールド回路 | |
| JPH0575409A (ja) | パルス遅延回路 | |
| CN113395059A (zh) | 应用于模拟抖频技术的三角波产生电路 | |
| TW202315322A (zh) | 比較電路、電子電路以及控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141208 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141208 Year of fee payment: 14 |
|
| S201 | Request for registration of exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R314201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141208 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |