JPH0575409A - パルス遅延回路 - Google Patents
パルス遅延回路Info
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- JPH0575409A JPH0575409A JP3262985A JP26298591A JPH0575409A JP H0575409 A JPH0575409 A JP H0575409A JP 3262985 A JP3262985 A JP 3262985A JP 26298591 A JP26298591 A JP 26298591A JP H0575409 A JPH0575409 A JP H0575409A
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Abstract
(57)【要約】
【目的】 遅延時間の設定精度が良好であって、比較的
長い遅延時間が容易に設定し得るパルス遅延回路を提供
するものである。 【構成】 入力パルスを互いに位相の反転したパルスを
得る入力回路２と、該入力回路から得られる夫々の出力
パルスを積分する第１と第２の積分器３A とそれらの積
分出力を同じ基準電圧と比較して所定の時間で出力を反
転させる第１と第２の比較器３B とからなる遅延時間設
定回路３と、該入力回路から得られる出力パルスと該遅
延時間設定回路からの出力パルスの何れかを切換手段に
よって所定の遅延時間を得る波形整形回路４とからな
り、遅延時間設定回路と波形整形回路が少なくとも一組
が設けられたものである。
長い遅延時間が容易に設定し得るパルス遅延回路を提供
するものである。 【構成】 入力パルスを互いに位相の反転したパルスを
得る入力回路２と、該入力回路から得られる夫々の出力
パルスを積分する第１と第２の積分器３A とそれらの積
分出力を同じ基準電圧と比較して所定の時間で出力を反
転させる第１と第２の比較器３B とからなる遅延時間設
定回路３と、該入力回路から得られる出力パルスと該遅
延時間設定回路からの出力パルスの何れかを切換手段に
よって所定の遅延時間を得る波形整形回路４とからな
り、遅延時間設定回路と波形整形回路が少なくとも一組
が設けられたものである。
Description
【０００１】
【産業上の利用分野】本発明は、パルス遅延回路に関す
るものであって、比較的長い遅延時間を精度良く設定し
得るパルス遅延回路に係るものである。
るものであって、比較的長い遅延時間を精度良く設定し
得るパルス遅延回路に係るものである。
【０００２】
【従来の技術】一般に、パルス遅延回路は、複数のコイ
ルとコンデンサで構成されており、遅延時間を調整する
のは困難である。可変型のパルス遅延回路の一例として
は、図４に示す回路がある。図４のパルス遅延回路は、
時定数回路１０と比較器１１から構成されている。時定
数回路１０は、トランジスタＱ30のエミッタに接続され
た抵抗Ｒ10乃至Ｒnと、それらの抵抗の他端にコレクタ
が接続されたトランジスタＱ32〜Ｑn と、これらのトラ
ンジスタの共通接続されエミッタに接続されたコンデン
サＣ10とによって構成されている。比較器１１は、基準
電圧源ＥR と差動増幅器Ａ0 とその出力段にエミッタホ
ロワ接続されたトランジスタＱ31と負荷抵抗とによって
構成されている。時定数の調整は、夫々重み付けが行わ
れた抵抗Ｒ10乃至Ｒn に接続されているトランジスタＱ
32乃至Ｑn の何れかを選択することによって設定され、
遅延時間が調整されている。
ルとコンデンサで構成されており、遅延時間を調整する
のは困難である。可変型のパルス遅延回路の一例として
は、図４に示す回路がある。図４のパルス遅延回路は、
時定数回路１０と比較器１１から構成されている。時定
数回路１０は、トランジスタＱ30のエミッタに接続され
た抵抗Ｒ10乃至Ｒnと、それらの抵抗の他端にコレクタ
が接続されたトランジスタＱ32〜Ｑn と、これらのトラ
ンジスタの共通接続されエミッタに接続されたコンデン
サＣ10とによって構成されている。比較器１１は、基準
電圧源ＥR と差動増幅器Ａ0 とその出力段にエミッタホ
ロワ接続されたトランジスタＱ31と負荷抵抗とによって
構成されている。時定数の調整は、夫々重み付けが行わ
れた抵抗Ｒ10乃至Ｒn に接続されているトランジスタＱ
32乃至Ｑn の何れかを選択することによって設定され、
遅延時間が調整されている。
【０００３】
【発明が解決しようとする課題】図４のパルス遅延回路
は、抵抗Ｒ10乃至Ｒn が、通常、半導体基板に作り込ま
れており、微妙な遅延時間の設定を行う為には、数多く
の抵抗を半導体基板に焼付けねばならなく、現実的でな
い。又、これらの抵抗は固定抵抗である為に微妙な遅延
時間の調整が困難である。又、トランジスタＱ32乃至Ｑ
n を作動させて遅延時間を調整しようとすると、抵抗Ｒ
10乃至Ｒn の抵抗値が切り換わる毎にそれらのトランジ
スタに流れる動作電流が異なる為に、そのトランジスタ
の相互コンダクタンスが変化して、時定数の正確な設定
が困難となる欠点がある。更に、遅延時間を長く設定し
たい場合には、コンデンサを大きくする必要があり、誤
差が発生し易い欠点がある。又、遅延時間を所定の値に
設定し、出力パルスのパルス幅を入力パルスのパルス幅
と等しく設定できるパルス遅延回路を形成しようとする
と容易なものではない。
は、抵抗Ｒ10乃至Ｒn が、通常、半導体基板に作り込ま
れており、微妙な遅延時間の設定を行う為には、数多く
の抵抗を半導体基板に焼付けねばならなく、現実的でな
い。又、これらの抵抗は固定抵抗である為に微妙な遅延
時間の調整が困難である。又、トランジスタＱ32乃至Ｑ
n を作動させて遅延時間を調整しようとすると、抵抗Ｒ
10乃至Ｒn の抵抗値が切り換わる毎にそれらのトランジ
スタに流れる動作電流が異なる為に、そのトランジスタ
の相互コンダクタンスが変化して、時定数の正確な設定
が困難となる欠点がある。更に、遅延時間を長く設定し
たい場合には、コンデンサを大きくする必要があり、誤
差が発生し易い欠点がある。又、遅延時間を所定の値に
設定し、出力パルスのパルス幅を入力パルスのパルス幅
と等しく設定できるパルス遅延回路を形成しようとする
と容易なものではない。
【０００４】本発明は、上述の如き欠点に鑑みてなされ
たもので、その主な目的は、遅延時間の設定が精度良く
達成し得ると共に、比較的長い遅延時間が容易に設定し
得るパルス遅延回路を提供するものである。又、本発明
の他の目的は、遅延時間の設定が精度良く達成し得ると
共に、入力パルスのパルス幅と等しいパルス幅の出力パ
ルスが得られるパルス遅延回路を提供するものである。
たもので、その主な目的は、遅延時間の設定が精度良く
達成し得ると共に、比較的長い遅延時間が容易に設定し
得るパルス遅延回路を提供するものである。又、本発明
の他の目的は、遅延時間の設定が精度良く達成し得ると
共に、入力パルスのパルス幅と等しいパルス幅の出力パ
ルスが得られるパルス遅延回路を提供するものである。
【０００５】
【課題を解決するための手段】本発明のパルス遅延回路
は、入力パルスを互いに位相の反転したパルスとする入
力回路２と、該入力回路から得られる夫々の出力パルス
を積分する第１と第２の積分器３A と該第１と該第２の
積分器の積分出力を同じ基準電圧と比較して所定の時間
で出力を反転させる第１と第２の比較器３B とからなる
遅延時間設定回路３と、該入力回路から得られるパルス
と該遅延時間設定回路からの出力パルスの何れかを切換
手段によって得る波形整形回路４と、前記切換回路５を
制御する遅延時間制御回路６とからなり、前記遅延時間
設定回路と波形整形回路が少なくとも一組が設けられた
ものである。
は、入力パルスを互いに位相の反転したパルスとする入
力回路２と、該入力回路から得られる夫々の出力パルス
を積分する第１と第２の積分器３A と該第１と該第２の
積分器の積分出力を同じ基準電圧と比較して所定の時間
で出力を反転させる第１と第２の比較器３B とからなる
遅延時間設定回路３と、該入力回路から得られるパルス
と該遅延時間設定回路からの出力パルスの何れかを切換
手段によって得る波形整形回路４と、前記切換回路５を
制御する遅延時間制御回路６とからなり、前記遅延時間
設定回路と波形整形回路が少なくとも一組が設けられた
ものである。
【０００６】
【作用】本発明のパルス遅延回路は、入力回路を介して
入力パルスを互いに位相の反転したパルスとし、それら
のパルスを積分し、その積分出力を比較器に供給して所
定の遅延時間を設定する手段と、入力回路からのパルス
を遅延させることなく出力する手段とを組み合わせるこ
とによって、遅延時間を精度良く設定するものである。
入力パルスを互いに位相の反転したパルスとし、それら
のパルスを積分し、その積分出力を比較器に供給して所
定の遅延時間を設定する手段と、入力回路からのパルス
を遅延させることなく出力する手段とを組み合わせるこ
とによって、遅延時間を精度良く設定するものである。
【０００７】
【実施例】図１は、本発明のパルス遅延回路の一実施例
を示すブロック図である。図に於いて、１は入力端子、
２は入力回路、３1 〜３n は遅延時間設定回路、４1 〜
４n は波形整形回路、５1 〜５n は切換回路、６は遅延
時間制御回路、７は出力端子である。Ｄ1 〜Ｄn の夫々
は、遅延時間設定回路と波形整形回路を一組として構成
した遅延回路であり、それらの遅延回路が数段に直列接
続されている。波形整形回路４1 〜４n には、遅延時間
制御回路６からの制御信号が供給される切換回路５1 〜
５n が接続されている。入力回路２は電路Ｌ1 を通して
遅延時間設定回路３1 に接続されると共に、電路Ｌ2 を
通して波形整形回路４1 に接続されている。波形整形回
路４1 の出力端子は、遅延時間設定回路３2 と波形整形
回路４2 に接続され、最終段の遅延回路Ｄn へと接続さ
れ、波形整形回路４n に出力端子７が接続されている。
波形整形回路４1 〜４n には、切換回路５1〜５n が接
続され、切換回路５1 〜５n は電路Ｍ1 〜Ｍn を通して
遅延時間制御回路６と接続されている。
を示すブロック図である。図に於いて、１は入力端子、
２は入力回路、３1 〜３n は遅延時間設定回路、４1 〜
４n は波形整形回路、５1 〜５n は切換回路、６は遅延
時間制御回路、７は出力端子である。Ｄ1 〜Ｄn の夫々
は、遅延時間設定回路と波形整形回路を一組として構成
した遅延回路であり、それらの遅延回路が数段に直列接
続されている。波形整形回路４1 〜４n には、遅延時間
制御回路６からの制御信号が供給される切換回路５1 〜
５n が接続されている。入力回路２は電路Ｌ1 を通して
遅延時間設定回路３1 に接続されると共に、電路Ｌ2 を
通して波形整形回路４1 に接続されている。波形整形回
路４1 の出力端子は、遅延時間設定回路３2 と波形整形
回路４2 に接続され、最終段の遅延回路Ｄn へと接続さ
れ、波形整形回路４n に出力端子７が接続されている。
波形整形回路４1 〜４n には、切換回路５1〜５n が接
続され、切換回路５1 〜５n は電路Ｍ1 〜Ｍn を通して
遅延時間制御回路６と接続されている。
【０００８】本発明のパルス遅延回路の動作について図
１に基づき説明する。入力パルスは入力端子１から入力
回路２に供給され、互いに位相の反転したパルスが電路
Ｌ1 を通して遅延時間設定回路３1 に供給されると共
に、電路Ｌ2 を介して波形整形回路４1 に供給される。
パルスが遅延時間設定回路３1 に供給されると、パルス
幅が遅延時間分だけ変わり、波形整形回路４1 に供給さ
れ、その出力パルスが、次段の遅延回路Ｄ2 に供給さ
れ、更に次段の遅延回路へと供給される。このようにし
て出力端子７から所定の時間遅延された出力パルスが得
られる。遅延時間制御回路６から電路Ｍ1 〜Ｍn を通じ
て切換回路５1 〜５n に制御信号が印加されることによ
って、各波形整形回路４1 〜４n が制御される。各段の
遅延時間設定回路で設定された遅延時間tdが加算されて
所定の遅延時間が設定される。因に、遅延時間制御回路
６から電路Ｍ1 を除いて電路Ｍ2 〜Ｍn を介して遅延解
除信号を供給したとすると、遅延回路Ｄ1 のみが動作し
て、他の遅延回路Ｄ2 〜Ｄn はスルー状態（遅延動作を
行わない状態）となり、出力端子７からは、遅延回路Ｄ
1 で設定された遅延時間tdの出力パルスが得られる。
１に基づき説明する。入力パルスは入力端子１から入力
回路２に供給され、互いに位相の反転したパルスが電路
Ｌ1 を通して遅延時間設定回路３1 に供給されると共
に、電路Ｌ2 を介して波形整形回路４1 に供給される。
パルスが遅延時間設定回路３1 に供給されると、パルス
幅が遅延時間分だけ変わり、波形整形回路４1 に供給さ
れ、その出力パルスが、次段の遅延回路Ｄ2 に供給さ
れ、更に次段の遅延回路へと供給される。このようにし
て出力端子７から所定の時間遅延された出力パルスが得
られる。遅延時間制御回路６から電路Ｍ1 〜Ｍn を通じ
て切換回路５1 〜５n に制御信号が印加されることによ
って、各波形整形回路４1 〜４n が制御される。各段の
遅延時間設定回路で設定された遅延時間tdが加算されて
所定の遅延時間が設定される。因に、遅延時間制御回路
６から電路Ｍ1 を除いて電路Ｍ2 〜Ｍn を介して遅延解
除信号を供給したとすると、遅延回路Ｄ1 のみが動作し
て、他の遅延回路Ｄ2 〜Ｄn はスルー状態（遅延動作を
行わない状態）となり、出力端子７からは、遅延回路Ｄ
1 で設定された遅延時間tdの出力パルスが得られる。
【０００９】因に、波形整形回路４1,４2 に遅延時間を
設定する為の制御信号を印加すると共に、他の波形整形
回路４3 〜４n はスルー状態とする遅延解除の為の制御
信号が印加されたとすると、遅延回路Ｄ1 ，Ｄ2 はオン
状態となり、他の遅延回路Ｄ3 乃至Ｄn はスルー状態と
なる。この場合、遅延回路Ｄ1 で遅延されたパルスが遅
延回路Ｄ2 に供給され、更に、遅延された出力パルスが
遅延回路Ｄ3 乃至Ｄn をすり抜けて出力端子７から出力
される。従って、遅延回路Ｄ1,Ｄ2 の遅延時間が夫々ｔ
d であるとすると、この出力パルスの遅延時間は２ｔd
に設定されることになる。
設定する為の制御信号を印加すると共に、他の波形整形
回路４3 〜４n はスルー状態とする遅延解除の為の制御
信号が印加されたとすると、遅延回路Ｄ1 ，Ｄ2 はオン
状態となり、他の遅延回路Ｄ3 乃至Ｄn はスルー状態と
なる。この場合、遅延回路Ｄ1 で遅延されたパルスが遅
延回路Ｄ2 に供給され、更に、遅延された出力パルスが
遅延回路Ｄ3 乃至Ｄn をすり抜けて出力端子７から出力
される。従って、遅延回路Ｄ1,Ｄ2 の遅延時間が夫々ｔ
d であるとすると、この出力パルスの遅延時間は２ｔd
に設定されることになる。
【００１０】図２は、本発明のパルス遅延回路の最小の
構成単位である遅延時間設定回路３と波形整形回路４で
構成された遅延回路Ｄを示す一実施例である。遅延時間
設定回路３は、積分回路３A と比較器３B で構成されて
いる。積分回路３A は、互いに位相反転した出力パルス
がバッフア回路Ａ1 を通してそれらのベースに供給され
るトランジスタＱ1,Ｑ2 と、そのエミッタに夫々並列接
続された抵抗Ｒ1 とコンデンサＣ1 及び抵抗Ｒ2 とコン
デンサＣ2とから構成されている。比較器３B は差動増
幅器Ａ2,Ａ3 と基準電圧源Ｅ1 とによって構成されてい
る。トランジスタＱ1,Ｑ2 のエミッタは差動増幅器Ａ2,
Ａ3 の入力端子に接続され、差動増幅器Ａ1,Ａ2 の夫々
他の入力端子には基準電圧源Ｅ1 が接続されている。比
較器３B を構成する差動増幅器Ａ2,Ａ3 の出力端子は、
トランジスタＱ3,Ｑ4 のベースに接続され、それらのエ
ミッタには電流源回路Ｉ1,Ｉ2 が接続されると共に、夫
々波形整形回路４に接続されている。
構成単位である遅延時間設定回路３と波形整形回路４で
構成された遅延回路Ｄを示す一実施例である。遅延時間
設定回路３は、積分回路３A と比較器３B で構成されて
いる。積分回路３A は、互いに位相反転した出力パルス
がバッフア回路Ａ1 を通してそれらのベースに供給され
るトランジスタＱ1,Ｑ2 と、そのエミッタに夫々並列接
続された抵抗Ｒ1 とコンデンサＣ1 及び抵抗Ｒ2 とコン
デンサＣ2とから構成されている。比較器３B は差動増
幅器Ａ2,Ａ3 と基準電圧源Ｅ1 とによって構成されてい
る。トランジスタＱ1,Ｑ2 のエミッタは差動増幅器Ａ2,
Ａ3 の入力端子に接続され、差動増幅器Ａ1,Ａ2 の夫々
他の入力端子には基準電圧源Ｅ1 が接続されている。比
較器３B を構成する差動増幅器Ａ2,Ａ3 の出力端子は、
トランジスタＱ3,Ｑ4 のベースに接続され、それらのエ
ミッタには電流源回路Ｉ1,Ｉ2 が接続されると共に、夫
々波形整形回路４に接続されている。
【００１１】波形整形回路４は、切換回路５の制御信号
によって、スイッチ動作する差動増幅器４A,４B で構成
されたフリップ・フロップ回路である。差動増幅器４A
は、共通接続されたエミッタに電流源回路Ｉ3 が接続さ
れたトランジスタＱ7,Ｑ8 からなるトランジスタ差動対
Ａ5 と、電路Ｌ2 を通して入力回路３と接続されたベー
スと、負荷抵抗が接続されたコレクタをもつトランジス
タＱ5,Ｑ6 からなるトランジスタ差動対Ａ4 と、トラン
ジスタＱ8 のコレクタに共通接続されたエミッタが接続
されたトランジスタＱ9,Ｑ10, Ｑ11とによって構成され
ている。差動増幅器４B は、共通接続されたエミッタに
電流源回路Ｉ5 が接続されたトランジスタＱ16, Ｑ17か
らなるトランジスタ差動対Ａ6 と、トランジスタＱ16の
コレクタに共通接続されたエミッタが接続されたトラン
ジスタＱ13, Ｑ14, Ｑ15とで構成されている。それらの
差動増幅器４A,４B の出力段はトランジスタＱ12, Ｑ18
とそれらのエミッタに接続された電流源回路Ｉ4,Ｉ6か
らなり、トランジスタＱ12のベースはトランジスタＱ6,
Ｑ9,Ｑ10のコレクタに接続され、そのエミッタは、電流
源回路Ｉ4 とトランジスタＱ14のベースに接続されてい
る。トランジスタＱ18のベースはトランジスタＱ5,Ｑ
13, Ｑ14のコレクタに接続され、そのエミッタは電流源
回路Ｉ6 に接続されると共にトランジスタＱ10のベース
に接続されている。トランジスタＱ7,Ｑ17のベースに
は、バイアス電圧源Ｅ2 が接続されると共に切換回路５
のスイッチ５A に接続される。又、トランジスタＱ8,Ｑ
16のベースは、切換回路５のスイッチ５B を介してバイ
アス電圧源Ｅ3 に接続されている。トランジスタＱ11,
Ｑ15のベースには、バイアス電圧源Ｅ4 が接続され、ト
ランジスタＱ12, Ｑ18のエミッタは夫々出力端子７1,７
2 に接続されている。
によって、スイッチ動作する差動増幅器４A,４B で構成
されたフリップ・フロップ回路である。差動増幅器４A
は、共通接続されたエミッタに電流源回路Ｉ3 が接続さ
れたトランジスタＱ7,Ｑ8 からなるトランジスタ差動対
Ａ5 と、電路Ｌ2 を通して入力回路３と接続されたベー
スと、負荷抵抗が接続されたコレクタをもつトランジス
タＱ5,Ｑ6 からなるトランジスタ差動対Ａ4 と、トラン
ジスタＱ8 のコレクタに共通接続されたエミッタが接続
されたトランジスタＱ9,Ｑ10, Ｑ11とによって構成され
ている。差動増幅器４B は、共通接続されたエミッタに
電流源回路Ｉ5 が接続されたトランジスタＱ16, Ｑ17か
らなるトランジスタ差動対Ａ6 と、トランジスタＱ16の
コレクタに共通接続されたエミッタが接続されたトラン
ジスタＱ13, Ｑ14, Ｑ15とで構成されている。それらの
差動増幅器４A,４B の出力段はトランジスタＱ12, Ｑ18
とそれらのエミッタに接続された電流源回路Ｉ4,Ｉ6か
らなり、トランジスタＱ12のベースはトランジスタＱ6,
Ｑ9,Ｑ10のコレクタに接続され、そのエミッタは、電流
源回路Ｉ4 とトランジスタＱ14のベースに接続されてい
る。トランジスタＱ18のベースはトランジスタＱ5,Ｑ
13, Ｑ14のコレクタに接続され、そのエミッタは電流源
回路Ｉ6 に接続されると共にトランジスタＱ10のベース
に接続されている。トランジスタＱ7,Ｑ17のベースに
は、バイアス電圧源Ｅ2 が接続されると共に切換回路５
のスイッチ５A に接続される。又、トランジスタＱ8,Ｑ
16のベースは、切換回路５のスイッチ５B を介してバイ
アス電圧源Ｅ3 に接続されている。トランジスタＱ11,
Ｑ15のベースには、バイアス電圧源Ｅ4 が接続され、ト
ランジスタＱ12, Ｑ18のエミッタは夫々出力端子７1,７
2 に接続されている。
【００１２】遅延時間制御回路６によって制御されてい
る切換回路５は、トランジスタ等の電子スイッチで構成
され、スイッチ５A,５B は互いに連動している。スイッ
チ５A,５B をオン状態とすると、出力端子７1,７2 から
入力パルスとパルス幅が等しく所定の遅延時間ｔｄのパ
ルスが出力される。トランジスタＱ7,Ｑ17のベースが、
スイッチ５A を介して接地され、且つトランジスタＱ8,
Ｑ16のベースが、スイッチ５B を介してバイアス電圧源
Ｅ3 に接続されることにより、遅延時間が設定される。
る切換回路５は、トランジスタ等の電子スイッチで構成
され、スイッチ５A,５B は互いに連動している。スイッ
チ５A,５B をオン状態とすると、出力端子７1,７2 から
入力パルスとパルス幅が等しく所定の遅延時間ｔｄのパ
ルスが出力される。トランジスタＱ7,Ｑ17のベースが、
スイッチ５A を介して接地され、且つトランジスタＱ8,
Ｑ16のベースが、スイッチ５B を介してバイアス電圧源
Ｅ3 に接続されることにより、遅延時間が設定される。
【００１３】以下、本発明に係るパルス遅延回路の動作
について図２と図３に基づき説明する。図２の実施例に
於いて、入力回路２に入力パルスが印加されると、図３
(A)(B)に示されるように互いに位相の反転したパルスが
電路Ｌ1 とバッファ回路Ａ1 を通して遅延時間設定回路
３に供給されると共に、電路Ｌ2 を介して波形整形回路
４に夫々供給される。バッファ回路Ａ1 を介してトラン
ジスタＱ1,Ｑ2 のベースにパルスが夫々供給され、抵抗
Ｒ1 とコンデンサＣ1及び抵抗Ｒ2 とコンデンサＣ2 か
らなる積分器３A に供給される。トランジスタＱ1,Ｑ2
の出力は、トランジスタＱ1,Ｑ2 のベースに供給される
パルスがＨレベルからＬレベルに反転したとすると、図
３(C)(D)に示されるようにコンデンサＣ1,Ｃ2 に充電さ
れた電荷が徐々に抵抗Ｒ1,Ｒ2 を介して放電してトラン
ジスタＱ1,Ｑ2のエミッタの電位はＬレベルとなる。ト
ランジスタＱ1,Ｑ2のベースの電位がＨレベルとなる
と、再び、エミッタ電位はＨレベルに反転する。コンデ
ンサＣ1,Ｃ2 及び抵抗Ｒ1,Ｒ2 は夫々等しい回路定数と
なっているので、略同一の放電曲線を描いて減衰する。
この積分器３A の出力が夫々比較器３B に供給される
と、比較器３B には、基準電圧の電位の可変が可能な基
準電圧源Ｅ1 から所定の電位の基準電圧が供給されてお
り、積分器の電位が低下して基準電圧源Ｅ1 の電位に達
すると、基準電圧源Ｅ1 と差動増幅器Ａ2,Ａ3 からなる
比較器の出力が反転してトランジスタＱ3,Ｑ4 のエミッ
タからは、図３(E)(F)に示されるようにパルス幅が遅延
時間分tdだけ変化したパルスが出力される。尚、基準電
圧源Ｅ1 の電圧を調整することで遅延時間tdの微調整が
できる。
について図２と図３に基づき説明する。図２の実施例に
於いて、入力回路２に入力パルスが印加されると、図３
(A)(B)に示されるように互いに位相の反転したパルスが
電路Ｌ1 とバッファ回路Ａ1 を通して遅延時間設定回路
３に供給されると共に、電路Ｌ2 を介して波形整形回路
４に夫々供給される。バッファ回路Ａ1 を介してトラン
ジスタＱ1,Ｑ2 のベースにパルスが夫々供給され、抵抗
Ｒ1 とコンデンサＣ1及び抵抗Ｒ2 とコンデンサＣ2 か
らなる積分器３A に供給される。トランジスタＱ1,Ｑ2
の出力は、トランジスタＱ1,Ｑ2 のベースに供給される
パルスがＨレベルからＬレベルに反転したとすると、図
３(C)(D)に示されるようにコンデンサＣ1,Ｃ2 に充電さ
れた電荷が徐々に抵抗Ｒ1,Ｒ2 を介して放電してトラン
ジスタＱ1,Ｑ2のエミッタの電位はＬレベルとなる。ト
ランジスタＱ1,Ｑ2のベースの電位がＨレベルとなる
と、再び、エミッタ電位はＨレベルに反転する。コンデ
ンサＣ1,Ｃ2 及び抵抗Ｒ1,Ｒ2 は夫々等しい回路定数と
なっているので、略同一の放電曲線を描いて減衰する。
この積分器３A の出力が夫々比較器３B に供給される
と、比較器３B には、基準電圧の電位の可変が可能な基
準電圧源Ｅ1 から所定の電位の基準電圧が供給されてお
り、積分器の電位が低下して基準電圧源Ｅ1 の電位に達
すると、基準電圧源Ｅ1 と差動増幅器Ａ2,Ａ3 からなる
比較器の出力が反転してトランジスタＱ3,Ｑ4 のエミッ
タからは、図３(E)(F)に示されるようにパルス幅が遅延
時間分tdだけ変化したパルスが出力される。尚、基準電
圧源Ｅ1 の電圧を調整することで遅延時間tdの微調整が
できる。
【００１４】波形整形回路４は切換回路５によってスル
ー状態に設定することができると共に、切換回路５から
の信号によって、遅延されたパルスの波形整形がなされ
る。波形整形回路４には、遅延時間設定回路３の接続点
Ｐ1,Ｐ2 からは、図３(E)(F)に示されるパルスと、図３
(A)(B)に図示されるパルスが電路Ｌ2 を介して供給され
る。切換回路５のスイッチ５A,５B がオン状態である
と、トランジスタＱ7,Ｑ17のベースはスイッチ５A を介
して接地され、トランジスタＱ8,Ｑ16のベースは、スイ
ッチ５B を介して電圧源Ｅ3 に接続される。従って、ト
ランジスタＱ7,Ｑ17はオフ状態となり、トランジスタＱ
5,Ｑ6 からなるトランジスタ差動対Ａ4 は遮断状態にな
る。従って、電路Ｌ2 を介して入力回路２から供給され
るパルスは、遮断された状態となる。。
ー状態に設定することができると共に、切換回路５から
の信号によって、遅延されたパルスの波形整形がなされ
る。波形整形回路４には、遅延時間設定回路３の接続点
Ｐ1,Ｐ2 からは、図３(E)(F)に示されるパルスと、図３
(A)(B)に図示されるパルスが電路Ｌ2 を介して供給され
る。切換回路５のスイッチ５A,５B がオン状態である
と、トランジスタＱ7,Ｑ17のベースはスイッチ５A を介
して接地され、トランジスタＱ8,Ｑ16のベースは、スイ
ッチ５B を介して電圧源Ｅ3 に接続される。従って、ト
ランジスタＱ7,Ｑ17はオフ状態となり、トランジスタＱ
5,Ｑ6 からなるトランジスタ差動対Ａ4 は遮断状態にな
る。従って、電路Ｌ2 を介して入力回路２から供給され
るパルスは、遮断された状態となる。。
【００１５】又、切換回路５のスイッチ５B がオン状態
であると、トランジスタＱ8,Ｑ16のベースにスイッチ５
B を介して電圧源Ｅ3 が接続された状態となり、トラン
ジスタＱ8,Ｑ16はバイアス電圧が印加された状態とな
る。トランジスタＱ13，Ｑ9 のベースには、接続点Ｐ1,
Ｐ2 から図３(E)(F)に示されるようなパルスが夫々供給
され、トランジスタＱ9 のベースにＬレベルの電位が印
加されると、トランジスタＱ12はオン状態となり、出力
端子７1 はＨレベルに設定される（図３（Ｈ））。同時
にトランジスタＱ14のベースはＨレベルの電位に保持さ
れているので、トランジスタＱ14はオン状態となってい
る。トランジスタＱ13のベースには、Ｈレベルの電位が
印加され、トランジスタＱ13はオン状態となっており、
従って、トランジスタＱ18はオフ状態に設定され、出力
端子７2 はＬレベルに設定されている（図３（Ｇ））。
であると、トランジスタＱ8,Ｑ16のベースにスイッチ５
B を介して電圧源Ｅ3 が接続された状態となり、トラン
ジスタＱ8,Ｑ16はバイアス電圧が印加された状態とな
る。トランジスタＱ13，Ｑ9 のベースには、接続点Ｐ1,
Ｐ2 から図３(E)(F)に示されるようなパルスが夫々供給
され、トランジスタＱ9 のベースにＬレベルの電位が印
加されると、トランジスタＱ12はオン状態となり、出力
端子７1 はＨレベルに設定される（図３（Ｈ））。同時
にトランジスタＱ14のベースはＨレベルの電位に保持さ
れているので、トランジスタＱ14はオン状態となってい
る。トランジスタＱ13のベースには、Ｈレベルの電位が
印加され、トランジスタＱ13はオン状態となっており、
従って、トランジスタＱ18はオフ状態に設定され、出力
端子７2 はＬレベルに設定されている（図３（Ｇ））。
【００１６】一方、トランジスタＱ9 のベースはＬレベ
ルの電位が印加され、トランジスタＱ12がオン状態であ
る場合、接続点Ｐ1 からトランジスタＱ13のベースにＬ
レベルの電位が印加されると、トランジスタＱ14のベー
スがＨレベルの電位が印加されているので、トランジス
タＱ18はオフ状態を維持しており、出力端子７2 はＬレ
ベルに保持されている。次に、トランジスタＱ9 のベー
スにＨレベルの電位が印加されると、トランジスタＱ10
がオフ状態に設定されているので、トランジスタＱ
12は、オフ状態となり、出力端子７1 は、Ｈレベルから
Ｌレベルに反転する。このようにして出力端子７1 から
図３(H) に示すようなパルスが得られると共に、出力端
子７2 から図３(G) に示すような出力パルスが得られ
る。又、出力パルスのパルス幅は、図３(G)(H)に示され
るように入力パルスのパルス幅と等しいパルスが出力さ
れる。差動増幅器４A,４B のトランジスタＱ10, Ｑ
14は、夫々他方の差動増幅器の出力によって制御されて
おり、これらのトランジスタがオフ状態に設定されてい
ない限り、出力端子７1,７2 の電位は反転しない。
ルの電位が印加され、トランジスタＱ12がオン状態であ
る場合、接続点Ｐ1 からトランジスタＱ13のベースにＬ
レベルの電位が印加されると、トランジスタＱ14のベー
スがＨレベルの電位が印加されているので、トランジス
タＱ18はオフ状態を維持しており、出力端子７2 はＬレ
ベルに保持されている。次に、トランジスタＱ9 のベー
スにＨレベルの電位が印加されると、トランジスタＱ10
がオフ状態に設定されているので、トランジスタＱ
12は、オフ状態となり、出力端子７1 は、Ｈレベルから
Ｌレベルに反転する。このようにして出力端子７1 から
図３(H) に示すようなパルスが得られると共に、出力端
子７2 から図３(G) に示すような出力パルスが得られ
る。又、出力パルスのパルス幅は、図３(G)(H)に示され
るように入力パルスのパルス幅と等しいパルスが出力さ
れる。差動増幅器４A,４B のトランジスタＱ10, Ｑ
14は、夫々他方の差動増幅器の出力によって制御されて
おり、これらのトランジスタがオフ状態に設定されてい
ない限り、出力端子７1,７2 の電位は反転しない。
【００１７】切換回路５のスイッチ５A,５B がオフ状態
となったとすると、トランジスタＱ7,Ｑ17のベースにバ
イアス電圧源Ｅ2 が接続されてオン状態となり、トラン
ジスタＱ8,Ｑ16がオフ状態となるので、遅延時間設定回
路３からのパルスは遮断され、差動対トランジスタＡ4
が作動状態となり、入力回路２から供給されるパルスが
遅延されることなくトランジスタＱ12, Ｑ18を介して出
力される。所謂、波形整形回路はスルー状態に設定され
る。従って、遅延時間tdを設定したものと、設定しなか
った遅延回路との組合せて比較的長い遅延時間が設定で
きる。
となったとすると、トランジスタＱ7,Ｑ17のベースにバ
イアス電圧源Ｅ2 が接続されてオン状態となり、トラン
ジスタＱ8,Ｑ16がオフ状態となるので、遅延時間設定回
路３からのパルスは遮断され、差動対トランジスタＡ4
が作動状態となり、入力回路２から供給されるパルスが
遅延されることなくトランジスタＱ12, Ｑ18を介して出
力される。所謂、波形整形回路はスルー状態に設定され
る。従って、遅延時間tdを設定したものと、設定しなか
った遅延回路との組合せて比較的長い遅延時間が設定で
きる。
【００１８】
【発明の効果】本発明のパルス遅延回路は、遅延時間設
定回路と波形整形回路を一組とする遅延回路が少なくと
も一つ具えられており、遅延時間設定回路に具えられて
いる比較器に供給される基準電圧の電位を調整すること
によって、個々の遅延回路の遅延時間が設定される。更
に、切換回路からの制御信号に基づいて波形整形回路を
制御するようになされており、所定の遅延回路に供給さ
れるパルスは遅延され、他の遅延回路に供給されるパル
スはスルー状態に制御され、短い遅延時間から比較的長
い遅延時間を精度よく且つ容易に設定できる利点があ
る。又、本発明のパルス遅延回路は、出力パルスのパル
ス幅が入力パルスと等しい値に設定することができる利
点がある。
定回路と波形整形回路を一組とする遅延回路が少なくと
も一つ具えられており、遅延時間設定回路に具えられて
いる比較器に供給される基準電圧の電位を調整すること
によって、個々の遅延回路の遅延時間が設定される。更
に、切換回路からの制御信号に基づいて波形整形回路を
制御するようになされており、所定の遅延回路に供給さ
れるパルスは遅延され、他の遅延回路に供給されるパル
スはスルー状態に制御され、短い遅延時間から比較的長
い遅延時間を精度よく且つ容易に設定できる利点があ
る。又、本発明のパルス遅延回路は、出力パルスのパル
ス幅が入力パルスと等しい値に設定することができる利
点がある。
【図１】本発明のパルス遅延回路の一実施例を示す回路
図である。
図である。
【図２】本発明のパルス遅延回路のより具体化した一実
施例を示す回路図である。
施例を示す回路図である。
【図３】本発明に係るパルス遅延回路の動作波形を示す
回路図である。
回路図である。
【図４】従来のパルス遅延回路の一例を示す回路図であ
る。
る。
１ 入力端子 ２ 入力回路 ３ 積分回路３A と比較器３B からなる遅延時間設定回
路 ４ 差動増幅回路４A,４B からなる波形整形回路 ５ スイッチ５A,５B からなる切換回路 ６ 遅延時間制御回路 ７，７1,７2 出力端子 Ａ1 バッフア回路 Ａ2,Ａ3 差動増幅器 Ａ4,Ａ5,Ａ6 トランジスタ差動対 Ｃ1,Ｃ2 コンデンサ Ｄ, Ｄ1 〜Ｄn 遅延回路 Ｅ1 基準電圧源回路 Ｅ2 〜Ｅ4 バイアス電圧源回路 Ｉ1 〜Ｉ6 電流源回路 Ｑ1 〜Ｑ18 トランジスタ Ｒ1,Ｒ2 抵抗
路 ４ 差動増幅回路４A,４B からなる波形整形回路 ５ スイッチ５A,５B からなる切換回路 ６ 遅延時間制御回路 ７，７1,７2 出力端子 Ａ1 バッフア回路 Ａ2,Ａ3 差動増幅器 Ａ4,Ａ5,Ａ6 トランジスタ差動対 Ｃ1,Ｃ2 コンデンサ Ｄ, Ｄ1 〜Ｄn 遅延回路 Ｅ1 基準電圧源回路 Ｅ2 〜Ｅ4 バイアス電圧源回路 Ｉ1 〜Ｉ6 電流源回路 Ｑ1 〜Ｑ18 トランジスタ Ｒ1,Ｒ2 抵抗
Claims (3)
- 【請求項１】 入力パルスを互いに位相の反転したパル
スとして出力する入力回路２と、該入力回路から供給さ
れる夫々のパルスを積分する第１と第２の積分器と該第
１と該第２の積分器からの積分出力が入力されると共に
該積分出力が同じ電位の基準電圧と比較されて所定の遅
延時間で夫々出力を反転させる第１と第２の比較器とか
らなる遅延時間設定回路３と、該入力回路と該遅延時間
設定回路の出力パルスが夫々印加されると共に該遅延時
間設定回路からの出力パルスの何れかを選択する切換回
路５を具える波形整形回路４と、前記切換回路を制御し
て遅延時間を設定する遅延時間制御回路６とからなり、
前記遅延時間設定回路と波形整形回路が少なくとも一組
が設けられており、最終段の波形整形回路から該入力パ
ルスとパルス幅が等しく遅延されたパルスを得ることを
特徴とするパルス遅延回路。 - 【請求項２】 前記波形整形回路が、共通接続されたエ
ミッタに第１の電流源回路Ｉ3 が接続された第１と第２
のトランジスタからなる第１のトランジスタ差動対
Ａ5 、前記入力回路２から互いに位相の反転したパルス
が供給される該第１のトランジスタのコレクタに共通接
続されたエミッタを接続した第３と第４のトランジスタ
からなる第２のトランジスタ差動対Ａ4 、及び該第２の
トランジスタのコレクタに共通接続されたエミッタが接
続された第５乃至第７のトランジスタからなる第１の差
動増幅器４A と、共通接続されたエミッタに第２の電流
源回路Ｉ5 が接続された第８と第９のトランジスタから
なる第３のトランジスタ差動対Ａ6 、及び該第８のトラ
ンジスタのコレクタに共通接続されたエミッタが接続さ
れた第１０乃至第１２のトランジスタからなる第２の差
動増幅器４B と、そのエミッタが第３の電流源回路Ｉ4
と該第１１のトランジスタのベースに接続され、そのベ
ースが前記第３と第５と第６のトランジスタの共通接続
されたコレクタに接続された第１３のトランジスタＱ12
と、そのエミッタが第４の電流源回路Ｉ6 と該第６のト
ランジスタのベースに接続され、そのベースが前記第４
と第１０と第１１のトランジスタの共通接続されたコレ
クタに接続された第１４のトランジスタＱ18と、前記第
１と第９のトランジスタのベースに接続された第１のバ
イアス電圧源Ｅ2 と、前記第１と第９のトランジスタの
ベースを接地する為のスイッチ５A と、前記第２と第８
のトランジスタのベースに該第１のスイッチと連動する
第２のスイッチ５B と、該第２のスイッチに接続された
第２のバイアス電圧源Ｅ3 と、前記第７と第１２のトラ
ンジスタのベースに接続された第３のバイアス電圧源Ｅ
4 とからなり、該入力回路２からの位相の反転したパル
スが該第３と該第４のトランジスタのベースに供給され
ると共に、前記遅延時間設定回路からのパルスが第５と
第１０のトランジスタのベースに供給されるようになさ
れたことを特徴とする特許請求の範囲第１項記載のパル
ス遅延回路。 - 【請求項３】 前記遅延時間設定回路と波形整形回路の
一組が数段に直列接続されたことを特徴する特許請求の
範囲第１項記載のパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262985A JP2567361B2 (ja) | 1991-09-13 | 1991-09-13 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262985A JP2567361B2 (ja) | 1991-09-13 | 1991-09-13 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575409A true JPH0575409A (ja) | 1993-03-26 |
| JP2567361B2 JP2567361B2 (ja) | 1996-12-25 |
Family
ID=17383299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262985A Expired - Fee Related JP2567361B2 (ja) | 1991-09-13 | 1991-09-13 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567361B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121811A (en) * | 1995-09-29 | 2000-09-19 | Crystal Semiconductor Corporation | Variable time delay circuit and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116933A (en) * | 1976-03-26 | 1977-09-30 | Masao Okada | Steam mixing device |
| JPH01170113A (ja) * | 1987-11-25 | 1989-07-05 | Tektronix Inc | 可変遅延回路 |
-
1991
- 1991-09-13 JP JP3262985A patent/JP2567361B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116933A (en) * | 1976-03-26 | 1977-09-30 | Masao Okada | Steam mixing device |
| JPH01170113A (ja) * | 1987-11-25 | 1989-07-05 | Tektronix Inc | 可変遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121811A (en) * | 1995-09-29 | 2000-09-19 | Crystal Semiconductor Corporation | Variable time delay circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567361B2 (ja) | 1996-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |