JP3077815B2 - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JP3077815B2 JP3077815B2 JP02185769A JP18576990A JP3077815B2 JP 3077815 B2 JP3077815 B2 JP 3077815B2 JP 02185769 A JP02185769 A JP 02185769A JP 18576990 A JP18576990 A JP 18576990A JP 3077815 B2 JP3077815 B2 JP 3077815B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はパルス信号発生回路に係わり、特に、パルス
持続時間が高精度に制御されたパルス信号を生成するも
のに用いて好適なものである。
持続時間が高精度に制御されたパルス信号を生成するも
のに用いて好適なものである。
＜発明の概要＞ 本発明のパルス信号発生回路は、入力信号を遅延させ
るための遅延ゲートを縦続接続して複数段設け、上記複
数段の遅延ゲートの各段の間に接続された複数の差動増
幅器を設け、上記複数の差動増幅器の一対の差動増幅用
トランジスタの各出力をそれぞれの出力端子に共通に導
出し、与えられた遅延条件に応じて上記複数の差動増幅
器のいずれか一つの選択的に動作させ、上記入力信号を
所定の時間だけ極めて高精度に遅延させた遅延信号を上
記共通出力端子に流れる電流からバッファ回路によって
検出するとともに、上記入力信号で出力パルス信号の形
成を開始し、上記遅延信号で上記パルス信号の形成を終
了させるようにすることにより、パルス幅を高精度に制
御出来るようにするとともに、出力パルスの可変ステッ
プの単調性を向上させることが出来るようにしたパルス
信号発生回路である。
るための遅延ゲートを縦続接続して複数段設け、上記複
数段の遅延ゲートの各段の間に接続された複数の差動増
幅器を設け、上記複数の差動増幅器の一対の差動増幅用
トランジスタの各出力をそれぞれの出力端子に共通に導
出し、与えられた遅延条件に応じて上記複数の差動増幅
器のいずれか一つの選択的に動作させ、上記入力信号を
所定の時間だけ極めて高精度に遅延させた遅延信号を上
記共通出力端子に流れる電流からバッファ回路によって
検出するとともに、上記入力信号で出力パルス信号の形
成を開始し、上記遅延信号で上記パルス信号の形成を終
了させるようにすることにより、パルス幅を高精度に制
御出来るようにするとともに、出力パルスの可変ステッ
プの単調性を向上させることが出来るようにしたパルス
信号発生回路である。
＜従来の技術＞ 周知の通り、種々の信号を処理する回路においては、
所定のパルス幅を有するパルス信号を上記処理回路に与
え、上記パルス幅に相当する時間だけ上記処理回路を動
作させて上記信号の処理を行うようにしている。例え
ば、入力アナログ信号をディジタル信号に変換するA/D
変換回路においては、上記A/D変換回路に供給されるパ
ルス信号のパルス幅に応じた時間だけ上記入力アナログ
信号をディジタル信号に変換する時間を決定している。
したがって、上記入力アナログ信号を高精度にA/D変換
するためには、上記入力アナログ信号をサンプルホール
ドする期間に合ったパルス幅を有するパルス信号を形成
して上記A/D変換器に供給する必要がある。
所定のパルス幅を有するパルス信号を上記処理回路に与
え、上記パルス幅に相当する時間だけ上記処理回路を動
作させて上記信号の処理を行うようにしている。例え
ば、入力アナログ信号をディジタル信号に変換するA/D
変換回路においては、上記A/D変換回路に供給されるパ
ルス信号のパルス幅に応じた時間だけ上記入力アナログ
信号をディジタル信号に変換する時間を決定している。
したがって、上記入力アナログ信号を高精度にA/D変換
するためには、上記入力アナログ信号をサンプルホール
ドする期間に合ったパルス幅を有するパルス信号を形成
して上記A/D変換器に供給する必要がある。
従来は、パルス幅を任意の幅に可変するために、第３
図（ａ）に示す入力パルス信号Ａを所定の時間Δｔだけ
遅延させ、第３図（ｂ）に示すように遅延パルス信号Ｂ
を形成する。そして、これらの入力パルス信号Ａおよび
遅延パルス信号Ｂの論理積をとることにより、第３図
（ｃ）に示すように入力パルス信号Ａよりも狭いパルス
幅を有する出力パルス信号Ｃを生成したり、或いは上記
入力パルス信号Ａと遅延パルス信号Ｂとの論理和をとる
ことにより、第３図（ｄ）に示すように入力パルス信号
Ａよりも広いパルス幅を有する出力パルス信号Ｄを生成
したりしている。
図（ａ）に示す入力パルス信号Ａを所定の時間Δｔだけ
遅延させ、第３図（ｂ）に示すように遅延パルス信号Ｂ
を形成する。そして、これらの入力パルス信号Ａおよび
遅延パルス信号Ｂの論理積をとることにより、第３図
（ｃ）に示すように入力パルス信号Ａよりも狭いパルス
幅を有する出力パルス信号Ｃを生成したり、或いは上記
入力パルス信号Ａと遅延パルス信号Ｂとの論理和をとる
ことにより、第３図（ｄ）に示すように入力パルス信号
Ａよりも広いパルス幅を有する出力パルス信号Ｄを生成
したりしている。
しかし、このようにして生成すると、出力パルス信号
のパルス幅の精度が入力パルス信号Ａのパルス幅の精度
に依存してしまう。したがって、パルス幅を高精度に形
成するときは、例えば上記入力信号Ａおよび遅延パルス
信号Ｂの立ち上がりエッジを、例えばＲ−Ｓフリップ・
フロップのセット端子、リセット端子にそれぞれ入力し
て生成するようにしている。
のパルス幅の精度が入力パルス信号Ａのパルス幅の精度
に依存してしまう。したがって、パルス幅を高精度に形
成するときは、例えば上記入力信号Ａおよび遅延パルス
信号Ｂの立ち上がりエッジを、例えばＲ−Ｓフリップ・
フロップのセット端子、リセット端子にそれぞれ入力し
て生成するようにしている。
＜発明が解決しようとする課題＞ このようにしてパルス幅を可変すれば、生成したパル
ス信号のパルス幅の精度は入力パルス信号のパルス幅の
精度に依存しなくなる。しかし、従来は上記入力パルス
信号を遅延させる遅延回路として、第４図のパルス発生
回路の構成図に示すように、複数段の遅延ゲートG1〜Gn
と、複数個のマルチプレクサM1〜Mn、およびラッチ回路
20などにより構成されている回路が用いられていた。し
たがって、この遅延回路の場合は、遅延ゲートＧを2n個
設ける場合には、2n−１個のマルチプレクサが必要にな
る。なお、この例では、８個の遅延ゲートG1〜G8、７個
のマルチプレクサM1〜M7、３ビット（D0〜D2）のディジ
タル信号をラッチするラッチ回路20等により遅延回路を
構成し、入力パルス信号および上記遅延回路で遅延させ
た遅延パルス信号をＲ−Ｓフリップ・フロップ21のセッ
ト入力端子Ｓおよびリセット入力端子Ｒにそれぞれ与
え、所定のパルス幅を有するパルス信号を発生させるよ
うにした例を示している。
ス信号のパルス幅の精度は入力パルス信号のパルス幅の
精度に依存しなくなる。しかし、従来は上記入力パルス
信号を遅延させる遅延回路として、第４図のパルス発生
回路の構成図に示すように、複数段の遅延ゲートG1〜Gn
と、複数個のマルチプレクサM1〜Mn、およびラッチ回路
20などにより構成されている回路が用いられていた。し
たがって、この遅延回路の場合は、遅延ゲートＧを2n個
設ける場合には、2n−１個のマルチプレクサが必要にな
る。なお、この例では、８個の遅延ゲートG1〜G8、７個
のマルチプレクサM1〜M7、３ビット（D0〜D2）のディジ
タル信号をラッチするラッチ回路20等により遅延回路を
構成し、入力パルス信号および上記遅延回路で遅延させ
た遅延パルス信号をＲ−Ｓフリップ・フロップ21のセッ
ト入力端子Ｓおよびリセット入力端子Ｒにそれぞれ与
え、所定のパルス幅を有するパルス信号を発生させるよ
うにした例を示している。
このように構成された遅延回路においては、ラッチ回
路20から制御信号S0〜S6を出力して各マルチプレクサM1
〜M7の動作を制御することにより、入力信号を所定の時
間だけ遅延させるようにしている。このため、各遅延ゲ
ートから出力端子Q1までｎ個のマルチプレクサを通過す
るために固定遅延量が累積されて増加し、形成可能な最
小パルス幅が大きくなってしまう。
路20から制御信号S0〜S6を出力して各マルチプレクサM1
〜M7の動作を制御することにより、入力信号を所定の時
間だけ遅延させるようにしている。このため、各遅延ゲ
ートから出力端子Q1までｎ個のマルチプレクサを通過す
るために固定遅延量が累積されて増加し、形成可能な最
小パルス幅が大きくなってしまう。
また、通過するマルチプレクサの数が多くなればなる
ほどマルチプレクサによる遅延誤差が積算され、その結
果、遅延特性の単調性が損なわれてしまうので、パルス
信号のパルス幅の単調性が悪い欠点があった。
ほどマルチプレクサによる遅延誤差が積算され、その結
果、遅延特性の単調性が損なわれてしまうので、パルス
信号のパルス幅の単調性が悪い欠点があった。
本発明は上述の問題点に鑑み、パルス幅精度およびパ
ルス幅の単調性を向上させるとともに、形成可能な最小
パルス幅を小さく出来るようにすることを目的とする。
ルス幅の単調性を向上させるとともに、形成可能な最小
パルス幅を小さく出来るようにすることを目的とする。
＜課題を解決するための手段＞ 本発明によるパルス信号発生回路は、入力端子に与え
られた入力信号を遅延させるために互いに縦続接続され
て設けられた複数段の遅延ゲートと、上記複数段の遅延
ゲートの各段の間にそれぞれ接続された一対の差動増幅
用トランジスタを有する複数の差動増幅器と、上記複数
の差動増幅器のそれぞれに動作電流を選択的に供給する
ために設けられた電流スイッチ回路と、上記電流スイッ
チ回路のスイッチング動作を制御する制御回路と、上記
複数の差動増幅器の一対の差動増幅用トランジスタの各
出力に共通に接続された共通出力端子と、上記電流スイ
ッチ回路のスイッチング動作によって上記共通出力端子
に流れ電流を検出してこの検出電流を、上記入力信号を
所定時間だけ遅延させた遅延信号として出力する一対の
トランジスタで構成された低入力インピーダンスのバッ
ファ回路と、上記入力信号が与えられたときにその出力
信号レベルを反転させて保持するとともに、上記バッフ
ァ回路から上記遅延信号が与えられたときに上記保持し
ている出力信号のレベルを再度反転させ、上記入力信号
が与えられてから上記遅延信号が与えられるまでの遅延
時間に対応するパルス幅を有する出力パルス信号を生成
するパルス生成回路とを具備している。
られた入力信号を遅延させるために互いに縦続接続され
て設けられた複数段の遅延ゲートと、上記複数段の遅延
ゲートの各段の間にそれぞれ接続された一対の差動増幅
用トランジスタを有する複数の差動増幅器と、上記複数
の差動増幅器のそれぞれに動作電流を選択的に供給する
ために設けられた電流スイッチ回路と、上記電流スイッ
チ回路のスイッチング動作を制御する制御回路と、上記
複数の差動増幅器の一対の差動増幅用トランジスタの各
出力に共通に接続された共通出力端子と、上記電流スイ
ッチ回路のスイッチング動作によって上記共通出力端子
に流れ電流を検出してこの検出電流を、上記入力信号を
所定時間だけ遅延させた遅延信号として出力する一対の
トランジスタで構成された低入力インピーダンスのバッ
ファ回路と、上記入力信号が与えられたときにその出力
信号レベルを反転させて保持するとともに、上記バッフ
ァ回路から上記遅延信号が与えられたときに上記保持し
ている出力信号のレベルを再度反転させ、上記入力信号
が与えられてから上記遅延信号が与えられるまでの遅延
時間に対応するパルス幅を有する出力パルス信号を生成
するパルス生成回路とを具備している。
＜作用＞ 電流スイッチング回路から動作電流が供給されること
により、或る差動増幅器が動作すると、この動作した差
動増幅器を構成する一対の差動増幅用トランジスタの出
力から共通の出力端子に、差動増幅器のスイッチング動
作に応じた電流が流れ、この電流がバッファ回路によっ
て検出されて入力パルス信号を遅延させた遅延信号とし
て導出される。上記遅延信号の遅延時間は、上記入力信
号が遅延回路に与えられてから上記動作した差動増幅器
に至るまでに通過した遅延ゲートの数に対応する遅延時
間となる。このため、例えば10個の遅延ゲートを通過し
てから導出される遅延信号の遅延時間は、５個の遅延ゲ
ートを通過してから導出される遅延信号の遅延時間の丁
度２倍となるので、遅れ時間の直線性が向上する。ま
た、遅れ時間が最小の遅延信号は、遅延ゲートを１個通
過しただけで共通の信号端子に出力されるので、固定デ
ィレー時間が非常に小さくなる。したがって、このよう
に遅延時間が高精度に制御された遅延信号でパルス幅を
可変することにより、パルス幅の精度を向上させること
が可能になる。
により、或る差動増幅器が動作すると、この動作した差
動増幅器を構成する一対の差動増幅用トランジスタの出
力から共通の出力端子に、差動増幅器のスイッチング動
作に応じた電流が流れ、この電流がバッファ回路によっ
て検出されて入力パルス信号を遅延させた遅延信号とし
て導出される。上記遅延信号の遅延時間は、上記入力信
号が遅延回路に与えられてから上記動作した差動増幅器
に至るまでに通過した遅延ゲートの数に対応する遅延時
間となる。このため、例えば10個の遅延ゲートを通過し
てから導出される遅延信号の遅延時間は、５個の遅延ゲ
ートを通過してから導出される遅延信号の遅延時間の丁
度２倍となるので、遅れ時間の直線性が向上する。ま
た、遅れ時間が最小の遅延信号は、遅延ゲートを１個通
過しただけで共通の信号端子に出力されるので、固定デ
ィレー時間が非常に小さくなる。したがって、このよう
に遅延時間が高精度に制御された遅延信号でパルス幅を
可変することにより、パルス幅の精度を向上させること
が可能になる。
＜実施例＞ 第１図は本発明の一実施例を示すパルス信号発生回路
の構成図である。
の構成図である。
第１図から明らかなように、実施例のパルス信号発生
回路は遅延回路１、セレクタ２、Ｒ−Ｓフリップ・フロ
ップ３等により構成されていて、前段の回路の出力アン
プ４から導出された入力パルス信号SinがＲ−Ｓフリッ
プ・フロップ３のセット入力端子Ｓに供給されるととも
に遅延回路１に与えられる。
回路は遅延回路１、セレクタ２、Ｒ−Ｓフリップ・フロ
ップ３等により構成されていて、前段の回路の出力アン
プ４から導出された入力パルス信号SinがＲ−Ｓフリッ
プ・フロップ３のセット入力端子Ｓに供給されるととも
に遅延回路１に与えられる。
第２図のパルス信号波形図の（Ａ）に示すように、入
力パルス信号Sinが時点t0で与えられると、第２図
（Ｃ）に示すようにＲ−Ｓフリップ・フロップ３はその
出力端子OUTに導出している出力レベルを“L"レベルか
ら“H"レベルに反転させて出力パルス信号Soutの形成を
開始する。
力パルス信号Sinが時点t0で与えられると、第２図
（Ｃ）に示すようにＲ−Ｓフリップ・フロップ３はその
出力端子OUTに導出している出力レベルを“L"レベルか
ら“H"レベルに反転させて出力パルス信号Soutの形成を
開始する。
一方、遅延回路１は、互いに縦続接続された複数の遅
延ゲートG1〜Gnと、動作可能状態にされているときに前
段からパルス信号が与えられたら、それを増幅して遅延
回路１の外部に出力する複数の差動増幅器DA1〜DAnと、
これらの差動増幅器DA1〜DAnの内のいずれか一つを動作
させるための電流スイッチ回路５等により構成されてい
る。
延ゲートG1〜Gnと、動作可能状態にされているときに前
段からパルス信号が与えられたら、それを増幅して遅延
回路１の外部に出力する複数の差動増幅器DA1〜DAnと、
これらの差動増幅器DA1〜DAnの内のいずれか一つを動作
させるための電流スイッチ回路５等により構成されてい
る。
このように構成された遅延回路１に供給された入力パ
ルス信号Sinは、第１の遅延ゲートG1に入力たれ、この
第１の遅延ゲートG1により所定の時間だけ遅延された後
に、第１の遅延ゲートG1から第２の遅延ゲートG2に導出
される。このため、遅延回路１に入力されたパルス信号
Sinが第２の差動増幅器DA2に出力されるタイミングは、
遅延ゲート１段当たりの遅延時間だけ遅れる。この遅延
ゲート１段当たりの遅延時間は、例えば120psに設定さ
れる。また、第２の遅延ゲートG2に入力されたパルス信
号は、この第２の遅延ゲートG2によって所定の遅延時間
だけ遅延されてから、第３の遅延ゲートG3に入力され
る。
ルス信号Sinは、第１の遅延ゲートG1に入力たれ、この
第１の遅延ゲートG1により所定の時間だけ遅延された後
に、第１の遅延ゲートG1から第２の遅延ゲートG2に導出
される。このため、遅延回路１に入力されたパルス信号
Sinが第２の差動増幅器DA2に出力されるタイミングは、
遅延ゲート１段当たりの遅延時間だけ遅れる。この遅延
ゲート１段当たりの遅延時間は、例えば120psに設定さ
れる。また、第２の遅延ゲートG2に入力されたパルス信
号は、この第２の遅延ゲートG2によって所定の遅延時間
だけ遅延されてから、第３の遅延ゲートG3に入力され
る。
このようにして各遅延ゲートG1〜Gnを順次伝達されて
行く入力パルス信号Sinは、電流スイッチ回路５から動
作電流が供給されて動作可能な状態にされている差動増
幅器DAによって遅延回路１の外部に導出される。すなわ
ち、外部から与えられるセレクト信号SE1〜SEkに応じて
セレクタ２からは制御信号C1〜Cnのいずれか一つが電流
スイッチ回路５に供給される。
行く入力パルス信号Sinは、電流スイッチ回路５から動
作電流が供給されて動作可能な状態にされている差動増
幅器DAによって遅延回路１の外部に導出される。すなわ
ち、外部から与えられるセレクト信号SE1〜SEkに応じて
セレクタ２からは制御信号C1〜Cnのいずれか一つが電流
スイッチ回路５に供給される。
電流スイッチ回路５には、各差動増幅器DA1〜DAnをそ
れぞれ個別に駆動させるためのトランジスタ5a〜5nが設
けられていて、セレクタ２から出力される制御信号C1、
電流スイッチ回路５の第１の駆動用トランジスタ5aのベ
ースに供給される。また、制御信号C2が上記電流スイッ
チ回路５の第２の駆動用トランジスタ5bのベースに供給
され、制御信号C3が上記電流スイッチ回路５の第３の駆
動用トランジスタ5cのベースに供給される。以下、同様
に各制御信号Cnがそれぞれ上記電流スイッチ回路５の駆
動用トランジスタ5nに供給される。
れぞれ個別に駆動させるためのトランジスタ5a〜5nが設
けられていて、セレクタ２から出力される制御信号C1、
電流スイッチ回路５の第１の駆動用トランジスタ5aのベ
ースに供給される。また、制御信号C2が上記電流スイッ
チ回路５の第２の駆動用トランジスタ5bのベースに供給
され、制御信号C3が上記電流スイッチ回路５の第３の駆
動用トランジスタ5cのベースに供給される。以下、同様
に各制御信号Cnがそれぞれ上記電流スイッチ回路５の駆
動用トランジスタ5nに供給される。
これらの駆動用トランジスタ5a〜5nは、各差動増幅器
DA1〜DAnと共通電流源６との間にそれぞれ設けられてい
る。そして、制御信号Ｃが供給されることによりオン動
作した駆動用トランジスタに連なる差動増幅器DAが、共
通電流源６に接続されてオン動作可能な状態になる。
DA1〜DAnと共通電流源６との間にそれぞれ設けられてい
る。そして、制御信号Ｃが供給されることによりオン動
作した駆動用トランジスタに連なる差動増幅器DAが、共
通電流源６に接続されてオン動作可能な状態になる。
次に、これらの動作について、例えば、セレクタ２か
ら制御信号C3が出力された場合について具体的に説明す
る。この場合、制御出力C3は電流スイッチ回路５の駆動
用トランジスタ5cに与えられ、このトランジスタがオン
動作する。したがって、このオン動作した駆動用トラン
ジスタ5cを介して第３の差動増幅器DA3が共通電流源６
に接続され、オン動作可能な状態に設定される。このた
め、第２の遅延ゲートG2から導出されたパルス信号が、
第３の差動増幅器DA3を構成する一対の差動増幅用トラ
ンジスタTra,Trbのベースにそれぞれ供給される。する
と、トランジスタTraがオン、トランジスタTrbがオフと
なるため、トランジスタTraのコレクタの共通接続点
（共通出力端子）に電流が流れ、この電流をバッファ段
７が検出する。これにより、バッファ段７を構成する一
対の差動増幅用トランジスタ7a,7bがオン・オフ動作す
る。
ら制御信号C3が出力された場合について具体的に説明す
る。この場合、制御出力C3は電流スイッチ回路５の駆動
用トランジスタ5cに与えられ、このトランジスタがオン
動作する。したがって、このオン動作した駆動用トラン
ジスタ5cを介して第３の差動増幅器DA3が共通電流源６
に接続され、オン動作可能な状態に設定される。このた
め、第２の遅延ゲートG2から導出されたパルス信号が、
第３の差動増幅器DA3を構成する一対の差動増幅用トラ
ンジスタTra,Trbのベースにそれぞれ供給される。する
と、トランジスタTraがオン、トランジスタTrbがオフと
なるため、トランジスタTraのコレクタの共通接続点
（共通出力端子）に電流が流れ、この電流をバッファ段
７が検出する。これにより、バッファ段７を構成する一
対の差動増幅用トランジスタ7a,7bがオン・オフ動作す
る。
バッファ段７において、その入力は一対の差動増幅用
トランジスタ7a,7bの各エミッタで構成され、このエミ
ッタが差動増幅器DA1〜DAnの各トランジスタTra,Trbの
共通接続されたコレクタに接続されている。そして、ト
ランジスタTra,Trbの出力電流を検出して電圧に変換す
る。ここで、バッファ段７の入力は低インピーダンスで
あるため動作中の差動増幅器DA3のトランジスタTra,Tr
b、さらに非動作中の他のDA1,DA2,DAnの各トランジスタ
Tra,Trbの加算された出力容量の総合容量値の影響が少
なくできる。
トランジスタ7a,7bの各エミッタで構成され、このエミ
ッタが差動増幅器DA1〜DAnの各トランジスタTra,Trbの
共通接続されたコレクタに接続されている。そして、ト
ランジスタTra,Trbの出力電流を検出して電圧に変換す
る。ここで、バッファ段７の入力は低インピーダンスで
あるため動作中の差動増幅器DA3のトランジスタTra,Tr
b、さらに非動作中の他のDA1,DA2,DAnの各トランジスタ
Tra,Trbの加算された出力容量の総合容量値の影響が少
なくできる。
これらの差動増幅用トランジスタ7a,7bの各コレクタ
と電源（この場合は接地）との間に負荷抵抗器R1,R2が
それぞれ接続されていて、オン・オフ動作することによ
り、これらトランジスタの一方のトランジスタがオン状
態になり、このコレクタ出力が“L"レベルになる。同時
に他方のトランジスタはオフ状態になりこのコレクタ出
力は“H"レベルになる。このように、バッファ段７の各
トランジスタ7a,7bがそれぞれオン動作したときに、一
方のトランジスタ7bのコレクタに現れる“H"レベルの電
圧が、遅延パルス信号SdとしてＲ−Ｓフリップ・フロッ
プ３のリセット入力端子Ｒに与えられる。この遅延パル
ス信号Sdは、一方のトランジスタ7bのコレクタとＲ−Ｓ
フリップ・フロップ３のリセット入力端子Ｒとの間に介
設されている出力アンプ10を介して与えられる。
と電源（この場合は接地）との間に負荷抵抗器R1,R2が
それぞれ接続されていて、オン・オフ動作することによ
り、これらトランジスタの一方のトランジスタがオン状
態になり、このコレクタ出力が“L"レベルになる。同時
に他方のトランジスタはオフ状態になりこのコレクタ出
力は“H"レベルになる。このように、バッファ段７の各
トランジスタ7a,7bがそれぞれオン動作したときに、一
方のトランジスタ7bのコレクタに現れる“H"レベルの電
圧が、遅延パルス信号SdとしてＲ−Ｓフリップ・フロッ
プ３のリセット入力端子Ｒに与えられる。この遅延パル
ス信号Sdは、一方のトランジスタ7bのコレクタとＲ−Ｓ
フリップ・フロップ３のリセット入力端子Ｒとの間に介
設されている出力アンプ10を介して与えられる。
遅延パルス信号Sdが与えられると、Ｒ−Ｓフリップ・
フロップ３は第２図（Ｃ）に示すように、出力信号レベ
ルを“H"から“L"に反転させる。これにより、出力パル
ス信号Soutのパルス幅は、遅延パルス信号Sdの遅延時間
に合った幅に形成される。
フロップ３は第２図（Ｃ）に示すように、出力信号レベ
ルを“H"から“L"に反転させる。これにより、出力パル
ス信号Soutのパルス幅は、遅延パルス信号Sdの遅延時間
に合った幅に形成される。
第２図の（Ｂ）に示すように、入力パルス信号Sinが
時点t0で遅延回路１に供給されてから遅延パルス信号Sd
が時点t1で現れる迄の遅延時間Tdは、遅延回路１の入力
端に供給された入力パルス信号Sinが通過した遅延ゲー
トＧの段数に正確に比例する。したがって、入力パルス
信号Sinを或る時間だけ遅延させる場合、所望の遅延時
間を遅延ゲート１段当たりの遅延時間で割り算して得た
数に相当する遅延ゲート数だけ通過させるようにすれば
よい。
時点t0で遅延回路１に供給されてから遅延パルス信号Sd
が時点t1で現れる迄の遅延時間Tdは、遅延回路１の入力
端に供給された入力パルス信号Sinが通過した遅延ゲー
トＧの段数に正確に比例する。したがって、入力パルス
信号Sinを或る時間だけ遅延させる場合、所望の遅延時
間を遅延ゲート１段当たりの遅延時間で割り算して得た
数に相当する遅延ゲート数だけ通過させるようにすれば
よい。
上記したように、遅延ゲート１段当たりの遅延時間は
120psなので、非常に細かいステップで遅延時間を制御
することが出来、出力パルス信号Soutのパルス幅を高精
度に、かつ細かく可変することが出来る。また、遅延ゲ
ートを通過させる段数と遅延時間との直線性がよいの
で、出力パルス信号Soutのパルス幅を、例えば数百psか
ら10ns程度まで優れた単調性を以て可変することが出来
る。
120psなので、非常に細かいステップで遅延時間を制御
することが出来、出力パルス信号Soutのパルス幅を高精
度に、かつ細かく可変することが出来る。また、遅延ゲ
ートを通過させる段数と遅延時間との直線性がよいの
で、出力パルス信号Soutのパルス幅を、例えば数百psか
ら10ns程度まで優れた単調性を以て可変することが出来
る。
また、最小遅延時間は遅延ゲートを１段通過させただ
けの極短い遅延時間とすることが出来るので、固定遅延
時間を非常に短くすることが出来、形成可能な最小パル
ス幅を狭くすることが出来る。
けの極短い遅延時間とすることが出来るので、固定遅延
時間を非常に短くすることが出来、形成可能な最小パル
ス幅を狭くすることが出来る。
また、非常に優れた単調性が得られるので、遅延ゲー
トの段数を増やしてパルス可変幅を拡張しても良好な特
性が得られる。
トの段数を増やしてパルス可変幅を拡張しても良好な特
性が得られる。
なお、上記実施例においては、単一の供給電流源を用
いて消費電力の低減を図っているが、必ずしもこのよう
にしなくてもよい。また、バッファ段７は遅延ゲートＧ
の段数が小さい場合には必ずしも設けなくてもよい。
いて消費電力の低減を図っているが、必ずしもこのよう
にしなくてもよい。また、バッファ段７は遅延ゲートＧ
の段数が小さい場合には必ずしも設けなくてもよい。
＜発明の効果＞ 本発明は上述したように、入力信号を遅延させるため
の遅延ゲートを縦続接続して複数段設け、上記遅延ゲー
トの出力をそれぞれ差動増幅器に与えるとともに、上記
差動増幅器の出力を一つの出力端子に共通に導出し、与
えられた遅延条件に応じて上記複数の差動増幅器のいず
れか一つを選択的に動作させ、上記入力信号を極めて高
精度に所定時間だけ遅延させた遅延信号を上記共通出力
端子から得られるようにするとともに、上記入力信号で
出力パルス信号のパルス形成を開始し、上記遅延信号で
上記パルス信号の形成を終了させるようにしたので、出
力パルス信号の形成開始から終了までの時間を非常に高
精度に制御することが出来るようになり、パルス幅の精
度を大幅に向上させることが出来る。また、上記遅延ゲ
ートの１段当たりの遅延時間ステップで出力パルス信号
のパルス幅を可変することが出来るので、可変幅を非常
に細かくすることが出来るとともに、固定遅延時間を小
さくすることが出来、形成可能な最小パルス幅を狭くす
ることが出来る。また、入力パルス信号が遅延ゲートを
通過する段数と遅延時間との関係が正比例して直線性が
よい遅延パルス信号を使用してパルス幅を可変するの
で、出力パルスの可変ステップの単調性を向上させるこ
とが出来る。
の遅延ゲートを縦続接続して複数段設け、上記遅延ゲー
トの出力をそれぞれ差動増幅器に与えるとともに、上記
差動増幅器の出力を一つの出力端子に共通に導出し、与
えられた遅延条件に応じて上記複数の差動増幅器のいず
れか一つを選択的に動作させ、上記入力信号を極めて高
精度に所定時間だけ遅延させた遅延信号を上記共通出力
端子から得られるようにするとともに、上記入力信号で
出力パルス信号のパルス形成を開始し、上記遅延信号で
上記パルス信号の形成を終了させるようにしたので、出
力パルス信号の形成開始から終了までの時間を非常に高
精度に制御することが出来るようになり、パルス幅の精
度を大幅に向上させることが出来る。また、上記遅延ゲ
ートの１段当たりの遅延時間ステップで出力パルス信号
のパルス幅を可変することが出来るので、可変幅を非常
に細かくすることが出来るとともに、固定遅延時間を小
さくすることが出来、形成可能な最小パルス幅を狭くす
ることが出来る。また、入力パルス信号が遅延ゲートを
通過する段数と遅延時間との関係が正比例して直線性が
よい遅延パルス信号を使用してパルス幅を可変するの
で、出力パルスの可変ステップの単調性を向上させるこ
とが出来る。
さらに、共通出力端子（共通ライン）には遅延ゲート
の段数が多くなればなる程多くの容量が寄生することに
なり、共通出力端子に電圧を導出する方式を採った場合
には、この多くの寄生容量をドライブすることになるた
め歪が発生し、その歪が遅延時間の誤差となって現れる
ことになるが、スイッチ回路のスイッチング動作によっ
て共通出力端子に電流が流れるようにし、この電流をバ
ッファ回路によって検出してこれを遅延信号として導出
するようにしたことにより、共通出力端子の電位が変動
しないことから、電圧を検出する場合のように、寄生容
量に起因する歪が発生しないため、より精度の良い遅延
時間を任意に設定することが出来る。
の段数が多くなればなる程多くの容量が寄生することに
なり、共通出力端子に電圧を導出する方式を採った場合
には、この多くの寄生容量をドライブすることになるた
め歪が発生し、その歪が遅延時間の誤差となって現れる
ことになるが、スイッチ回路のスイッチング動作によっ
て共通出力端子に電流が流れるようにし、この電流をバ
ッファ回路によって検出してこれを遅延信号として導出
するようにしたことにより、共通出力端子の電位が変動
しないことから、電圧を検出する場合のように、寄生容
量に起因する歪が発生しないため、より精度の良い遅延
時間を任意に設定することが出来る。
第１図は、本発明の一実施例を示し、パルス信号発生回
路の基本的な構成を示す構成図、 第２図は、実施例のパルス幅を可変する方法を説明する
ための波形図、 第３図は、従来のパルス幅を可変する方法を説明するた
めの波形図、 第４図は、従来のパルス信号発生回路の基本的な構成を
示す構成図である。 １……遅延回路,2……セレクタ， ３……Ｒ−Ｓフリップ・フロップ， ５……電流スイッチ回路， ６……共通電流源， Sin……入力パルス信号， Sd……遅延パルス信号， Sout……出力パルス信号。
路の基本的な構成を示す構成図、 第２図は、実施例のパルス幅を可変する方法を説明する
ための波形図、 第３図は、従来のパルス幅を可変する方法を説明するた
めの波形図、 第４図は、従来のパルス信号発生回路の基本的な構成を
示す構成図である。 １……遅延回路,2……セレクタ， ３……Ｒ−Ｓフリップ・フロップ， ５……電流スイッチ回路， ６……共通電流源， Sin……入力パルス信号， Sd……遅延パルス信号， Sout……出力パルス信号。
Claims (1)
- 【請求項１】入力端子に与えられた入力信号を遅延させ
るために互いに縦続接続されて設けられた複数段の遅延
ゲートと、 上記複数段の遅延ゲートの各段の間にそれぞれ接続され
た一対の差動増幅用トランジスタを有する複数の差動増
幅器と、 上記複数の差動増幅器のそれぞれに動作電流を選択的に
供給するために設けられた電流スイッチ回路と、 上記電流スイッチ回路のスイッチング動作を制御する制
御回路と、 上記複数の差動増幅器の一対の差動増幅用のトランジス
タの各出力に共通に接続された共通出力端子と、 上記電流スイッチ回路のスイッチング動作によって上記
共通出力端子に流れ電流を検出してこの検出電流を、上
記入力信号を所定時間だけ遅延させた遅延信号として出
力する一対のトランジスタで構成された低入力インピー
ダンスのバッファ回路と、 上記入力信号が与えられたときにその出力信号レベルを
反転させて保持するとともに、上記バッファ回路から上
記遅延信号が与えられたときに上記保持している出力信
号のレベルを再度反転させ、上記入力信号が与えられて
から上記遅延信号が与えられるまでの遅延時間に対応す
るパルス幅を有する出力パルス信号を生成するパルス生
成回路と を具備することを特徴とするパルス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02185769A JP3077815B2 (ja) | 1990-07-13 | 1990-07-13 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02185769A JP3077815B2 (ja) | 1990-07-13 | 1990-07-13 | パルス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472910A JPH0472910A (ja) | 1992-03-06 |
| JP3077815B2 true JP3077815B2 (ja) | 2000-08-21 |
Family
ID=16176565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02185769A Expired - Fee Related JP3077815B2 (ja) | 1990-07-13 | 1990-07-13 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077815B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW587874U (en) | 1999-04-27 | 2004-05-11 | Seiko Epson Corp | Clock generating circuit, serial/parallel converting device, parallel/serial converting device and semiconductor device |
-
1990
- 1990-07-13 JP JP02185769A patent/JP3077815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472910A (ja) | 1992-03-06 |
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Legal Events
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