JP2578520B2 - ディジタル・アナログコンバータ - Google Patents
ディジタル・アナログコンバータInfo
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Description
【発明の詳細な説明】 〔目次〕 概要 従来の技術（第９図〜第12図） 発明が解決しようとする課題（第13図、第14図） 課題を解決するための手段 作用 実施例 （ａ）本発明の一実施例（第２図、第３図） （ｂ）本発明の他の実施例（第４図〜第６図） 本発明のその他の実施例（第７図、第８図） 発明の効果 〔産業上の利用分野〕 本発明はディジタル信号をアナログ信号に変換するデ
ィジタル・アナログコンバータに関し、特に出力するア
ナログ信号が入力されるディジタル信号に高速且つ高精
度に応答するディジタル・アナログコンバータに関す
る。
ィジタル・アナログコンバータに関し、特に出力するア
ナログ信号が入力されるディジタル信号に高速且つ高精
度に応答するディジタル・アナログコンバータに関す
る。
近年、画像処理装置、電子ビーム露光装置等の各種装
置は、信号処理の高速化又は高精度化が要求されてい
る。このような各種装置において、制御信号として入力
されるディジタル信号をアナログ信号に変換するものと
してディジタル・アナログコンバータ（以下、D/Aコン
バータ）が用いられる。従って、このD/Aコンバータを
構成するカレントスイッチの変換動作を高速且つ高精度
に行なう必要がある。
置は、信号処理の高速化又は高精度化が要求されてい
る。このような各種装置において、制御信号として入力
されるディジタル信号をアナログ信号に変換するものと
してディジタル・アナログコンバータ（以下、D/Aコン
バータ）が用いられる。従って、このD/Aコンバータを
構成するカレントスイッチの変換動作を高速且つ高精度
に行なう必要がある。
従来、この種のD/Aコンバータとして第９図〜第12図
に示すものがあった。この第９図及び第11図は従来の各
D/Aコンバータ構成図、第10図及び第12図は第９図、第1
1図記載回路に各々対応する動作タイミングチャートを
示す。
に示すものがあった。この第９図及び第11図は従来の各
D/Aコンバータ構成図、第10図及び第12図は第９図、第1
1図記載回路に各々対応する動作タイミングチャートを
示す。
上記第９図記載の従来D/Aコンバータはドレイン側を
接地側GNDに、又は出力端Ioutに接続し、各ソース側を
共通接続した一対のMOS FET Tr1、Tr2からなるカレン
トスイッチ10と、前記一対のMOS FET Tr1、Tr2の共通
接続点にドレイン側を接続されるバッファトランジスタ
としてのMOS FET Tr3と、前記MOS FET Tr3のソース
側と電源端子VSSとの間に接続され、定電圧回路６から
の一定電圧V6に基づいて電源端子VSSからの電流を一定
電流に制御する定電流源回路20とを備える構成である。
接地側GNDに、又は出力端Ioutに接続し、各ソース側を
共通接続した一対のMOS FET Tr1、Tr2からなるカレン
トスイッチ10と、前記一対のMOS FET Tr1、Tr2の共通
接続点にドレイン側を接続されるバッファトランジスタ
としてのMOS FET Tr3と、前記MOS FET Tr3のソース
側と電源端子VSSとの間に接続され、定電圧回路６から
の一定電圧V6に基づいて電源端子VSSからの電流を一定
電流に制御する定電流源回路20とを備える構成である。
次に上記構成に基づく従来のD/Aコンバータの動作を
第10図に基づいて説明する。
第10図に基づいて説明する。
まず、定電圧回路６からの一定電圧V6に基づいて定電
流源回路20が一定電流を引き込み、また入力端子Din3の
入力に基づいてMOS FET Tr3をターンオン状態とす
る。
流源回路20が一定電流を引き込み、また入力端子Din3の
入力に基づいてMOS FET Tr3をターンオン状態とす
る。
このMOS FET Tr3はカレントスイッチ10の切替時の
電流出力振動を抑制する。
電流出力振動を抑制する。
この状態において、カレントスイッチ10におけるMOS
FET Tr1のゲート側に入力端子Din1を介して入力信号
Vin1を入力すると共に、MOS FET Tr2のゲート側に入
力端子Din2を介して一定電圧値の入力信号Vin2を入力す
る。この入力信号Vin1、Vin2に基づいて各MOS FET T
r1、Tr2が駆動してこのMOS FET Tr2のエミッタに流れ
る電流を出力端子Ioutが所定電流値の出力信号Ioutを出
力する。この出力端子Ioutは定電流源回路20で制御され
る電流値（I0〜I1）を振幅とするアナログ信号となる。
FET Tr1のゲート側に入力端子Din1を介して入力信号
Vin1を入力すると共に、MOS FET Tr2のゲート側に入
力端子Din2を介して一定電圧値の入力信号Vin2を入力す
る。この入力信号Vin1、Vin2に基づいて各MOS FET T
r1、Tr2が駆動してこのMOS FET Tr2のエミッタに流れ
る電流を出力端子Ioutが所定電流値の出力信号Ioutを出
力する。この出力端子Ioutは定電流源回路20で制御され
る電流値（I0〜I1）を振幅とするアナログ信号となる。
上記第11図記載の他の従来のD/Aコンバータは、前記
第９図記載の従来D/Aコンバータと同様にカレントスイ
ッチ10、MOS FET Tr3、定電流源回路20及び定電圧回
路６を備えて構成し、この構成に加え、前記カレントス
イッチ10におけるMOS FET Tr1、Tr2の各ゲート端子に
差動信号Ｑ（又は）をディジタル信号Din1及びストロ
ーブ信号Din2に基づいて出力する差動信号発生回路１を
有する構成である。
第９図記載の従来D/Aコンバータと同様にカレントスイ
ッチ10、MOS FET Tr3、定電流源回路20及び定電圧回
路６を備えて構成し、この構成に加え、前記カレントス
イッチ10におけるMOS FET Tr1、Tr2の各ゲート端子に
差動信号Ｑ（又は）をディジタル信号Din1及びストロ
ーブ信号Din2に基づいて出力する差動信号発生回路１を
有する構成である。
次に上記構成に基づく他のD/Aコンバータの動作を第1
2図に基づいて説明する。まず、所定のディジタル値を
各々有するディジタル信号Din1及びストローブ信号Din2
が差動信号発生回路１に入力され、差動信号Ｑ、を発
生する。この各差動信号Ｑ、がカレントスイッチ10に
入力され、このカレントスイッチのMOS FET Tr1、Tr2
が各々駆動して出力端子Doutから出力信号Ioutを出力す
る。
2図に基づいて説明する。まず、所定のディジタル値を
各々有するディジタル信号Din1及びストローブ信号Din2
が差動信号発生回路１に入力され、差動信号Ｑ、を発
生する。この各差動信号Ｑ、がカレントスイッチ10に
入力され、このカレントスイッチのMOS FET Tr1、Tr2
が各々駆動して出力端子Doutから出力信号Ioutを出力す
る。
従来の各D/Aコンバータは以上のように構成されてい
たことから、MOS FET Tr1（又はTr2）のゲート入力で
あるディジタル値の入力信号Din1（又はDin2）が第10
図、第12図の入力信号波形（鎖線部分）に示すように立
上り、立下りに変動を生じた場合に、第10図、第12図の
鎖線で示す出力信号Ioutも立上り、立下り時期に変動を
生じることとなる。
たことから、MOS FET Tr1（又はTr2）のゲート入力で
あるディジタル値の入力信号Din1（又はDin2）が第10
図、第12図の入力信号波形（鎖線部分）に示すように立
上り、立下りに変動を生じた場合に、第10図、第12図の
鎖線で示す出力信号Ioutも立上り、立下り時期に変動を
生じることとなる。
このように変動を有する出力信号Ioutを出力するカレ
ントスイッチを複数並設した場合に、第13図、第14図に
示すように出力端子Ioutに大きなグリッチが生じること
となり、高速且つ高精度ディジタル・アナログ変換する
ことができないという課題を有していた。
ントスイッチを複数並設した場合に、第13図、第14図に
示すように出力端子Ioutに大きなグリッチが生じること
となり、高速且つ高精度ディジタル・アナログ変換する
ことができないという課題を有していた。
本発明は上記課題を解決するためになされたもので、
出力信号中に含まれるグリッジを極力低減して高速且つ
高精度に応答するD/Aコンバータを提供することを目的
とする。
出力信号中に含まれるグリッジを極力低減して高速且つ
高精度に応答するD/Aコンバータを提供することを目的
とする。
第１図に本発明の原理説明図を示す。
同図において、本発明に係るD/Aコンバータは、第１
の電源及び第２の電源の間に接続される第１のトランジ
スタTr1と、出力端子Iout及び前記第２の電源の間に接
続される第２のトランジスタTr2とを備え、前記第１の
トランジスタTr1の制御端子に入力される第１の入力信
号Din1と前記第２のトランジスタTr2の制御端子に入力
される第２の入力信号Din2とに基づいて前記出力端子I
outからアナログ信号である出力信号を出力するD/Aコン
バータにおいて、前記第１の入力信号Din1を所定の遅延
時間だけ遅延し、前記第１のトランジスタTr1の制御端
子へ出力する信号遅延手段３と、前記第１の入力信号D
in1と相補関係にある前記第２の入力信号Din2の振幅が
前記第１の入力信号Din1の振幅より小さい値となるよう
に当該第２の入力信号Din2の振幅を制限して前記第２の
トランジスタTr2の制御端子へ出力する信号調整手段５
と、を備え、前記所定の遅延時間は、前記第２の入力信
号Din2が一の信号レベルから他の信号レベルへ遷移する
ために必要な遷移時間より長く設定されて構成されてい
る。
の電源及び第２の電源の間に接続される第１のトランジ
スタTr1と、出力端子Iout及び前記第２の電源の間に接
続される第２のトランジスタTr2とを備え、前記第１の
トランジスタTr1の制御端子に入力される第１の入力信
号Din1と前記第２のトランジスタTr2の制御端子に入力
される第２の入力信号Din2とに基づいて前記出力端子I
outからアナログ信号である出力信号を出力するD/Aコン
バータにおいて、前記第１の入力信号Din1を所定の遅延
時間だけ遅延し、前記第１のトランジスタTr1の制御端
子へ出力する信号遅延手段３と、前記第１の入力信号D
in1と相補関係にある前記第２の入力信号Din2の振幅が
前記第１の入力信号Din1の振幅より小さい値となるよう
に当該第２の入力信号Din2の振幅を制限して前記第２の
トランジスタTr2の制御端子へ出力する信号調整手段５
と、を備え、前記所定の遅延時間は、前記第２の入力信
号Din2が一の信号レベルから他の信号レベルへ遷移する
ために必要な遷移時間より長く設定されて構成されてい
る。
本発明によれば、信号遅延手段３は、第１の入力信号
Din1を所定の遅延時間だけ遅延し、第１のトランジスタ
Tr1の制御端子へ出力する。
Din1を所定の遅延時間だけ遅延し、第１のトランジスタ
Tr1の制御端子へ出力する。
一方、信号調整手段５は、第１の入力信号Din1と相補
関係にある第２の入力信号Din2の振幅が第１の入力信号
Din1の振幅より小さい値となるように当該第２の入力信
号Din2の振幅を制限して第２のトランジスタTr2の制御
端子へ出力する。
関係にある第２の入力信号Din2の振幅が第１の入力信号
Din1の振幅より小さい値となるように当該第２の入力信
号Din2の振幅を制限して第２のトランジスタTr2の制御
端子へ出力する。
このとき、所定の遅延時間は、第２の入力信号Din2の
遷移時間より長く設定されている。
遷移時間より長く設定されている。
よって、第１の入力信号Din1が第２の入力信号Din2の
遷移時間より長い遷移時間だけ遅延されてから第１のト
ランジスタTr1の制御端子へ出力されると共に、第２の
入力信号Din2の振幅が第１の入力信号Din1の振幅より小
さい値となるように制限されて第２のトランジスタTr2
の制御端子へ出力されるので、遅延時間経過後の第１の
入力信号Din1の遷移開始に基づいて第１のトランジスタ
Tr1の制御端子の電位が立ち上がり始めるタイミングに
おいては、遷移が完了した第２の入力信号Din2が入力さ
れている第２のトランジスタTr2の制御端子の電位は、
第１のトランジスタTr1の制御端子の電位の近傍にあっ
て安定しているので、第１のトランジスタTr1の制御端
子の電位と第２のトランジスタTr2の制御端子の電位の
高低関係が速やか且つ確実に反転することとなり出力信
号Ioutが変化し始めることとなる。
遷移時間より長い遷移時間だけ遅延されてから第１のト
ランジスタTr1の制御端子へ出力されると共に、第２の
入力信号Din2の振幅が第１の入力信号Din1の振幅より小
さい値となるように制限されて第２のトランジスタTr2
の制御端子へ出力されるので、遅延時間経過後の第１の
入力信号Din1の遷移開始に基づいて第１のトランジスタ
Tr1の制御端子の電位が立ち上がり始めるタイミングに
おいては、遷移が完了した第２の入力信号Din2が入力さ
れている第２のトランジスタTr2の制御端子の電位は、
第１のトランジスタTr1の制御端子の電位の近傍にあっ
て安定しているので、第１のトランジスタTr1の制御端
子の電位と第２のトランジスタTr2の制御端子の電位の
高低関係が速やか且つ確実に反転することとなり出力信
号Ioutが変化し始めることとなる。
従って、出力端子Ioutの変化タイミングの遅れに起因
するグリッジの発生を低減することができ、出力端子I
outの応答特性を高速化且つ高精度化することができ
る。
するグリッジの発生を低減することができ、出力端子I
outの応答特性を高速化且つ高精度化することができ
る。
（ａ）本発明の実施例 第２図は、本発明の一実施例を示す。
同図にいて、本実施例に係るD/Aコンバータは、前記
従来技術と同様に、差動信号発生回路１、カレントスイ
ッチ10、MOS FET Tr3、定電圧回路６及び定電流源回
路20を備える構成とし、この構成に加え、前記差動信号
発生回路１から出力される差動信号Ｑを遅延時間τだけ
遅延させ、この遅延差動信号VQ1をMOS FET Tr1のゲー
ト側に出力する遅延回路３と、前記差動信号発生回路１
から出力される差動信号の最大値V3を遅延差動信号V
Q1の最大値V1より小さく且つ極めて近い値に調整すると
共に、前記差動信号の最小値V4を遅延差動信号VQ1の
最小値V2より大きく且つ極めて近い値に調節し、調節差
動信号▲▼を前記カレントスイッチ10のMOS FET
Tr2のゲートに入力するレベル・ゲイン調整回路５と
を備えるものである。
従来技術と同様に、差動信号発生回路１、カレントスイ
ッチ10、MOS FET Tr3、定電圧回路６及び定電流源回
路20を備える構成とし、この構成に加え、前記差動信号
発生回路１から出力される差動信号Ｑを遅延時間τだけ
遅延させ、この遅延差動信号VQ1をMOS FET Tr1のゲー
ト側に出力する遅延回路３と、前記差動信号発生回路１
から出力される差動信号の最大値V3を遅延差動信号V
Q1の最大値V1より小さく且つ極めて近い値に調整すると
共に、前記差動信号の最小値V4を遅延差動信号VQ1の
最小値V2より大きく且つ極めて近い値に調節し、調節差
動信号▲▼を前記カレントスイッチ10のMOS FET
Tr2のゲートに入力するレベル・ゲイン調整回路５と
を備えるものである。
次に、上記構成に基づく本実施例の動作について、第
３図を用いて説明する。先ず、コンバータ動作の前提と
して、MOS FET Tr3のゲートに適当な一定電圧を印加
し、カレントスイッチ10の切替え時における電流値の振
動を抑制する。また、定電圧回路６は高精度な一定電圧
V6を発生させて定電流源回路20に出力する。この定電流
源回路20は、OPアンプ７、MOS FET Tr4及び抵抗Ｒで
構成され前記一定電圧V6に基づいて一定電流を供給する
定電流源として動作する。この定電流値Ｉは（V6−V7）
/Rとなる。
３図を用いて説明する。先ず、コンバータ動作の前提と
して、MOS FET Tr3のゲートに適当な一定電圧を印加
し、カレントスイッチ10の切替え時における電流値の振
動を抑制する。また、定電圧回路６は高精度な一定電圧
V6を発生させて定電流源回路20に出力する。この定電流
源回路20は、OPアンプ７、MOS FET Tr4及び抵抗Ｒで
構成され前記一定電圧V6に基づいて一定電流を供給する
定電流源として動作する。この定電流値Ｉは（V6−V7）
/Rとなる。
この状態において、差動信号発生回路１はディジタル
データ及びストローブ信号に基づいて“H"（V1）レベ
ル、“L"（V2）レベルの差動信号Ｑ、を発生する。前
記差動信号Ｑが遅延回路３に入力され、当該遅延回路３
は差動信号Ｑを遅延時間τだけ遅延させて遅延差動信号
VQ1をMOS FET Tr1のゲートへ出力する。また、差動信
号Ｑはレベル・ゲイン調整回路５に入力されてレベル
（及びゲイン）の調整がなされる。
データ及びストローブ信号に基づいて“H"（V1）レベ
ル、“L"（V2）レベルの差動信号Ｑ、を発生する。前
記差動信号Ｑが遅延回路３に入力され、当該遅延回路３
は差動信号Ｑを遅延時間τだけ遅延させて遅延差動信号
VQ1をMOS FET Tr1のゲートへ出力する。また、差動信
号Ｑはレベル・ゲイン調整回路５に入力されてレベル
（及びゲイン）の調整がなされる。
さらに、前記遅延差動信号VQ1と調整差動信号▲
▼が各々入力された場合に、第３図を参照して時刻t1
から時刻t6まで順次説明する。この時刻t1では、前サイ
クルで調整された調整差動信号▲▼が“H"レベル
であり、遅延差動信号VQ1が“L"レベルであることか
ら、カレントスイッチ10のMOS FET Tr1がカットオフ
状態、MOS FET Tr2がターンオン状態である。この状
態のときMOS FET Tr2を介して出力端Ioutから出力端
子Iout＝Ｉ＝（V6−V7）/R1の電流値が引き込まれて信
号として出力される。
▼が各々入力された場合に、第３図を参照して時刻t1
から時刻t6まで順次説明する。この時刻t1では、前サイ
クルで調整された調整差動信号▲▼が“H"レベル
であり、遅延差動信号VQ1が“L"レベルであることか
ら、カレントスイッチ10のMOS FET Tr1がカットオフ
状態、MOS FET Tr2がターンオン状態である。この状
態のときMOS FET Tr2を介して出力端Ioutから出力端
子Iout＝Ｉ＝（V6−V7）/R1の電流値が引き込まれて信
号として出力される。
同図中時刻t2では調整差動信号▲▼が“H"
（V3）レベルから“L"（V4）レベルへ遷移を開始すると
共に遅延差動信号VQ1が遅延を開始して“L"（V2）レベ
ル状態を維持する。
（V3）レベルから“L"（V4）レベルへ遷移を開始すると
共に遅延差動信号VQ1が遅延を開始して“L"（V2）レベ
ル状態を維持する。
さらに、時刻t22ではレベル・ゲイン調整回路５によ
る調整差動信号▲▼の“L"（V4）レベルに接近さ
せてMOS FET Tr1、Tr2の各オン・オフの切替え易い状
態が準備されることとなる。
る調整差動信号▲▼の“L"（V4）レベルに接近さ
せてMOS FET Tr1、Tr2の各オン・オフの切替え易い状
態が準備されることとなる。
また、時刻t3では遅延差動信号VQ1の遅延時間τが経
過して“L"（V2）レベルから“H"（V1）レベルへ遷移を
開始し、この遷移開始直後に“L"（V4）レベルの調整差
動信号▲▼と交叉してMOS FET Tr1、Tr2のオン
・オフ状態が切替わることとなる。
過して“L"（V2）レベルから“H"（V1）レベルへ遷移を
開始し、この遷移開始直後に“L"（V4）レベルの調整差
動信号▲▼と交叉してMOS FET Tr1、Tr2のオン
・オフ状態が切替わることとなる。
さらに、時刻t6では前記MOS FET Tr1がカットオフ
状態からターンオン状態となると共に、前記MOS FET
Tr2がターンオン状態からカットオフ状態となり、出力
端Ioutからの出力信号Ioutの電流値は零となる。すなわ
ち、この時点で出力信号Ioutがデータとして切替ること
となる。
状態からターンオン状態となると共に、前記MOS FET
Tr2がターンオン状態からカットオフ状態となり、出力
端Ioutからの出力信号Ioutの電流値は零となる。すなわ
ち、この時点で出力信号Ioutがデータとして切替ること
となる。
なお、上記出力信号Ioutは時刻t8において整定するこ
ととなる。
ととなる。
このように、遅延回路３で差動信号Ｑを遅延させると
共に、レベル・ゲイン調整回路５で差動信号を調整す
ることにより、遅延差動信号VQ1と調整差動信号▲
▼とに基づいてMOS FET Tr1、Tr2のオン・オフを動
作開始時間を早く切替えることができることとなり、第
３図の鎖線のように変化しての出力信号Ioutの変動を極
めて減少してグリッチの発生を抑制できることとなる。
共に、レベル・ゲイン調整回路５で差動信号を調整す
ることにより、遅延差動信号VQ1と調整差動信号▲
▼とに基づいてMOS FET Tr1、Tr2のオン・オフを動
作開始時間を早く切替えることができることとなり、第
３図の鎖線のように変化しての出力信号Ioutの変動を極
めて減少してグリッチの発生を抑制できることとなる。
また、調整回路５で差動信号Ｑを調整して応答速度を
調整できることとなる。
調整できることとなる。
前記第３図において、時刻t2からt4の間に調整差動信
号VQ2の信号レベルを変えてカレントスイッチ10が切替
わりやすい状態にしている。即ちこの間では16ビットD/
Aコンバータであっても低い精度（例えば12ビット）し
か補償出来ない。しかし、１サイクルの期間（時刻t2か
らt9の期間）に比例して時刻t2からt4の期間が短かけれ
ばこの影響は無視できる。この時刻t2からt4は数nsecで
発生することができる。
号VQ2の信号レベルを変えてカレントスイッチ10が切替
わりやすい状態にしている。即ちこの間では16ビットD/
Aコンバータであっても低い精度（例えば12ビット）し
か補償出来ない。しかし、１サイクルの期間（時刻t2か
らt9の期間）に比例して時刻t2からt4の期間が短かけれ
ばこの影響は無視できる。この時刻t2からt4は数nsecで
発生することができる。
一方、実際のD/Aコンバータではカレントスイッチ10
に１〜2nsecのグリッチがあっても、D/Aコンバータ出力
では10〜15nsecくらのグリッチとなる。D/Aコンバータ
の後に遅い振幅器が接続されると、更にグリッチの影響
が尾をひくこととなる。
に１〜2nsecのグリッチがあっても、D/Aコンバータ出力
では10〜15nsecくらのグリッチとなる。D/Aコンバータ
の後に遅い振幅器が接続されると、更にグリッチの影響
が尾をひくこととなる。
従って、グリッチを除去する方の効果が大きく、全体
としてはより高速な高精度D/Aコンバータが可能とな
る。
としてはより高速な高精度D/Aコンバータが可能とな
る。
（ｂ）本発明の他の実施例 第４図は、本発明が複数ビットD/Aコンバータである
場合の他の実施例であり、前記複数ビットの内上位３ビ
ットの部分を示している。
場合の他の実施例であり、前記複数ビットの内上位３ビ
ットの部分を示している。
同図において他の実施例に係るD/Aコンバータは、上
位１ビット目のコンバータ100と、上位２ビット目のコ
ンバータ200と、上記３ビット目のコンバータ200と、…
を並列接続し、差動信号発生回路１からの差動信号Ｑ、
、…に基づいて遅延回路31、32、33…及びレベル・ゲ
イン調整回路51、52、53、…を介してカレントスイッチ
11、12、13、…を駆動抑制し、前記カレントスイッチ1
1、12、13、…の駆動に基づいて共通接続された出力端I
outから出力信号Ioutを出力する構成である。
位１ビット目のコンバータ100と、上位２ビット目のコ
ンバータ200と、上記３ビット目のコンバータ200と、…
を並列接続し、差動信号発生回路１からの差動信号Ｑ、
、…に基づいて遅延回路31、32、33…及びレベル・ゲ
イン調整回路51、52、53、…を介してカレントスイッチ
11、12、13、…を駆動抑制し、前記カレントスイッチ1
1、12、13、…の駆動に基づいて共通接続された出力端I
outから出力信号Ioutを出力する構成である。
上記最上位ビットのカレントスイッチ11は遅延回路31
及びレベル・ゲイン調整回路51を各々調整して、高速且
つ高精度に切替るように調整される。また、第２ビット
目のカレントスイッチ12は、前記カレントスイッチ11に
対して切替時間差が最小になるように遅延回路32及びレ
ベル・ゲイン調整回路52を各々調整し、タイミングとレ
ベルとを調整される。さらに、第３ビット目のカレント
スイッチ13は、前記カレントスイッチ11、12に対して各
々切替時間差が最小となるように遅延回路33及びレベル
・ゲイン調整回路53を各々調整される。
及びレベル・ゲイン調整回路51を各々調整して、高速且
つ高精度に切替るように調整される。また、第２ビット
目のカレントスイッチ12は、前記カレントスイッチ11に
対して切替時間差が最小になるように遅延回路32及びレ
ベル・ゲイン調整回路52を各々調整し、タイミングとレ
ベルとを調整される。さらに、第３ビット目のカレント
スイッチ13は、前記カレントスイッチ11、12に対して各
々切替時間差が最小となるように遅延回路33及びレベル
・ゲイン調整回路53を各々調整される。
なお、通常16ビットD/Aコンバータの場合、上位４〜
５ビットのカレントスイッチのオン・オフ特性がグリッ
チ特性に大きく影響する。この他の実施例は、上位４〜
５ビットまで適用すれば良いこととなる。従って、これ
より下位のビットはこの他の実施例でも、前記従来とし
て示した構成でも良いこととなる。
５ビットのカレントスイッチのオン・オフ特性がグリッ
チ特性に大きく影響する。この他の実施例は、上位４〜
５ビットまで適用すれば良いこととなる。従って、これ
より下位のビットはこの他の実施例でも、前記従来とし
て示した構成でも良いこととなる。
この他の実施例の電流出力特性を第５図に示す。同図
において、グリッチ発生原理よりグリッチが小さくなる
ことがわかる。従って、第６図のように階段波出力特性
も早く整定することとなる。
において、グリッチ発生原理よりグリッチが小さくなる
ことがわかる。従って、第６図のように階段波出力特性
も早く整定することとなる。
（ｃ）本発明のその他の実施例 第７図は、本発明のその他の実施例である。
同図においてその他の実施例は、前記実施例の構成に
加え、レベル変換回路２から出力される変換ディジタル
信号Q2に基づいて当該変換ディジタル信号Q2の信号レベ
ル遷移方向とは逆方向に信号レベルを変化する所定振幅
のパルスを発生させるパルス発生回路４を備え、当該パ
ルス発生回路４の発生パルスを直接カレントソース10に
おけるMOS FET Tr3のゲートに印加する構成である。
加え、レベル変換回路２から出力される変換ディジタル
信号Q2に基づいて当該変換ディジタル信号Q2の信号レベ
ル遷移方向とは逆方向に信号レベルを変化する所定振幅
のパルスを発生させるパルス発生回路４を備え、当該パ
ルス発生回路４の発生パルスを直接カレントソース10に
おけるMOS FET Tr3のゲートに印加する構成である。
また、前記発生パルスはレベル・ゲイン調整回路５を
介してレベル又はゲインを調整した後にMOS FET Tr3
のゲートに印加する構成とすることもできる。
介してレベル又はゲインを調整した後にMOS FET Tr3
のゲートに印加する構成とすることもできる。
前記構成に基づく他の実施例は、第８図に示す如く、
基準電圧となる発生パルスを常に遅延された変換ディジ
タル信号Q3の信号レベルに接近遷移させることにより、
カレントスイッチ10の切替応答速度を高速且つ高精度化
することができることとなる。
基準電圧となる発生パルスを常に遅延された変換ディジ
タル信号Q3の信号レベルに接近遷移させることにより、
カレントスイッチ10の切替応答速度を高速且つ高精度化
することができることとなる。
なお、上記各実施例において、カレントスイッチ等を
MOS FETで構成したが、バイポーラトランジスタ、bi−
MOS（バイポーラMOS）等他のトランジスタ、スイッチン
グ素子で構成するもともできる。
MOS FETで構成したが、バイポーラトランジスタ、bi−
MOS（バイポーラMOS）等他のトランジスタ、スイッチン
グ素子で構成するもともできる。
以上説明したように、本発明によれば、第１の入力信
号Din1が第２の入力信号Din2の遷移時間より長い遅延時
間だけ遅延されてから第１のトランジスタTr1の制御端
子へ出力されると共に、第２の入力信号Din2の振幅が第
１の入力信号Din1の振幅より小さい値となるように制限
されて第２のトランジスタTr2の制御端子へ出力される
ので、遅延時間経過後の第１の入力信号Din1の遷移開始
に基づいて第１のトランジスタTr1の制御端子の電位が
立ち上がり始めるタイミングにおいては、遷移が完了し
た第２の入力信号Din2が入力されている第２のトランジ
スタTr2の制御端子の電位は、第１のトランジスタTr1の
制御端子の電位の近傍にあって安定しているので、第１
のトランジスタTr1の制御端子の電位と第２のトランジ
スタTr2の制御端子の電位の高低関係が速やか且つ確実
に反転することとなり出力端子Ioutが変化し始めること
となる。
号Din1が第２の入力信号Din2の遷移時間より長い遅延時
間だけ遅延されてから第１のトランジスタTr1の制御端
子へ出力されると共に、第２の入力信号Din2の振幅が第
１の入力信号Din1の振幅より小さい値となるように制限
されて第２のトランジスタTr2の制御端子へ出力される
ので、遅延時間経過後の第１の入力信号Din1の遷移開始
に基づいて第１のトランジスタTr1の制御端子の電位が
立ち上がり始めるタイミングにおいては、遷移が完了し
た第２の入力信号Din2が入力されている第２のトランジ
スタTr2の制御端子の電位は、第１のトランジスタTr1の
制御端子の電位の近傍にあって安定しているので、第１
のトランジスタTr1の制御端子の電位と第２のトランジ
スタTr2の制御端子の電位の高低関係が速やか且つ確実
に反転することとなり出力端子Ioutが変化し始めること
となる。
従って、出力端子Ioutの変化タイミングの遅れに起因
するグリッジの発生を低減することができ、出力信号I
outの応答特性を高速化且つ高精度化することができる
という効果を奏する。
するグリッジの発生を低減することができ、出力信号I
outの応答特性を高速化且つ高精度化することができる
という効果を奏する。
第１図は本発明の原理説明図、 第２図は本発明の一実施例回路構成図、 第３図は第２図記載実施例の動作タイミングチャート、 第４図は本発明の他の実施例回路構成図、 第５図は第４図記載実施例の電流出力特性図、 第６図は第４図記載実施例の入力ディジタル信号−出力
アナログ信号特性図、 第７図は本発明のその他の実施例回路構成図、 第８図は第７図記載実施例の動作タイミングチャート、 第９図は従来のD/Aコンバータの回路構成図、 第10図は第９図記載のD/Aコンバータの動作タイミング
チャート、 第11図は他の従来のD/Aコンバータの回路構成図、 第12図は第11図記載のD/Aコンバータの動作タイミング
チャート、 第13図はカレントスイッチを３個有する場合の従来技術
の動作タイミングチャート、 第14図はカレントスイッチを複数有する場合の入力ディ
ジタル信号−出力アナログ信号特性図である。 １……差動信号発生回路 ２……レベル変換回路 ３、31、32、33、〜……遅延回路 ４……パルス発生回路 ５、51、52、53、〜……レベル・ゲイン調整回路 ６、61、62、63、〜……定電圧回路 ７、71、72、73、〜……OPアンプ 10、11、12、13、〜……カレントスイッチ Tr1、Tr2、Tr11〜Tr13、Tr21〜Tr23……MOS FET
アナログ信号特性図、 第７図は本発明のその他の実施例回路構成図、 第８図は第７図記載実施例の動作タイミングチャート、 第９図は従来のD/Aコンバータの回路構成図、 第10図は第９図記載のD/Aコンバータの動作タイミング
チャート、 第11図は他の従来のD/Aコンバータの回路構成図、 第12図は第11図記載のD/Aコンバータの動作タイミング
チャート、 第13図はカレントスイッチを３個有する場合の従来技術
の動作タイミングチャート、 第14図はカレントスイッチを複数有する場合の入力ディ
ジタル信号−出力アナログ信号特性図である。 １……差動信号発生回路 ２……レベル変換回路 ３、31、32、33、〜……遅延回路 ４……パルス発生回路 ５、51、52、53、〜……レベル・ゲイン調整回路 ６、61、62、63、〜……定電圧回路 ７、71、72、73、〜……OPアンプ 10、11、12、13、〜……カレントスイッチ Tr1、Tr2、Tr11〜Tr13、Tr21〜Tr23……MOS FET
Claims (1)
- 【請求項１】第１の電源及び第２の電源の間に接続され
る第１のトランジスタ（Tr1）と、出力端子（Iout）及
び前記第２の電源の間に接続される第２のトランジスタ
（Tr2）とを備え、前記第１のトランジスタ（Tr1）の制
御端子に入力される第１の入力信号（Din1）と前記第２
のトランジスタ（Tr2）の制御端子に入力される第２の
入力信号（Din2）とに基づいて前記出力端子（Iout）か
らアナログ信号である出力信号を出力するディジタル・
アナログコンバータにおいて、 前記第１の入力信号（Din1）を所定の遅延時間だけ遅延
し、前記第１のトランジスタ（Tr1）の制御端子へ出力
する信号遅延手段（３）と、 前記第１の入力信号（Din1）と相補関係にある前記第２
の入力信号（Din2）の振幅が前記第１の入力信号
（Din1）の振幅より小さい値となるように当該第２の入
力信号（Din2）の振幅を制限して前記第２のトランジス
タ（Tr2）の制御端子へ出力する信号調整手段（５）
と、を備え、 前記所定の遅延時間は、前記第２の入力信号（Din2）が
一の信号レベルから他の信号レベルへ遷移するために必
要な遷移時間より長く設定されていることを特徴とする
ディジタル・アナログコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164418A JP2578520B2 (ja) | 1990-06-22 | 1990-06-22 | ディジタル・アナログコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164418A JP2578520B2 (ja) | 1990-06-22 | 1990-06-22 | ディジタル・アナログコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454020A JPH0454020A (ja) | 1992-02-21 |
| JP2578520B2 true JP2578520B2 (ja) | 1997-02-05 |
Family
ID=15792773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164418A Expired - Fee Related JP2578520B2 (ja) | 1990-06-22 | 1990-06-22 | ディジタル・アナログコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578520B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335881A (ja) * | 1995-06-06 | 1996-12-17 | Mitsubishi Electric Corp | 相補型電流源回路 |
| EP0910008A3 (en) * | 1997-10-14 | 2005-01-26 | Canon Kabushiki Kaisha | Apparatus and method for changing, adding and deleting a job, and a storage medium for such a program |
| JP4057839B2 (ja) | 2002-05-15 | 2008-03-05 | 矢崎総業株式会社 | 車両用表示装置 |
| JP4616362B2 (ja) * | 2008-02-20 | 2011-01-19 | 株式会社リコー | Ｄ／ａ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
-
1990
- 1990-06-22 JP JP2164418A patent/JP2578520B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454020A (ja) | 1992-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |