JP3228799B2 - 乗算ディジタル−アナログ変換回路 - Google Patents
乗算ディジタル−アナログ変換回路Info
- Publication number
- JP3228799B2 JP3228799B2 JP29707892A JP29707892A JP3228799B2 JP 3228799 B2 JP3228799 B2 JP 3228799B2 JP 29707892 A JP29707892 A JP 29707892A JP 29707892 A JP29707892 A JP 29707892A JP 3228799 B2 JP3228799 B2 JP 3228799B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- mirror circuit
- circuit
- output
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電流ミラー回路を具え
ている乗算ディジタル−アナログ変換回路であって、前
記電流ミラー回路を、このミラー回路の入力端子に供給
される電流Ｊ 1 に応答してミラー回路の第１，第２，--
--- 第ｎ出力端子に電流−２-1Ｉ1 ,−２-2Ｉ1 , -----
−２-nＩ1 を発生すべく構成し、ここにＩ1 をＪ1 に
対する所定比とし、且つ前記変換回路が、前記ミラー回
路の各出力端子を変換回路の出力端子に供給させる各可
制御スイッチも具え、これらスイッチの制御入力端子を
集合させて前記変換回路のディジタル信号入力端子とす
る乗算ディジタル−アナログ変換回路に関するものであ
る。
ている乗算ディジタル−アナログ変換回路であって、前
記電流ミラー回路を、このミラー回路の入力端子に供給
される電流Ｊ 1 に応答してミラー回路の第１，第２，--
--- 第ｎ出力端子に電流−２-1Ｉ1 ,−２-2Ｉ1 , -----
−２-nＩ1 を発生すべく構成し、ここにＩ1 をＪ1 に
対する所定比とし、且つ前記変換回路が、前記ミラー回
路の各出力端子を変換回路の出力端子に供給させる各可
制御スイッチも具え、これらスイッチの制御入力端子を
集合させて前記変換回路のディジタル信号入力端子とす
る乗算ディジタル−アナログ変換回路に関するものであ
る。
【０００２】
【従来の技術】上述したような従来の変換回路について
は、例えば、IBM Technical Disclosure Bulletin Vol.
24, No.5（１９８１年１０月）の第２３４２〜２３４４
頁及び特開昭６１−２４２７号公報に記載されている。
これら従来の変換回路はいずれも、電流ミラー回路の入
力端子に電流が供給され、しかも少なくとも１つのスイ
ッチが閉じている際に、変換回路の出力端子に電流を発
生し、この出力電流は電流ミラー回路の入力電流と、こ
の際閉じていたり、開いていたりするスイッチの状態に
より制定されるディジタルコードにより表される数との
双方に比例する。これら従来の変換回路の電流ミラー回
路への入力電流は、電流ミラー回路を正しく作動させる
場合には、常に特定の極性の電流としなければならず、
又これら従来の変換回路の出力電流も、電流ミラー回路
の入力電流の値及び／又は実際に開いていたり、閉じて
いたりするスイッチの状態がどんなであれ、常に或る特
定の極性の電流となることは明らかである。
は、例えば、IBM Technical Disclosure Bulletin Vol.
24, No.5（１９８１年１０月）の第２３４２〜２３４４
頁及び特開昭６１−２４２７号公報に記載されている。
これら従来の変換回路はいずれも、電流ミラー回路の入
力端子に電流が供給され、しかも少なくとも１つのスイ
ッチが閉じている際に、変換回路の出力端子に電流を発
生し、この出力電流は電流ミラー回路の入力電流と、こ
の際閉じていたり、開いていたりするスイッチの状態に
より制定されるディジタルコードにより表される数との
双方に比例する。これら従来の変換回路の電流ミラー回
路への入力電流は、電流ミラー回路を正しく作動させる
場合には、常に特定の極性の電流としなければならず、
又これら従来の変換回路の出力電流も、電流ミラー回路
の入力電流の値及び／又は実際に開いていたり、閉じて
いたりするスイッチの状態がどんなであれ、常に或る特
定の極性の電流となることは明らかである。
【０００３】乗算ディジタル−アナログ変換回路の或る
用途によっては、変換回路のディジタル入力信号が適切
な時間にどんな特定値になろうと、変換器をいずれの極
性のアナログ入力信号電流でも作動でき、且つその入力
信号電流の極性により決定される極性の出力電流を発生
し得るようにすることが必要とされる。アナログ信号電
流入力端子を従来のいずれかの変換回路の電流ミラー回
路の入力端子に結合させ、この電流ミラー回路の入力端
子に順方向バイアス電流を供給すれば、その電流ミラー
回路をいずれの極性のアナログ入力信号電流でも作動さ
せることができる。しかし、この場合には変換器の出力
電流は入力信号電流の極性に無関係に常に同一極性のま
まである。そこで、変換器の出力電流に一定の逆極性の
バイアス電流を加えることは、この問題を解決すること
にはならない。その理由は、どちらかの極性の出力電流
を発生することができても、これらの極性は変換器のデ
ィジタル入力信号の或る特定値に対する入力信号電流の
極性によってしか正確に決めることができないからであ
る。
用途によっては、変換回路のディジタル入力信号が適切
な時間にどんな特定値になろうと、変換器をいずれの極
性のアナログ入力信号電流でも作動でき、且つその入力
信号電流の極性により決定される極性の出力電流を発生
し得るようにすることが必要とされる。アナログ信号電
流入力端子を従来のいずれかの変換回路の電流ミラー回
路の入力端子に結合させ、この電流ミラー回路の入力端
子に順方向バイアス電流を供給すれば、その電流ミラー
回路をいずれの極性のアナログ入力信号電流でも作動さ
せることができる。しかし、この場合には変換器の出力
電流は入力信号電流の極性に無関係に常に同一極性のま
まである。そこで、変換器の出力電流に一定の逆極性の
バイアス電流を加えることは、この問題を解決すること
にはならない。その理由は、どちらかの極性の出力電流
を発生することができても、これらの極性は変換器のデ
ィジタル入力信号の或る特定値に対する入力信号電流の
極性によってしか正確に決めることができないからであ
る。
【０００４】汎用乗算ディジタル−アナログ変換器の場
合に、斯様な問題を解決するために、特開昭６０−２４
１３０７号公報には２つの互いに全く同一構成の乗算デ
ィジタル−アナログ変換器を具えている変換回路が記載
されている。上記２つのディジタル−アナログ変換器に
は常に同じディジタル入力信号を供給し、従ってこれら
変換器のディジタル信号入力端子は並列に接続されてい
る。第１変換器のアナログ入力端子にはアナログ入力信
号電流と前記仮定したようなバイアス電流との双方を供
給するが、第２変換器のアナログ入力端子には第１変換
器のアナログ入力端子に供給するのと同じバイアス電流
を供給するだけである。第２変換器のアナログ出力電流
の符号は反転させ、これを第１変換器のアナログ出力電
流にバイアス電流として加える。従って、第１変換器の
出力電流は、この得られる出力電流（これは変換回路の
出力である）の符号が、変換回路へのアナログ入力信号
電流の符号に対して常に正しい符号関係となるように、
変換回路へのディジタル入力信号の値に応じてバイアス
調整される。第１変換器の出力電流にその入力電流のバ
イアス電流が及ぼす影響は、変換回路のディジタル入力
信号の値に無関係に第２変換器の符号反転した出力電流
を第１変換器の出力電流に加えることにより常に確実に
相殺される。
合に、斯様な問題を解決するために、特開昭６０−２４
１３０７号公報には２つの互いに全く同一構成の乗算デ
ィジタル−アナログ変換器を具えている変換回路が記載
されている。上記２つのディジタル−アナログ変換器に
は常に同じディジタル入力信号を供給し、従ってこれら
変換器のディジタル信号入力端子は並列に接続されてい
る。第１変換器のアナログ入力端子にはアナログ入力信
号電流と前記仮定したようなバイアス電流との双方を供
給するが、第２変換器のアナログ入力端子には第１変換
器のアナログ入力端子に供給するのと同じバイアス電流
を供給するだけである。第２変換器のアナログ出力電流
の符号は反転させ、これを第１変換器のアナログ出力電
流にバイアス電流として加える。従って、第１変換器の
出力電流は、この得られる出力電流（これは変換回路の
出力である）の符号が、変換回路へのアナログ入力信号
電流の符号に対して常に正しい符号関係となるように、
変換回路へのディジタル入力信号の値に応じてバイアス
調整される。第１変換器の出力電流にその入力電流のバ
イアス電流が及ぼす影響は、変換回路のディジタル入力
信号の値に無関係に第２変換器の符号反転した出力電流
を第１変換器の出力電流に加えることにより常に確実に
相殺される。
【０００５】
【発明が解決しようとする課題】前記特開昭６０−２４
１３０７号に記載されている変換回路のように、２つの
完全なる乗算ディジタル−アナログ変換器を用いるもの
はコストが割高となる。そこで、本発明の目的は、回路
構成を簡単にして同等の結果が得られるようにした乗算
ディジタル−アナログ変換回路を提供することにある。
１３０７号に記載されている変換回路のように、２つの
完全なる乗算ディジタル−アナログ変換器を用いるもの
はコストが割高となる。そこで、本発明の目的は、回路
構成を簡単にして同等の結果が得られるようにした乗算
ディジタル−アナログ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の乗算ディジタル−アナログ変換回路において、当
該変換回路が第２電流ミラー回路を具え、該第２ミラー
回路を、この第２ミラー回路の入力端子に供給される電
流−Ｊ2 に応答して、第２ミラー回路の第１，第２，--
--- 第ｎ出力端子に電流２-1Ｉ2 , ２-2Ｉ2 , ----- ２
-nＩ2 を発生すべく構成し、ここにＩ2 を電流Ｊ2 に対
する所定比とし、前記第２電流ミラー回路の第１，第
２，----- 第ｎ出力端子と、前記最初に述べた電流ミラ
ー回路の第１，第２----- 第ｎ出力端子との間をそれぞ
れ直流接続し、前記変換回路がさらに、前記最初に述べ
た電流ミラー回路の入力端子に接続され、このミラー回
路にバイアス電流Ｊ1 を供給する直流源と、前記第２電
流ミラー回路の入力端子に接続され、この第２ミラー回
路にバイアス電流を供給して、第２ミラー回路の第１，
第２----- 第ｎ出力端子に電流２-1Ｉ1 , ２-2Ｉ1 , --
--- ２-nＩ1 を発生させる直流源と、前記最初に述べた
電流ミラー回路の入力端子に接続したアナログ信号電流
入力端子とを具えていることを特徴とする。
種類の乗算ディジタル−アナログ変換回路において、当
該変換回路が第２電流ミラー回路を具え、該第２ミラー
回路を、この第２ミラー回路の入力端子に供給される電
流−Ｊ2 に応答して、第２ミラー回路の第１，第２，--
--- 第ｎ出力端子に電流２-1Ｉ2 , ２-2Ｉ2 , ----- ２
-nＩ2 を発生すべく構成し、ここにＩ2 を電流Ｊ2 に対
する所定比とし、前記第２電流ミラー回路の第１，第
２，----- 第ｎ出力端子と、前記最初に述べた電流ミラ
ー回路の第１，第２----- 第ｎ出力端子との間をそれぞ
れ直流接続し、前記変換回路がさらに、前記最初に述べ
た電流ミラー回路の入力端子に接続され、このミラー回
路にバイアス電流Ｊ1 を供給する直流源と、前記第２電
流ミラー回路の入力端子に接続され、この第２ミラー回
路にバイアス電流を供給して、第２ミラー回路の第１，
第２----- 第ｎ出力端子に電流２-1Ｉ1 , ２-2Ｉ1 , --
--- ２-nＩ1 を発生させる直流源と、前記最初に述べた
電流ミラー回路の入力端子に接続したアナログ信号電流
入力端子とを具えていることを特徴とする。
【０００７】なお、上記いくつかの電流値の前に付けた
マイナス符号は様々な電流の相対的極性を単に示してい
るのであって、これら電流の絶対極性を示したのではな
く、後者の絶対極性は例えば通常の電流をノードに流す
ことを示すのにどんな符号を選定するのが適しているか
によって左右される。
マイナス符号は様々な電流の相対的極性を単に示してい
るのであって、これら電流の絶対極性を示したのではな
く、後者の絶対極性は例えば通常の電流をノードに流す
ことを示すのにどんな符号を選定するのが適しているか
によって左右される。
【０００８】
【実施例】図１に示す本発明による乗算ディジタル−ア
ナログ変換回路は入力端子２及びｎ個の出力端子３1 ，
３2 ，----- ３n を有する第１電流ミラー回路１と、入
力端子５、ｎ個の出力端子６1 ，６2 ，----- ６n 及び
別の出力端子７を有する第２電流ミラー回路４と、第１
電流ミラー回路１の出力端子３1 ，３2 ，----３nを変
換回路の出力端子９にそれぞれ結合するｎ個の可制御ス
イッチ８1 ，８2 ，----- ８n とを具えている。可制御
スイッチ８1 ，８2 ，----- ８n （これらのスイッチは
トランジスタスイッチにより構成することができる）は
制御入力端子１０1 ，１０2 ，----- １０n を有してお
り、これらの制御入力端子はひとまとめにして変換回路
のディジタル信号入力端子を構成する。第１電流ミラー
回路１の出力端子３1 ，３2 ，----- ３n を第２電流ミ
ラー回路４の出力端子６1 ，６ 2 ，----- ６n にそれぞ
れ直流接続し、第２電流ミラー回路４の別の出力端子７
を第１電流ミラー回路１の入力端子２に直流接続する。
第２電流ミラー回路４の入力端子５には、それに接続し
た直流源１２によって電流−Ｊ2 を給電する。これによ
り第２電流ミラー回路４の出力端子６1 ，６2 ，-----
６n には電流２-1Ｉ2 , ２-2Ｉ2 , ----- ２-nＩ2 が発
生し、他の出力端子７には電流Ｊ1 が発生することにな
り、ここにＩ2 は所定比Ｒ1 ／Ｊ2 であり、Ｊ1 は所定
比Ｒ2 ／Ｊ 2 である。（なお、Ｒ1 及びＲ2 は互いに等
しくするか、等しくなくても良い。）このために、ドレ
インが出力端子６1 ，６2 ，----- ６n にそれぞれ給電
するトランジスタ１３1 ，１３2 ，----- １３n のサイ
ズは、入力端子５から給電されるダイオード接続したト
ランジスタ１４のサイズに対してそれぞれ比２-1Ｒ1,
２-2Ｒ1 , ----- ２-nＲ1 となるように既知の方法で選
定し、又出力端子７に給電するトランジスタ１５のサイ
ズはトランジスタ１４のサイズに対して比Ｒ2となるよ
うに選定する。
ナログ変換回路は入力端子２及びｎ個の出力端子３1 ，
３2 ，----- ３n を有する第１電流ミラー回路１と、入
力端子５、ｎ個の出力端子６1 ，６2 ，----- ６n 及び
別の出力端子７を有する第２電流ミラー回路４と、第１
電流ミラー回路１の出力端子３1 ，３2 ，----３nを変
換回路の出力端子９にそれぞれ結合するｎ個の可制御ス
イッチ８1 ，８2 ，----- ８n とを具えている。可制御
スイッチ８1 ，８2 ，----- ８n （これらのスイッチは
トランジスタスイッチにより構成することができる）は
制御入力端子１０1 ，１０2 ，----- １０n を有してお
り、これらの制御入力端子はひとまとめにして変換回路
のディジタル信号入力端子を構成する。第１電流ミラー
回路１の出力端子３1 ，３2 ，----- ３n を第２電流ミ
ラー回路４の出力端子６1 ，６ 2 ，----- ６n にそれぞ
れ直流接続し、第２電流ミラー回路４の別の出力端子７
を第１電流ミラー回路１の入力端子２に直流接続する。
第２電流ミラー回路４の入力端子５には、それに接続し
た直流源１２によって電流−Ｊ2 を給電する。これによ
り第２電流ミラー回路４の出力端子６1 ，６2 ，-----
６n には電流２-1Ｉ2 , ２-2Ｉ2 , ----- ２-nＩ2 が発
生し、他の出力端子７には電流Ｊ1 が発生することにな
り、ここにＩ2 は所定比Ｒ1 ／Ｊ2 であり、Ｊ1 は所定
比Ｒ2 ／Ｊ 2 である。（なお、Ｒ1 及びＲ2 は互いに等
しくするか、等しくなくても良い。）このために、ドレ
インが出力端子６1 ，６2 ，----- ６n にそれぞれ給電
するトランジスタ１３1 ，１３2 ，----- １３n のサイ
ズは、入力端子５から給電されるダイオード接続したト
ランジスタ１４のサイズに対してそれぞれ比２-1Ｒ1,
２-2Ｒ1 , ----- ２-nＲ1 となるように既知の方法で選
定し、又出力端子７に給電するトランジスタ１５のサイ
ズはトランジスタ１４のサイズに対して比Ｒ2となるよ
うに選定する。
【０００９】ミラー回路４の出力７は第１電流ミラー回
路１の入力端子２にバイアス電流Ｊ 1 を供給するために
直流源として用いられる。ミラー回路１はバイアス電流
Ｊ1に応答して、その出力端子３1 ，３2 ，----- ３n
に電流−２-1Ｉ1 , −２-2Ｉ 1 , ----- −２-nＩ1 をそ
れぞれ発生する。ここにＩ1 は所定比Ｒ3 ／Ｊ1 であ
る。（Ｒ3 はＲ1 及び／又はＲ2 に等しくするか、等し
くなくても良い）。このために、ドレインが出力端子３
1 ，３2 ，----- ３n にそれぞれ給電するトランジスタ
１７1 ，１７2 ，----- １７n のサイズは、入力端子２
から給電されるダイオード接続したトランジスタ１８の
サイズに対して比２-1Ｒ3 , ２-2Ｒ3 , ----- ２-nＲ3
となるように既知の方法で選定する。さらに、上述した
現状下では、即ち信号電流入力端子１６を経て第１電流
ミラー回路１の入力端子２に流れる、又は入力端子２か
らの電流ｉがない場合には、第２電流ミラー回路４の出
力端子６1 ，６2 ，----- ６n に発生する電流は、それ
らが第１電流ミラー回路１の出力端子３1 ，３2 ，----
- ３n にシンクされる（吸い込まれる）ことにより正確
に整合されるため、いずれのスイッチ８が閉じている場
合でも変換回路の出力端子９には電流が転送されなくな
る。従って、回路はＩ2 ＝Ｉ1 となるように構成され、
これはＲ2 ・Ｒ3 ＝Ｒ1 であることを意味する。このた
めに、トランジスタ１３，１５，１７及び１８の相対サ
イズは、この最後の条件が満足されるように選定する。
路１の入力端子２にバイアス電流Ｊ 1 を供給するために
直流源として用いられる。ミラー回路１はバイアス電流
Ｊ1に応答して、その出力端子３1 ，３2 ，----- ３n
に電流−２-1Ｉ1 , −２-2Ｉ 1 , ----- −２-nＩ1 をそ
れぞれ発生する。ここにＩ1 は所定比Ｒ3 ／Ｊ1 であ
る。（Ｒ3 はＲ1 及び／又はＲ2 に等しくするか、等し
くなくても良い）。このために、ドレインが出力端子３
1 ，３2 ，----- ３n にそれぞれ給電するトランジスタ
１７1 ，１７2 ，----- １７n のサイズは、入力端子２
から給電されるダイオード接続したトランジスタ１８の
サイズに対して比２-1Ｒ3 , ２-2Ｒ3 , ----- ２-nＲ3
となるように既知の方法で選定する。さらに、上述した
現状下では、即ち信号電流入力端子１６を経て第１電流
ミラー回路１の入力端子２に流れる、又は入力端子２か
らの電流ｉがない場合には、第２電流ミラー回路４の出
力端子６1 ，６2 ，----- ６n に発生する電流は、それ
らが第１電流ミラー回路１の出力端子３1 ，３2 ，----
- ３n にシンクされる（吸い込まれる）ことにより正確
に整合されるため、いずれのスイッチ８が閉じている場
合でも変換回路の出力端子９には電流が転送されなくな
る。従って、回路はＩ2 ＝Ｉ1 となるように構成され、
これはＲ2 ・Ｒ3 ＝Ｒ1 であることを意味する。このた
めに、トランジスタ１３，１５，１７及び１８の相対サ
イズは、この最後の条件が満足されるように選定する。
【００１０】信号電圧入力端子１９から高抵抗値の抵抗
２０を経て正の信号電流ｉが信号電流入力端子１６に供
給される場合には、第１電流ミラー回路１の入力端子２
に供給される電流が増えることにより、この第１電流ミ
ラー回路はその各出力端子３に吸い込まれる電流を増や
そうとする。この際、いずれかのスイッチ８が閉じてい
る場合には、そのスイッチに関連する出力端子３に出力
端子９から電流が引き込まれることになる。信号電圧入
力端子１９から負の信号電流が供給される場合には逆の
作用が生じ、第２電流ミラー回路４の関連する出力端子
６に発生し、第１電流ミラー回路１の該当する出力端子
３に吸い込まれる電流よりも多い過剰電流がいずれかの
閉じているスイッチ８を経て出力端子９へと流れるよう
になる。
２０を経て正の信号電流ｉが信号電流入力端子１６に供
給される場合には、第１電流ミラー回路１の入力端子２
に供給される電流が増えることにより、この第１電流ミ
ラー回路はその各出力端子３に吸い込まれる電流を増や
そうとする。この際、いずれかのスイッチ８が閉じてい
る場合には、そのスイッチに関連する出力端子３に出力
端子９から電流が引き込まれることになる。信号電圧入
力端子１９から負の信号電流が供給される場合には逆の
作用が生じ、第２電流ミラー回路４の関連する出力端子
６に発生し、第１電流ミラー回路１の該当する出力端子
３に吸い込まれる電流よりも多い過剰電流がいずれかの
閉じているスイッチ８を経て出力端子９へと流れるよう
になる。
【００１１】入力端子１９に供給する入力電圧は、正の
給電レール２１の電位と負の給電レール２２の電位との
間の中間レベルにある電位となるようにすべきであり、
端子９における変換器出力電流も斯かる電圧レベルで吸
い込まれるようにすべきである。この後者の作動は、出
力端子から反転入力端子への帰還路を具えている演算増
幅器の所謂「仮想接地」反転入力端子に端子９を接続す
ることにより首尾良く達成することができ、この場合、
上記演算増幅器の給電入力端子は給電レール２１と２２
との間に接続する。
給電レール２１の電位と負の給電レール２２の電位との
間の中間レベルにある電位となるようにすべきであり、
端子９における変換器出力電流も斯かる電圧レベルで吸
い込まれるようにすべきである。この後者の作動は、出
力端子から反転入力端子への帰還路を具えている演算増
幅器の所謂「仮想接地」反転入力端子に端子９を接続す
ることにより首尾良く達成することができ、この場合、
上記演算増幅器の給電入力端子は給電レール２１と２２
との間に接続する。
【００１２】図２は本発明による乗算ディジタル−アナ
ログ変換回路の第２実施例を示す回路図であり、ここに
図１の回路に対応するものには同一符号にて示してあ
る。
ログ変換回路の第２実施例を示す回路図であり、ここに
図１の回路に対応するものには同一符号にて示してあ
る。
【００１３】図２の例が図１の例とは異なる第１の点
は、第１電流ミラー回路１に図１の単にダイオード接続
したトランジスタ１８の代わりに一群の相互接続したト
ランジスタ３０，３１，３２及び３３を既知の方法で用
いて、精度を改善することにある。精度をさらに向上さ
せるために、図２の例では、トランジスタ１７1 〜１７
n の各ソースラインに抵抗２６1 〜２６n をそれぞれ設
け、トランジスタ３２及び３３にも同様にソース抵抗３
４及び３５をそれぞれ設け、ソース抵抗３７を有してい
る他のトランジスタ３６も設けて、このトランジスタ３
６のゲート、ソース及びソース抵抗の直列接続が、トラ
ンジスタ１７n のゲート、ソース及びソース抵抗の直列
接続と並列に接続され、トランジスタ３６のドレインが
接続点（給電レール２１と２２の電位の中間電位）に接
続されるようにし、且つ負の給電レール２２とソース抵
抗２６n ，３７の共通接続点との間に直列に接続される
抵抗チェーン２７1 〜２７n を設け、前記ソース抵抗２
６1 〜２６n-1 の端部の内で、対応するトランジスタ１
７のソースとは反対側の端部を前記抵抗チェーン２７ 1
〜２７n の連続する抵抗間の各接続点に接続する。トラ
ンジスタ３６のサイズはトランジスタ１７n のサイズと
同じとし、トランジスタ３０〜３３の各サイズはトラン
ジスタ１７1 のサイズの２倍とする（このことは図２の
例では比Ｒ3 が１であることを意味している）。トラン
ジスタ３６、ソース抵抗２６1 〜２６n，３４，３５，
３７及び抵抗チェーン２７1 〜２７n を設けることによ
りソースデジェネレーション（ソース縮退）が生じ、こ
れによりミラー回路の出力端子３ 1 〜３n における２進
加重電流の整合比率が改善され、利得精度及びノイズパ
ーフォーマンスも改善される。
は、第１電流ミラー回路１に図１の単にダイオード接続
したトランジスタ１８の代わりに一群の相互接続したト
ランジスタ３０，３１，３２及び３３を既知の方法で用
いて、精度を改善することにある。精度をさらに向上さ
せるために、図２の例では、トランジスタ１７1 〜１７
n の各ソースラインに抵抗２６1 〜２６n をそれぞれ設
け、トランジスタ３２及び３３にも同様にソース抵抗３
４及び３５をそれぞれ設け、ソース抵抗３７を有してい
る他のトランジスタ３６も設けて、このトランジスタ３
６のゲート、ソース及びソース抵抗の直列接続が、トラ
ンジスタ１７n のゲート、ソース及びソース抵抗の直列
接続と並列に接続され、トランジスタ３６のドレインが
接続点（給電レール２１と２２の電位の中間電位）に接
続されるようにし、且つ負の給電レール２２とソース抵
抗２６n ，３７の共通接続点との間に直列に接続される
抵抗チェーン２７1 〜２７n を設け、前記ソース抵抗２
６1 〜２６n-1 の端部の内で、対応するトランジスタ１
７のソースとは反対側の端部を前記抵抗チェーン２７ 1
〜２７n の連続する抵抗間の各接続点に接続する。トラ
ンジスタ３６のサイズはトランジスタ１７n のサイズと
同じとし、トランジスタ３０〜３３の各サイズはトラン
ジスタ１７1 のサイズの２倍とする（このことは図２の
例では比Ｒ3 が１であることを意味している）。トラン
ジスタ３６、ソース抵抗２６1 〜２６n，３４，３５，
３７及び抵抗チェーン２７1 〜２７n を設けることによ
りソースデジェネレーション（ソース縮退）が生じ、こ
れによりミラー回路の出力端子３ 1 〜３n における２進
加重電流の整合比率が改善され、利得精度及びノイズパ
ーフォーマンスも改善される。
【００１４】図２の例が図１の例とは異なる他の点は、
図２の例では単純なスイッチ８の代わりに切換スイッチ
２８1 〜２８n （これらはスイッチングトランジスタで
構成することができる）を用いる点にある。第１電流ミ
ラー１の出力端子３と第２電流ミラー４の出力端子６と
の様々な共通接続点は入力端子１１に供給されるディジ
タル信号に従って上記切換スイッチにより演算増幅器２
４の反転入力端子と接地点との間にて個々に切り換える
ことができる。増幅器２４（この増幅器の出力端子は変
換器の出力端子を構成する）に負帰還抵抗２５を設け
て、この増幅器の反転入力端子（これは図１の出力端子
９に相当する）が仮想接地点となるようにする。従っ
て、前記第１電流ミラー１の出力端子３と第２電流ミラ
ー４の出力端子６との各共通接続点は、対応するスイッ
チ２８の切換状態が実際上どんな状態にあっても有効に
接地点に戻されることになる。これがそうなる理由は、
前述した抵抗回路２６1 〜２６n ，２７1 〜２７n が正
しく作動する場合に、トランジスタ１７1 〜１７n のソ
ース電位がほぼ等しくなるからである。このことは、ト
ランジスタ１７1 〜１７n が常に飽和状態にあるように
する必要があることを意味し、このようにするために、
対応するスイッチ２８の切換状態が実際上どんなであ
れ、これらトランジスタのドレインが実際上接地点（給
電レール２１の電位と給電レール２２の電位との中間
値）に接続されるようにする。
図２の例では単純なスイッチ８の代わりに切換スイッチ
２８1 〜２８n （これらはスイッチングトランジスタで
構成することができる）を用いる点にある。第１電流ミ
ラー１の出力端子３と第２電流ミラー４の出力端子６と
の様々な共通接続点は入力端子１１に供給されるディジ
タル信号に従って上記切換スイッチにより演算増幅器２
４の反転入力端子と接地点との間にて個々に切り換える
ことができる。増幅器２４（この増幅器の出力端子は変
換器の出力端子を構成する）に負帰還抵抗２５を設け
て、この増幅器の反転入力端子（これは図１の出力端子
９に相当する）が仮想接地点となるようにする。従っ
て、前記第１電流ミラー１の出力端子３と第２電流ミラ
ー４の出力端子６との各共通接続点は、対応するスイッ
チ２８の切換状態が実際上どんな状態にあっても有効に
接地点に戻されることになる。これがそうなる理由は、
前述した抵抗回路２６1 〜２６n ，２７1 〜２７n が正
しく作動する場合に、トランジスタ１７1 〜１７n のソ
ース電位がほぼ等しくなるからである。このことは、ト
ランジスタ１７1 〜１７n が常に飽和状態にあるように
する必要があることを意味し、このようにするために、
対応するスイッチ２８の切換状態が実際上どんなであ
れ、これらトランジスタのドレインが実際上接地点（給
電レール２１の電位と給電レール２２の電位との中間
値）に接続されるようにする。
【００１５】なお、トランジスタ３１のソースは、端子
１９に供給される入力信号電圧が接地点に差し向けられ
ると云う観点で予想されるように接地点に接続するので
はなく、図示のように電位＋Ｖに接続する。この結果
は、入力端子１６における電圧も＋Ｖにして、端子１９
に供給されるに入力電圧が（接地電位に対して）ゼロで
ある場合に、電流Ｉが端子１６から抵抗２０を経て接地
点に流れるようにすることにあり、ここにＩ＝Ｖ／Ｒ
で、Ｒは抵抗２０の抵抗値である。従って、こうした条
件下、即ち電流ミラー回路１への入力バイアス電流があ
る場合には、電流ミラー回路１への入力電流はＪ1 −Ｉ
となり、ここにＪ1 は図１のトランジスタ１５の代わり
の電流源４０の出力電流である。このようにすることの
利点は、給電レール２１と２２との間に所定の電圧が供
給される場合に、電流源４０の出力電流Ｊ1 を、そのよ
うにしない場合の許容最大値以上に高くすることがで
き、従って入力端子１９における入力電圧の大きな電圧
スウィングを許容することができる。
１９に供給される入力信号電圧が接地点に差し向けられ
ると云う観点で予想されるように接地点に接続するので
はなく、図示のように電位＋Ｖに接続する。この結果
は、入力端子１６における電圧も＋Ｖにして、端子１９
に供給されるに入力電圧が（接地電位に対して）ゼロで
ある場合に、電流Ｉが端子１６から抵抗２０を経て接地
点に流れるようにすることにあり、ここにＩ＝Ｖ／Ｒ
で、Ｒは抵抗２０の抵抗値である。従って、こうした条
件下、即ち電流ミラー回路１への入力バイアス電流があ
る場合には、電流ミラー回路１への入力電流はＪ1 −Ｉ
となり、ここにＪ1 は図１のトランジスタ１５の代わり
の電流源４０の出力電流である。このようにすることの
利点は、給電レール２１と２２との間に所定の電圧が供
給される場合に、電流源４０の出力電流Ｊ1 を、そのよ
うにしない場合の許容最大値以上に高くすることがで
き、従って入力端子１９における入力電圧の大きな電圧
スウィングを許容することができる。
【００１６】第１電流ミラー１の入力端子に供給される
バイアス電流の低減は必然的にこの電流ミラーの出力端
子３1 〜３n に発生するバイアス電流をそれ相当に減ら
すことになるため、第２電流ミラー４の出力端子６1 〜
６n に発生するバイアス電流をそれに対応して減らす必
要があることは明らかである。この後者の第２電流ミラ
ーの出力端子６1 〜６n に発生するバイアス電流の低減
は、トランジスタ１３ 1 〜１３n のサイズに対するトラ
ンジスタ１４のサイズを適当に調整することにより達成
し得ることは勿論であるが、回路構成を対称とするため
に、図２ａの例では電流ミラー４の入力端子５に、電流
ミラー１に関連するトランジスタ３０〜３３、抵抗２
０，３４及び３５並びに電流源４０の回路と殆ど同一構
成の電流源によりバイアス電流を供給するようにして達
成する。従って、電流ミラー４の入力端子に給電する電
流源１２（図１も参照）は、トランジスタ４１〜４４
と、抵抗４５〜４７と、電流源４８との回路を具えてお
り、この回路はトランジスタ３０〜３３と、抵抗３４，
３５及び２０と、電流源４０との回路と回路構成及び回
路部品が全く同じであり、相違点は抵抗４７を電圧入力
端子ではなく、接地点に接続している点にある。電流源
１２はトランジスタ４３及び抵抗４５と全く同じような
エミッタ抵抗５０を有するトランジスタ４９も具えてお
り、このトランジスタ４９のゲート−ソース通路と抵抗
５０との直列回路はトランジスタ４３のゲート−ソース
通路と抵抗４５との直列回路に並列に接続し、トランジ
スタ４９のドレインはミラー回路４の入力端子５に接続
する。従って、入力端子５には電流−（Ｊ1 −Ｉ）が供
給され、これによりミラー回路４の出力端子６1 〜６n
に発生するバイアス電流は、トランジスタ１３1 ，１３
2,----- １３n のサイズがダイオード接続したトランジ
スタ１４のサイズに対して２-1, ２-2, ----- ２-nの比
率となるように選定すれば、即ちＲ1 （図１の説明参
照）を１に選定すれば、所望値を有することになる。
バイアス電流の低減は必然的にこの電流ミラーの出力端
子３1 〜３n に発生するバイアス電流をそれ相当に減ら
すことになるため、第２電流ミラー４の出力端子６1 〜
６n に発生するバイアス電流をそれに対応して減らす必
要があることは明らかである。この後者の第２電流ミラ
ーの出力端子６1 〜６n に発生するバイアス電流の低減
は、トランジスタ１３ 1 〜１３n のサイズに対するトラ
ンジスタ１４のサイズを適当に調整することにより達成
し得ることは勿論であるが、回路構成を対称とするため
に、図２ａの例では電流ミラー４の入力端子５に、電流
ミラー１に関連するトランジスタ３０〜３３、抵抗２
０，３４及び３５並びに電流源４０の回路と殆ど同一構
成の電流源によりバイアス電流を供給するようにして達
成する。従って、電流ミラー４の入力端子に給電する電
流源１２（図１も参照）は、トランジスタ４１〜４４
と、抵抗４５〜４７と、電流源４８との回路を具えてお
り、この回路はトランジスタ３０〜３３と、抵抗３４，
３５及び２０と、電流源４０との回路と回路構成及び回
路部品が全く同じであり、相違点は抵抗４７を電圧入力
端子ではなく、接地点に接続している点にある。電流源
１２はトランジスタ４３及び抵抗４５と全く同じような
エミッタ抵抗５０を有するトランジスタ４９も具えてお
り、このトランジスタ４９のゲート−ソース通路と抵抗
５０との直列回路はトランジスタ４３のゲート−ソース
通路と抵抗４５との直列回路に並列に接続し、トランジ
スタ４９のドレインはミラー回路４の入力端子５に接続
する。従って、入力端子５には電流−（Ｊ1 −Ｉ）が供
給され、これによりミラー回路４の出力端子６1 〜６n
に発生するバイアス電流は、トランジスタ１３1 ，１３
2,----- １３n のサイズがダイオード接続したトランジ
スタ１４のサイズに対して２-1, ２-2, ----- ２-nの比
率となるように選定すれば、即ちＲ1 （図１の説明参
照）を１に選定すれば、所望値を有することになる。
【００１７】必要に応じ、図２のトランジスタ１３1 ，
----- １３n のソース回路には、トランジスタ１７1 〜
１７n のソース回路に設けた回路図２６1 〜２６n 、２
７1〜２７n と同様な抵抗ラダー回路網を設けて、出力
端子６1 〜６n における２進加重電流の整合比率を改善
することができることは明らかである。このようにして
回路構成を対称とすれば、抵抗４７を接地点でなく逆相
入力電圧端子に接続する簡単な手段で回路を平衡アナロ
グ入力信号で満足に作動させることができる。
----- １３n のソース回路には、トランジスタ１７1 〜
１７n のソース回路に設けた回路図２６1 〜２６n 、２
７1〜２７n と同様な抵抗ラダー回路網を設けて、出力
端子６1 〜６n における２進加重電流の整合比率を改善
することができることは明らかである。このようにして
回路構成を対称とすれば、抵抗４７を接地点でなく逆相
入力電圧端子に接続する簡単な手段で回路を平衡アナロ
グ入力信号で満足に作動させることができる。
【００１８】本発明は上述した例のみに限定されるもの
ではなく、幾多の変更を加え得ること勿論である。例え
ば、電流ミラー回路は種々変更でき、例えばカスコード
トランジスタ及び／又はバイポーラトランジスタを用い
て構成することができる。
ではなく、幾多の変更を加え得ること勿論である。例え
ば、電流ミラー回路は種々変更でき、例えばカスコード
トランジスタ及び／又はバイポーラトランジスタを用い
て構成することができる。
【図１】本発明による乗算ディジタル−アナログ変換回
路の第１実施例を示す回路図である。
路の第１実施例を示す回路図である。
【図２】本発明による乗算ディジタル−アナログ変換回
路の第２実施例を示す回路図である。
路の第２実施例を示す回路図である。
１ 第１電流ミラー回路 ２ 第１電流ミラー回路の入力端子 ３1 ，３2 ，----- ３n 第１電流ミラー回路の出力端
子 ４ 第２電流ミラー回路 ５ 第２電流ミラー回路の入力端子 ６1 ，６2 ，----- ６n ，７ 第２電流ミラー回路の出
力端子 ８1 ，８2 ，----- ８n 可制御スイッチ ９ 変換回路の出力端子 １０1 ，１０2 ，----- １０n 可制御スイッチの制御
入力端子 １１ ディジタル信号入力端子 １３1 ，１３2 ，----- １３n ，１４ トランジスタ １５ トランジスタ（直流源） １６ 信号電流入力端子 １７1 ，１７2 ，----- １７n ，１８ トランジスタ １９ 信号電圧入力端子 ２０ 抵抗 ２１，２２ 給電レール
子 ４ 第２電流ミラー回路 ５ 第２電流ミラー回路の入力端子 ６1 ，６2 ，----- ６n ，７ 第２電流ミラー回路の出
力端子 ８1 ，８2 ，----- ８n 可制御スイッチ ９ 変換回路の出力端子 １０1 ，１０2 ，----- １０n 可制御スイッチの制御
入力端子 １１ ディジタル信号入力端子 １３1 ，１３2 ，----- １３n ，１４ トランジスタ １５ トランジスタ（直流源） １６ 信号電流入力端子 １７1 ，１７2 ，----- １７n ，１８ トランジスタ １９ 信号電圧入力端子 ２０ 抵抗 ２１，２２ 給電レール
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭57−178418（ＪＰ，Ａ) 特開 昭63−290020（ＪＰ，Ａ) 特開 平１−212028（ＪＰ，Ａ) 特開 昭55−163915（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 電流ミラー回路を具えている乗算ディジ
タル−アナログ変換回路であって、前記電流ミラー回路
を、このミラー回路の入力端子に供給される電流Ｊ1 に
応答してミラー回路の第１，第２，----- 第ｎ出力端子
に電流−２-1Ｉ1 , −２-2Ｉ1 , ----- −２-nＩ1 を発
生すべく構成し、ここにＩ1 をＪ1 に対する所定比と
し、且つ前記変換回路が、前記ミラー回路の各出力端子
を変換回路の出力端子に供給させる各可制御スイッチも
具え、これらスイッチの制御入力端子を集合させて前記
変換回路のディジタル信号入力端子とする乗算ディジタ
ル−アナログ変換回路において、当該変換回路が第２電
流ミラー回路を具え、該第２ミラー回路を、この第２ミ
ラー回路の入力端子に供給される電流−Ｊ2 に応答し
て、第２ミラー回路の第１，第２，----- 第ｎ出力端子
に電流２-1Ｉ2 , ２-2Ｉ2 , ----- ２-nＩ2 を発生すべ
く構成し、ここにＩ2 を電流Ｊ2 に対する所定比とし、
前記第２電流ミラー回路の第１，第２，----- 第ｎ出力
端子と、前記最初に述べた電流ミラー回路の第１，第２
----- 第ｎ出力端子との間をそれぞれ直流接続し、前記
変換回路がさらに、前記最初に述べた電流ミラー回路の
入力端子に接続され、このミラー回路にバイアス電流Ｊ
1 を供給する直流源と、前記第２電流ミラー回路の入力
端子に接続され、この第２ミラー回路にバイアス電流を
供給して、第２ミラー回路の第１，第２----- 第ｎ出力
端子に電流２-1Ｉ1 , ２-2Ｉ1 , ----- ２-nＩ1 を発生
させる直流源と、前記最初に述べた電流ミラー回路の入
力端子に接続したアナログ信号電流入力端子とを具えて
いることを特徴とする乗算ディジタル−アナログ変換回
路。 - 【請求項２】 前記最初に述べた電流ミラー回路が、こ
のミラー回路の各出力端子に対応する各トランジスタ及
び別のトランジスタも具え、前記各トランジスタが入力
電極と、出力電極と、共通電極とを有し、前記全てのト
ランジスタの入力電極を共通とし、前記各トランジスタ
の出力電極を前記最初に述べた電流ミラー回路の対応す
る出力端子に接続し、前記最初に述べた電流ミラー回路
の第１，第２，----- 第ｎ出力端子に対応する前記各ト
ランジスタの共通電極を、抵抗値が２Ｒの各抵抗を介し
て抵抗値がＲのｎ個の抵抗から成り、これらの各抵抗に
抵抗値が２Ｒの抵抗が接続される抵抗チェーンの順次の
抵抗接続点に接続し、前記抵抗チェーンを第１基準電位
点から前記別のトランジスタの共通電極まで延在させ、
前記別のトランジスタの出力電極を第２基準電位点に接
続したことを特徴とする請求項１に記載の乗算ディジタ
ル−アナログ変換回路。 - 【請求項３】 前記可制御スイッチを切換スイッチで構
成し、このスイッチにより前記最初に述べた電流ミラー
回路の対応する出力端子を前記変換回路の出力端子か基
準電位点のいずれかに結合させるようにしたことを特徴
とする請求項２に記載の乗算ディジタル−アナログ変換
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919123560A GB9123560D0 (en) | 1991-11-06 | 1991-11-06 | Multiplying digital-to-analogue converter |
| GB9123560:6 | 1991-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235771A JPH05235771A (ja) | 1993-09-10 |
| JP3228799B2 true JP3228799B2 (ja) | 2001-11-12 |
Family
ID=10704166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29707892A Expired - Lifetime JP3228799B2 (ja) | 1991-11-06 | 1992-11-06 | 乗算ディジタル−アナログ変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5369406A (ja) |
| EP (1) | EP0541163B1 (ja) |
| JP (1) | JP3228799B2 (ja) |
| DE (1) | DE69216997T2 (ja) |
| GB (1) | GB9123560D0 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631647A (en) * | 1994-10-12 | 1997-05-20 | United Microelectronics Corporation | Analog multiplying type of digital/analog converter circuit |
| US5675341A (en) * | 1995-06-02 | 1997-10-07 | Lucent Technologies Inc. | Current-mode parallel analog-to-digital converter |
| US5689260A (en) * | 1995-09-22 | 1997-11-18 | Lucent Technologies Inc. | Analog-to-digital converter using scaled signal to initialize coarse conversion circuit |
| US5748127A (en) * | 1995-12-22 | 1998-05-05 | Cirrus Logic, Inc. | Two cascoded transistor chains biasing DAC current cells |
| US5835039A (en) * | 1996-06-13 | 1998-11-10 | Vtc Inc. | Self-biasing, low voltage, multiplying DAC |
| KR100417401B1 (ko) * | 1996-12-27 | 2004-04-08 | 엘지전자 주식회사 | 엠디에이씨(mdac)회로 |
| GB9710658D0 (en) * | 1997-05-24 | 1997-07-16 | Philips Electronics Nv | Digital to analogue and analogue to digital converters |
| JP3924179B2 (ja) * | 2002-02-12 | 2007-06-06 | ローム株式会社 | Ｄ／ａ変換回路およびこれを用いる有機ｅｌ駆動回路 |
| US6653961B1 (en) * | 2002-05-08 | 2003-11-25 | Analog Devices, Inc. | Multiplying digital-to-analog converter structures that reduce signal distortion |
| GB2395383B (en) * | 2002-11-06 | 2004-12-22 | Toumaz Technology Ltd | Vector dot product multipliers and digital to analogue converters |
| JP4205629B2 (ja) * | 2003-07-07 | 2009-01-07 | セイコーエプソン株式会社 | デジタル／アナログ変換回路、電気光学装置及び電子機器 |
| CN1938953A (zh) * | 2004-03-29 | 2007-03-28 | 罗姆股份有限公司 | D/a转换器电路，有机电致发光驱动电路和有机电致发光显示设备 |
| JP5444795B2 (ja) * | 2008-07-29 | 2014-03-19 | 株式会社リコー | 画像読み取り装置、画像形成装置、振幅調整方法、及びコンピュータプログラム |
| US7746260B1 (en) * | 2008-12-19 | 2010-06-29 | Mediatek Inc. | Multiplying digital-to-analog converter for high speed and low supply voltage |
| GB2568108B (en) * | 2017-11-07 | 2021-06-30 | Analog Devices Global | Current steering digital to analog converter |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4168528A (en) * | 1978-07-21 | 1979-09-18 | Precision Monolithics, Inc. | Voltage to current conversion circuit |
| US4384274A (en) * | 1979-06-22 | 1983-05-17 | American Microsystems, Inc. | Current mirror digital to analog converter |
| EP0122300B1 (de) * | 1983-04-08 | 1987-01-28 | Deutsche ITT Industries GmbH | Integrierte Schaltung zur Erzeugung einer mittels eines Digitalsignals einstellbaren Klemmenspannung |
| JPS6024130A (ja) * | 1983-07-18 | 1985-02-06 | セイレイ工業株式会社 | 枝打機のリ−ド角度変更車輪 |
| JPS60130220A (ja) * | 1983-12-17 | 1985-07-11 | Matsushita Electric Ind Co Ltd | Ｄａ変換器 |
| JPS612427A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | 変換器 |
| US4631522A (en) * | 1985-04-12 | 1986-12-23 | Audio Precision, Inc. | Method and circuit for compensation of a multiplying digital-to-analog converter |
| FR2620836B1 (fr) * | 1987-09-21 | 1990-01-19 | Thomson Semiconducteurs | Source d e courant ajustable et convertisseur numerique/analogique a auto-calibration utilisant une telle source |
| US4931795A (en) * | 1989-08-09 | 1990-06-05 | Alfred E. Mann Foundation | Digital to analog signal converter |
| US5128674A (en) * | 1991-03-28 | 1992-07-07 | Hughes Aircraft Company | Two quadrants high speed multiplying DAC |
-
1991
- 1991-11-06 GB GB919123560A patent/GB9123560D0/en active Pending
-
1992
- 1992-10-26 US US07/966,205 patent/US5369406A/en not_active Expired - Lifetime
- 1992-10-29 DE DE69216997T patent/DE69216997T2/de not_active Expired - Lifetime
- 1992-10-29 EP EP92203330A patent/EP0541163B1/en not_active Expired - Lifetime
- 1992-11-06 JP JP29707892A patent/JP3228799B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0541163A3 (ja) | 1994-04-27 |
| GB9123560D0 (en) | 1992-01-02 |
| EP0541163A2 (en) | 1993-05-12 |
| EP0541163B1 (en) | 1997-01-22 |
| US5369406A (en) | 1994-11-29 |
| DE69216997T2 (de) | 1997-07-24 |
| JPH05235771A (ja) | 1993-09-10 |
| DE69216997D1 (de) | 1997-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3228799B2 (ja) | 乗算ディジタル−アナログ変換回路 | |
| US6593868B2 (en) | Differential digital/analog converter | |
| US4338591A (en) | High resolution digital-to-analog converter | |
| US4056740A (en) | Differential input-differential output transistor switching cell | |
| US4092639A (en) | Digital to analog converter with complementary true current outputs | |
| US7026971B2 (en) | Monotonic precise current DAC | |
| US5719578A (en) | Folding amplifier for the construction of an A/D converter | |
| US20240113727A1 (en) | Digital-to-analog converters with triode switches | |
| JP2001144594A (ja) | スイッチ駆動回路 | |
| JP4014383B2 (ja) | 高精度差動型スイッチト電流源 | |
| US4774497A (en) | Digital-to-analog converter with gain compensation | |
| USRE38083E1 (en) | Rail-to-rail DAC drive circuit | |
| US4567463A (en) | Circuit for improving the performance of digital to analog converters | |
| JP3408788B2 (ja) | Ｉ／ｖ変換回路およびｄａコンバータ | |
| US5128564A (en) | Input bias current compensation for a comparator | |
| US5684481A (en) | Rail-to-rail DAC drive circuit | |
| US5296857A (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| JPH033508A (ja) | 歪み補償付きバイポーラトランジスタ回路 | |
| US7088274B2 (en) | Difference amplifier for digital-to-analog converter | |
| JPH11239059A (ja) | ディジタル・アナログ変換器 | |
| US4335356A (en) | Programmable two-quadrant transconductance amplifier | |
| US5835039A (en) | Self-biasing, low voltage, multiplying DAC | |
| WO1990016114A1 (en) | Digital to analog converters | |
| JPH06169225A (ja) | 電圧電流変換回路 | |
| JP2914738B2 (ja) | Ｄ／ａ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 12 |