KR100417401B1 - 엠디에이씨(mdac)회로 - Google Patents

엠디에이씨(mdac)회로 Download PDF

Info

Publication number
KR100417401B1
KR100417401B1 KR1019960073583A KR19960073583A KR100417401B1 KR 100417401 B1 KR100417401 B1 KR 100417401B1 KR 1019960073583 A KR1019960073583 A KR 1019960073583A KR 19960073583 A KR19960073583 A KR 19960073583A KR 100417401 B1 KR100417401 B1 KR 100417401B1
Authority
KR
South Korea
Prior art keywords
analog
signal
converter
digital
sample
Prior art date
Application number
KR1019960073583A
Other languages
English (en)
Other versions
KR19980054422A (ko
Inventor
장미경
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1019960073583A priority Critical patent/KR100417401B1/ko
Publication of KR19980054422A publication Critical patent/KR19980054422A/ko
Application granted granted Critical
Publication of KR100417401B1 publication Critical patent/KR100417401B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 엠디에이씨(MDAC) 회로에 관한 것으로, 종래에는 엠디에이씨(MDAC) 회로를 구성하는 디지탈/아날로그 변환기(DASC)를 캐패시터만으로 구성하였기 때문에 공정이 복잡해져 생산비용이 증가하고 다른 로직과의 원칩(one chip)시 많은 제약이 따르는 문제가 있었다.
상기와 같은 종래의 문제를 해결하기 위하여 창안된 본 발명은 아날로그/디지탈 변환기(ADSC)에서 출력되는 디지탈 신호(DO～DN)를 입력받아 아날로그 신호로 변환하는 디지탈/아날로그 변환기(DASC)와, 상기 디지탈/아날로그 변환기(DASC)에서 출력된 아날로그 신호 및 샘플/홀더부를 통과한 그 전단의 아날로그 입력신호를 각각 저장하여 그 차이를 생성하는 캐패시터(C11l)와, 이 캐패시터(C11l)에 저장된 신호를 증폭시켜 출력하여 다음단 샘플/홀더부의 입력신호를 발생시키는 엠프(AMP2)로 구성되는 엠디에이씨(MDAC) 회로를 제공한다.
이러한 본 발명은 트랜지스터만으로 MDAC 회로를 구성하여 제조 공정을 단순화하고 생산 비용을 절감하고 원칩(one chip)에도 다른 로직과의 상호 제약성을 해결할 수 있는 효과가 있다.

Description

엠디에이씨(MDAC) 회로
본 발명은 디지탈/아날로그 변환기(DAC)에 관한 것으로, 특히 다음단의 기능을 위해 전단의 아날로그 입력과 디지탈/아날로그 변환기(DASC)의 출력 차를 증폭하는 기능을 갖는 엠디에이씨(MDAC) 회로를 트랜지스터만으로 구성할 수 있도록 한엠디에이씨(MDAC) 회로에 관한 것이다.
아날로그/디지탈 변환기(Analog to digital converter, 이하 ADC) 중 캐스케이드 타입(Cascaded type)의 ADC의 경우(예를 들어, 리서클레이팅(Recirculating) 방식과 파이프라인드(Pipelined) 방식 및 캐스케이드 방식의 ADC)는 그 내의 기능 블럭으로 엠디에이씨(Multiplying digital to analogy converter, 이하 MDAC) 회로를 사용하게 된다.
도1은 파이프라인드(Pipelined) ADC로, 이를 참조하여 MDAC 회로의 기능에 대해 설명하면 다음과 같다.
도 1 에 도시한 바와 같이, 아날로그 입력(AIN)이 각 스테이지(ST1～STk)를 거치면서 디지탈 신호를 출력하며 각 스테이지(ST1～STk)의 구성을 한 스테이지(STi)를 예를 들어 설명하면, 그 전단의 아날로그 신호(Ri-1)를 입력받아 샘플링 하여 홀더하는 샘플/홀더부(10)와, 상기 샘플/홀더부(10)에서 샘플링 된 아날로그 입력(Ri-1)을 디지탈 신호로 변환하여 출력하는 n-비트 ADSC(sub-ADC)(20)와, 상기 n-비트 ADSC(sub-ADC)(20)의 디지탈 신호를 다시 아날로그 신호로 변환하는 n-비트 DASC(sub-DAC)(30)와, 상기 n-비트 DASC(sub-DAC)(30)에서 출력되는 아날로그 신호 및 상기 샘플/홀더부(10)를 통과한 그 전단의 아날로그 신호를 합산하여 다음단 샘플/홀더부에 입력될 아날로그 신호(Ri)를 발생시키는 합산부(40)로 이루어진다.
그러면, 파이프라인드(Pipelined) ADC의 각 스테이지(ST1～STk)의 동작에 대해 도2 를 실예로 하여 설명한다.
그 동작은 상기 설명한 도1과 같으며, 4-비트 DASC(30)가 4-비트 ADSC(20)에서 출력된 디지탈 신호를 받아 다시 아날로그 신호로 변환하면 합산부(40)에서는 상기 4-비트 DASC(30)에서 출력된 아날로그 신호 및 상기 샘플/홀더부(10)에서의 아날로그 신호를 합산하며 그 차이가 엠프(AMP1)에서 증폭되어 다음단의 아날로그 신호로 입력된다.
이때, 상기 샘플/홀더부(10)의 출력 즉, 전단의 아날로그 신호 및 4-비트 DASC(30)의 아날로그 신호를 합산하여 그 차이를 증폭하는 기능이 추가된 것이 MDAC 회로(50)이다.
즉, MDAS 회로(50)는 다음 스테이지의 하위 비트를 변환하기 위한 아날로그 신호를 생성하기 위하여 n-비트 DASC(30)와 합산부(40) 및 엠프(AMP1)를 포함하여 구성된다.
도3은 상기 MDAC 회로(50)의 상세 구성도로서, 캐패시터에 아날로그 입력신호 및 n-비트 DASC(30)의 아날로그 신호의 차이를 저장한 후 증폭하여 출력하도록 하였다.
그런데, 상기와 같은 n비트의 MDAC를 구성하기 위해서는, 가중(weighted) 캐패시터를 사용할 경우에는 n+i개의 캐패시터를 필요로 하고 유니트(unit) 캐패시터를 사용할 경우에는 2n개의 캐패시터를 필요로 하는데, 이러한 캐패시터는 전압 및 온도에 안정한 특성을 나타낼 수 있도록 매우 우수해야 한다.
그러나, 공정상으로 상기의 캐패시터를 구현할 때에는 세컨드 폴리(second poly)를 사용해야 하고 보통의 공정보다 더 많은 마스크를 필요로 하므로 경제적인 손실이 매우 크고 다른 로직과의 원칩(one chip)시 많은 제약이 따르게 된다.
또한, 캐패시터의 매칭(matching)을 위한 특별한 레이아웃을 해야하는 번거로움이 있다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 트랜지스터만으로 MDAC 회로를 구성하여 제조 공정을 단순화하고 원칩(one chip)에도 다른 로직과의 상호 제약성을 해결할 수 있도록 한 MDAC 회로를 제공함에 그 목적이 있다.
도1은 파이프라인드(Pipelined) 아날로그/디지탈 변환기(ADC)의 구성도.
도2는 도1에 있어서, 한 스테이지의 구성도.
도3은 도2에 있어서, MDAC 회로의 상세 구성도.
도4는 본 발명 MDAC 회로의 구성도.
도5는 도4에 있어서, 클럭(CLK) 및 스위치(SW1)(SW2)의 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10:샘플/홀더부 20:아날로그/디지탈 변환기(ADSC)
30:디지탈/아날로그 변환기(DASC) 40:합산부
50:MDAC 회로 AMP1, AMP2:엠프
C11:캐패시터 TRO～TRN:트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명 엠디에이씨(MDAC) 회로는 도4에 도시한 바와 같이, 샘플 홀더부를 통과한 아날로그 입력신호를 디지털 신호로 변환하는ADSC와 상기 ADSC에서 출력되는 디지탈 신호(DO～DN)를 입력받아 아날로그 신호로 변환하는 DASC(30)와, 상기 DASC(30)에서 출력된 아날로그 신호 및 상기 샘플/홀더부를 통과한 아날로그 입력신호를 각각 저장하여 그 차이를 생성하는 캐패시터(C11)와, 이 캐패시터(C1l)에 저장된 신호를 증폭시켜 다음단 샘플/홀더부의 입력신호로 출력시키는 엠프(AMP2)로 구성된다.
상기 DASC(30)는 입력되는 디지탈 신호(DO～DN)에 의해 구동되는 트랜지스터(TRO～TRN)들을 병렬로 연결함으로써 구성된다.
이와같이 구성되는 본 발명의 동작 및 효과에 대해 도4 및 도5를 참조하여상세하게 설명하면 다음과 같다.
먼저, 클럭(CLK)이 " 하이" 일 때 즉, 스위치(SW1)가 온이 되며, DASC(30)에 디지탈 신호(DO～DN)가 각 트랜지스터(TRO～TRN)로 입력되면, 각각의 입력신호(DO～DN)에 따라 출력전류(Iout)가 달라지게 된다.
즉, 전달되는 디지탈 신호(DO～DN)가 " 하이" 이면 각 트랜지스터(TRO～TRN)에는 그 사이즈 만큼의 전류가 흐르게 되고, " 로우" 이면 트랜지스터(TRO～TRN)는 오프가 되어 전류가 흐르지 않게 된다.
이때, 출력전류(Iout)는 모든 전류의 합(I0 + I1 + IN)이며, 스위치(SW1)가 온이 된 상태이므로 출력전류(Iout)는 캐패시터(C11l)에 저장된다.
한편, 클럭(CLK)이 " 로우" 일 때 즉, 스위치(SW2)가 온이 되면, 샘플/홀더부를 통과한 그 전단의 아날로그 입력 신호가 캐패시터(C11l)에 저장된다.
이렇게 클럭(SLK)에 동기되어 스위치(SW1)(SW2)가 온/오프됨에 따라 캐패시터는 상기 DASC(30)에서 출력된 아날로그 신호 및 샘플/홀더부를 통과한 그 전단의 아날로그 입력신호의 차이를 생성하게 되고 이 신호는 엠프(AMP2)에서 증폭되어 출력됨으로써 다음단의 샘플/홀더부에 입력될 입력신호를 최종적으로 발생시키게 된다.
이와같이 트랜지스터(TRO～TRN)만으로 구성된 MDAC 회로를 설계함에 있어, 각 트랜지스터(TRO～TRN)의 사이징(sizing)은 트랜지스터(TRO)의 폭 및 길이(W/L)가 WO/LO이라고 하면 각 트랜지스터(TRO～TRN)의 W/L은 다음과 같다.
TR1 → 21x WO/LO
.
.
.
TRN-1 - 2N-ixWO/LO이고
TRN → 2Nx WO/LO이다.
즉, 가중(weighted) 캐패시터를 사용했던 종래의 방법과 동일하다.
상술한 바와 같이, 본 발명은 트랜지스터만으로 MDAC 회로를 구성하여 제조 공정을 단순화하고 생산 비용을 절감하며 원칩(one chip)에도 다른 로직과의 상호 제약성을 해결할 수 있는 효과가 있다

Claims (2)

  1. 샘플/홀더부를 통과한 아날로그 입력신호(Ain)를 디지탈 신호 (DO∼DN)로 변환하는 아날로그/디지탈 변환기(ADSC)와, 상기 아날로그/디지탈 변환기(ADSC)에서 출력되는 디지탈 신호(DO∼DN)를 입력받아 아날로그 신호로 변환하는 디지탈/아날로그 변환기(DASC)와, 상기 디지탈/아날로그 변환기(DASC)에서 출력된 아날로그 신호 및 상기 샘플/홀더부를 통과한 아날로그 입력신호(Ain)를 각각 저장하여 그 차이를 생성하는 캐패시터(C11)와, 이 캐패시터(C11)에 저장된 신호를 출력하여 다음단 샘플/홀더부의 입력신호로 출력시키는 엠프(AMP2)로 구성하여 된 것을 특징으로 하는 엠디에이씨(MDAC) 회로 .
  2. 제1항에 있어서, 상기 디지탈/아날로그 변환기(DASC)는 입력되는 디지탈 신호(DO～DN)에 의해 구동되는 트랜지스터(TRO～TRN)들을 병렬로 연결하여 구성된 것을 특징으로 하는 엠디에이씨(MDAC) 회로.
KR1019960073583A 1996-12-27 1996-12-27 엠디에이씨(mdac)회로 KR100417401B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960073583A KR100417401B1 (ko) 1996-12-27 1996-12-27 엠디에이씨(mdac)회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960073583A KR100417401B1 (ko) 1996-12-27 1996-12-27 엠디에이씨(mdac)회로

Publications (2)

Publication Number Publication Date
KR19980054422A KR19980054422A (ko) 1998-09-25
KR100417401B1 true KR100417401B1 (ko) 2004-04-08

Family

ID=37319158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960073583A KR100417401B1 (ko) 1996-12-27 1996-12-27 엠디에이씨(mdac)회로

Country Status (1)

Country Link
KR (1) KR100417401B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473829A (en) * 1987-09-14 1989-03-20 Seiko Epson Corp Digital-analog converter
US5254993A (en) * 1991-09-14 1993-10-19 U.S. Philips Corporation Multiplying digital-to-analog converter
US5369406A (en) * 1991-11-06 1994-11-29 U.S. Philips Corporation Multiplying digital-to-analogue converter
JPH0730421A (ja) * 1993-07-06 1995-01-31 Sharp Corp Ｄ／ａ変換器
US5541597A (en) * 1994-09-09 1996-07-30 United Microelectronics Corp. Digital/analog converter for compensation of DC offset

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473829A (en) * 1987-09-14 1989-03-20 Seiko Epson Corp Digital-analog converter
US5254993A (en) * 1991-09-14 1993-10-19 U.S. Philips Corporation Multiplying digital-to-analog converter
US5369406A (en) * 1991-11-06 1994-11-29 U.S. Philips Corporation Multiplying digital-to-analogue converter
JPH0730421A (ja) * 1993-07-06 1995-01-31 Sharp Corp Ｄ／ａ変換器
US5541597A (en) * 1994-09-09 1996-07-30 United Microelectronics Corp. Digital/analog converter for compensation of DC offset

Also Published As

Publication number Publication date
KR19980054422A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
KR100261336B1 (ko) 미스매치 에러가 감소된 파이프라인 아날로그-디지탈변환기 구조
KR100824793B1 (ko) 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터
US7324038B2 (en) Subranging analog to digital converter with multi-phase clock timing
US4894657A (en) Pipelined analog-to-digital architecture with parallel-autozero analog signal processing
US7030804B2 (en) Switched-capacitor circuit and pipelined A/D converter
EP0670088A1 (en) OVERLAP ANALOG-TO-DIGITAL CONVERTERS AND LINK AMPLIFIERS THEREFOR.
WO1995017782A1 (en) Analog-to-digital conversion circuit with improved differential linearity
WO2007142327A1 (ja) 変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法
US6285309B1 (en) Nested pipelined analog-to-digital converter
US20100321220A1 (en) 1-bit cell circuit used in a pipelined analog to digital converter
US6373424B1 (en) Method and apparatus for obtaining linearity in a pipelined analog-to-digital converter
WO2003030371A3 (en) Analogue to digital converter
Sevenhans et al. A/D and D/A conversion for telecommunication
JP2001102926A (ja) アナログ・デジタル変換器の動的要素不整合ノイズ・シェイピング法
KR100417401B1 (ko) 엠디에이씨(mdac)회로
KR100733640B1 (ko) 부동-소수점 아날로그-디지털 변환기 및 아날로그 입력 신호를 a/d 변환하는 방법
CN113659985B (zh) 时域交织sar adc失调校准装置及方法
Chen et al. Analysis and design of sigma-delta ADCs for automotive control systems
Nakamura et al. A 85-mW, 10-bit 40-Ms/s ADC with decimated parallel architecture
US5835049A (en) Amplifier for use in time-sharing applications
Nagaraj et al. An 8-bit 50+ Msamples/s pipelined A/D converter with an area and power efficient architecture
Su et al. A 14-Bit 2.8 GS/s DAC with DTIRZ technique in 65 nm CMOS
Hall et al. A 100 mW 10 bit 100 MS/s all CMOS ADC
JPS58225724A (ja) アナログ・デイジタル変換器
Li Comparative Study of High Speed ADCs

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee